KR100671607B1 - Method for manufacturing flash memory - Google Patents

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Abstract

본 발명은 플래시 메모리 제조방법에 관한 것으로, 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 반사방지 코팅막을 형성하는 단계; 반도체 기판에 공통 소스 라인을 형성하기 위해 자기정렬 소스 식각 공정을 이용하여 공통 소스 라인이 형성될 영역에 있는 소자분리막을 식각하는 단계; 소스 및 드레인을 형성하기 위하여 소스 및 드레인이 형성될 영역에 불순물을 이온주입하는 단계; 질화막 또는 질화막과 산화막으로 이루어진 스페이서를 형성하는 단계; 층간절연막을 증착하고, 열처리를 실시하는 단계; 층간절연막을 식각하여 콘택 홀을 형성하는 단계; 플러그 이온주입을 실시한 후 열처리를 실시하는 단계; 및 콘택 홀을 매립하고, 금속 배선을 형성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 콘택 보이드를 방지할 수 있고 셀 전류가 흐르지 않게 되는 Low-gm 셀이 발생하는 것을 방지하여 셀의 특성을 향상시키고 수율의 증가를 가져올 수 있는 효과가 있다. The present invention relates to a flash memory manufacturing method, comprising the steps of: forming a tunnel oxide film, a floating gate, a dielectric film, a control gate and an antireflective coating film on a semiconductor substrate; Etching the device isolation layer in the region where the common source line is to be formed by using a self-aligned source etching process to form a common source line on the semiconductor substrate; Implanting impurities into a region where the source and drain will be formed to form a source and drain; Forming a spacer comprising a nitride film or a nitride film and an oxide film; Depositing an interlayer insulating film and performing heat treatment; Etching the interlayer insulating film to form contact holes; Performing heat treatment after the plug ion implantation; And filling a contact hole and forming a metal wiring. Therefore, it is possible to prevent contact voids and prevent the occurrence of low-gm cells in which the cell current does not flow, thereby improving the characteristics of the cells and increasing the yield.

층간절연막, 급속열처리, 콘택홀Interlayer Insulation, Rapid Heat Treatment, Contact Hole

Description

플래시 메모리 제조방법{Method for manufacturing flash memory}Flash memory manufacturing method {Method for manufacturing flash memory}

도 1은 종래기술에 의한 플래시 메모리의 콘택 프로파일을 보여주는 사진이다. 1 is a photograph showing a contact profile of a flash memory according to the prior art.

도 2는 종래기술에 의한 Low-gm 셀을 설명하기 위한 그래프이다. 2 is a graph illustrating a low-gm cell according to the prior art.

도 3(a) 내지 도 3(h)는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 제조방법을 설명하기 위하여 도시한 단면도들이다. 3A to 3H are cross-sectional views illustrating a method of manufacturing a flash memory according to a preferred embodiment of the present invention.

도 4는 본 발명에 의한 플래시 메모리의 콘택 프로파일을 보여주는 사진이다.
4 is a photograph showing a contact profile of a flash memory according to the present invention.

본 발명은 콘택 프로파일(contact profile)을 개선할 수 있는 플래시 메모리 제조방법에 관한 것으로서, 특히 층간절연막 증착 후에 고온의 열처리를 진행하고, 콘택 홀을 형성하고 난 후에는 콘택 프로파일을 변경시키지 않기 위해 저온의 열처리를 진행하는 플래시 메모리 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory capable of improving a contact profile, and in particular, a high temperature heat treatment is performed after the deposition of an interlayer insulating film, and a low temperature is not used to change the contact profile after forming a contact hole. It relates to a flash memory manufacturing method for performing a heat treatment of.

최근 플래시 메모리는 셀 사이즈가 더욱 작아지고 있으며, 이로 인하여 콘택 의 크기 또한 작아지고 있다. 이러한 플래시 메모리를 제조하기 위하여, 먼저 반도체 기판 내에 소자분리 영역을 정의하고, 기판상에 플로팅 게이트 및 콘트롤 게이트를 형성한 후, 층간 절연막을 형성하였다. 이어서, 소스 및 드레인 영역을 개방하는 콘택 홀(contact hole)을 형성하고, 플러그 이온주입을 실시한 후 고온의 열처리 공정을 수행하고, 도전물질로 매립하고 평탄화하여 소스 및 드레인 영역과 연결되는 콘택 플러그(contact plug)를 형성하였다. In recent years, the memory size of the flash memory is getting smaller, and as a result, the size of the contact is smaller. In order to manufacture such a flash memory, a device isolation region is first defined in a semiconductor substrate, a floating gate and a control gate are formed on the substrate, and then an interlayer insulating film is formed. Subsequently, a contact hole for opening the source and drain regions is formed, a plug ion implantation is performed, a high temperature heat treatment process is performed, and a contact plug connected to the source and drain regions by being embedded with a conductive material and planarized. contact plug).

그런데, 콘택 홀을 형성하고 난 후에 고온의 열처리 공정을 수행하면 층간절연막을 BPSG(Boro Phosphorus Silicate Glass)로 구현하였을 때, BPSG가 다시 흐르는 현상(Re-Flow)이 발생되어 콘택의 크기를 줄이게 되는데, 이러한 모습을 설명하기 위한 도면이 도 1이다. 이러한 현상이 발생하면 후속의 베리어 금속(Barrier metal) 증착공정에서 화학기상증착법(CVD, Chemical Vapor Deposition)을 이용하면 문제가 없지만, 물리기상증착법(PVD, Physical Vapor Deposition)을 이용할 경우 극히 일부분만 증착이 되는 문제가 발생할 수 있다. 또한 활성영역을 막는 문제(active region blocking)가 발생할 수 있으며, 텅스텐을 증착할 경우에는 콘택 홀 중간에 보이드(void)가 발생하여 저항이 증가되는 문제점이 있다. However, if a high temperature heat treatment process is performed after the formation of the contact hole, when the interlayer insulating film is implemented with BOSG (Boro Phosphorus Silicate Glass), the BPSG flows again (Re-Flow) to reduce the size of the contact. 1 is a view for explaining this state. When this phenomenon occurs, there is no problem when using Chemical Vapor Deposition (CVD) in the subsequent barrier metal deposition process, but only a small portion is deposited when using Physical Vapor Deposition (PVD). This can cause problems. In addition, active region blocking may occur, and when tungsten is deposited, a void occurs in the middle of the contact hole, thereby increasing resistance.

이러한 현상은 셀 전류가 흐르지 않게 되는 등의 셀 동작에 치명적인 현상을 초래할 수 있으며, 전류가 흐른다고 하더라도 도 2에서 보는바와 같이 일정한 구간을 지나면 셀 전류가 흐르지 않게 되는 Low-gm 셀을 형성하여 소자의 실패 원인이 된다. This phenomenon may cause a fatal phenomenon in cell operation such as the cell current does not flow, and even if the current flows, as shown in FIG. 2, a low-gm cell is formed in which the cell current does not flow after a certain period of time. Cause of failure.

이러한 콘택 프로파일을 개선하기 위하여 콘택 홀을 형성하고 난 후의 고온 열처리 공정을 온도를 낮추어 진행하면 콘택 프로파일이 개선되는 효과를 얻을 수 있다. 그러나, 주변영역의 트랜지스터 저항에 큰 영향을 주며, 특히 플러그 이온주입공정이 생략되는 PMOS 트랜지스터의 경우에 큰 영향을 미치기 때문에 이러한 저온 열처리 공정도 문제가 있다.
In order to improve such a contact profile, if the high temperature heat treatment process after forming the contact hole is performed at a lower temperature, the contact profile may be improved. However, this low temperature heat treatment process also has a problem because it has a great influence on the transistor resistance of the peripheral region, and particularly, a PMOS transistor in which the plug ion implantation process is omitted.

본 발명이 이루고자 하는 기술적 과제는, 층간절연막 증착 후의 고온 열처리 공정으로 인해 발생하는 층간절연막의 흐름 현상을 방지하여 콘택 프로파일을 개선할 수 있는 플래시 메모리 제조방법을 제공하는데 있다.
An object of the present invention is to provide a flash memory manufacturing method which can improve the contact profile by preventing the flow phenomenon of the interlayer insulating film caused by the high temperature heat treatment process after the deposition of the interlayer insulating film.

상기 과제를 이루기 위해, 본 발명에 의한 플래시 메모리 제조방법은 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 반사방지 코팅막을 형성하는 단계; 반도체 기판에 공통 소스 라인을 형성하기 위해 자기정렬 소스 식각 공정을 이용하여 공통 소스 라인이 형성될 영역에 있는 소자분리막을 식각하는 단계; 소스 및 드레인을 형성하기 위하여 소스 및 드레인이 형성될 영역에 불순물을 이온주입하는 단계; 질화막 또는 질화막과 산화막으로 이루어진 스페이서를 형성하는 단계; 층간절연막을 증착하고, 열처리를 실시하는 단계; 층간절연막을 식각하여 콘택 홀을 형성하는 단계; 플러그 이온주입을 실시한 후 열처리를 실시하는 단계; 및 콘택 홀을 매립하고, 금속 배선을 형성하는 단계를 구비하는 것이 바 람직하다.
In order to achieve the above object, the flash memory manufacturing method according to the present invention comprises the steps of forming a tunnel oxide film, a floating gate, a dielectric film, a control gate and an anti-reflective coating film on a semiconductor substrate; Etching the device isolation layer in the region where the common source line is to be formed by using a self-aligned source etching process to form a common source line on the semiconductor substrate; Implanting impurities into a region where the source and drain will be formed to form a source and drain; Forming a spacer comprising a nitride film or a nitride film and an oxide film; Depositing an interlayer insulating film and performing heat treatment; Etching the interlayer insulating film to form contact holes; Performing heat treatment after the plug ion implantation; And embedding the contact hole and forming a metal wiring.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It is not.

도 3(a) 내지 (h)는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 제조방법을 설명하기 위하여 도시한 단면도들이다. 3A to 3H are cross-sectional views illustrating a method of manufacturing a flash memory according to a preferred embodiment of the present invention.

먼저 반도체 기판(302) 상에 소자분리막 형성을 위한 패터닝을 통해 트렌치(미도시)를 형성하여 소자분리 영역과 액티브 영역을 정의한다. 소자분리 공정은 얕은 트렌치 소자분리(Shallow Trench Isolation, STI) 공정을 이용할 수 있고, 이때 반도체 기판 내에 형성된 트렌치는 소정 각도 범위의 기울기(slope)를 갖도록 형성한다. 예컨데, 50°내지 80°경사지게 형성하는 것이 바람직하다. First, a trench (not shown) is formed on the semiconductor substrate 302 through patterning for forming an isolation layer to define an isolation region and an active region. The device isolation process may use a shallow trench isolation (STI) process, wherein the trench formed in the semiconductor substrate is formed to have a slope of a predetermined angle range. For example, it is preferable to form the inclined 50 ° to 80 °.

이어서, 트렌치 절연막을 증착하여 상기 트렌치 내를 매립하고, 트렌치 절연막을 화학기계적 연마(Chemical Mechanical Polishing, CMP)하여 평탄화 한다. 트렌치 절연막은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 3000Å 내지 7000Å의 두께로 트렌치 내부에 보이드(void) 등이 형성되지 않도록 매립한다. 이어서, 웰 정션(well junction) 형성과 문턱전압 조절을 위하여 이온주입을 실시하고, 터널 산화막(tunnel oxide)(304)을 형성한다. 다음에, 플로팅 게이트로 사용될 제1 폴리실리콘막(306)을 증착하고, 화학기계적 연마 공정(CMP)을 통 하여 셀과 셀을 분리시킨 후, 커플링 비(coupling ratio)를 높이기 위하여 세정공정을 실시한다. 이 때, 제1 폴리실리콘막을 증착한 후, 화학기계적 연마 공정 시 HDP 산화막을 기준으로 플로팅 게이트가 완벽하게 분리될 수 있도록 하고, 제1 폴리실리콘막의 두께가 1000Å 내지 1500Å 의 두께로 균일하게 잔존하도록 하는 것이 바람직하다. 또는 제1 폴리실리콘막의 두께를 균일하게 1000Å~1500Å 로 하기위하여 제1 폴리실리콘막 형성 전에 습식 식각을 이용하여 HDP 산화막을 1500Å~2200Å 정도가 되게 형성할 수도 있다. 또한 세정공정은 HF 또는 BOE(Buffer Oxide Etchant) 용액을 이용하여 플로팅 게이트의 HDP 산화막을 적정 두께 제거하여 플로팅 게이트의 표면적을 확보함으로써 커플링 비를 크게하는 것이 바람직하다. Next, a trench insulating film is deposited to fill the trench, and the trench insulating film is chemically mechanically polished (CMP) to planarize it. The trench insulating film is preferably formed of an HDP (High Density Plasma) oxide film, and is buried to prevent voids or the like from being formed in the trench at a thickness of 3000 Pa to 7000 Pa. Subsequently, ion implantation is performed to form a well junction and to adjust a threshold voltage, thereby forming a tunnel oxide 304. Next, the first polysilicon film 306 to be used as a floating gate is deposited, the cell is separated from the cell through a chemical mechanical polishing process (CMP), and then a cleaning process is performed to increase the coupling ratio. Conduct. At this time, after depositing the first polysilicon film, the floating gate can be completely separated based on the HDP oxide film during the chemical mechanical polishing process, and the thickness of the first polysilicon film remains uniformly at a thickness of 1000 Å to 1500 Å. It is desirable to. Alternatively, the HDP oxide film may be formed to have a thickness of about 1500 kPa to about 2200 kPa by using wet etching before forming the first polysilicon film so as to uniformly form the thickness of the first polysilicon film at 1000 kPa to 1500 kPa. In addition, in the cleaning process, it is desirable to increase the coupling ratio by securing the surface area of the floating gate by removing an appropriate thickness of the HDP oxide film of the floating gate using HF or BOE (Buffer Oxide Etchant) solution.

그 다음, 유전체막(308)을 형성하는데 유전체막은 산화막/질화막/산화막/질화막 형태의 구조, 즉 ONON(SiO2/Si3N3/SiO2/Si3N 3) 구조로 형성하거나, 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N3/SiO2) 구조로 형성하는 것이 바람직하다. 유전체막을 형성한 후, 유전체막(308) 상부에 컨트롤 게이트로 사용될 제2 폴리실리콘막(310) 및 실리사이드막(312)을 증착한다. 실리사이드 막은 텅스텐 실리콘(WSix)막으로 형성하는 것이 바람직하다. 다음 마스크 없이 식각을 진행하고, 콘택 홀(contact hole) 식각 시 자기 정렬 콘택(Self Aligned Contact)의 공정을 사용하기 위하여 하드 마스크 질화막(Hard Mask Nitride)(314)을 증착한다. 이러한 하드 마스크 질화막은 PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용하는 것이 바람직하다. 이어서, 게이트 마스크의 산란과 자기 정렬 식각 베리어(barrier) 막으로 사용하기 위하여 반사방지 코팅막(Anti-Reflective Coating)(미도시)을 형성한다. 반사방지 코팅막으로는 SiOxNy 또는 Si3N3막 등이 사용될 수 있다. Next, the dielectric film 308 is formed, and the dielectric film is formed in the form of an oxide film / nitride film / oxide film / nitride film, that is, an ONON (SiO 2 / Si 3 N 3 / SiO 2 / Si 3 N 3 ) structure, or an oxide film / It is preferable to form a nitride film / oxide film structure, that is, an ONO (SiO 2 / Si 3 N 3 / SiO 2 ) structure. After the dielectric film is formed, a second polysilicon film 310 and a silicide film 312 to be used as control gates are deposited on the dielectric film 308. The silicide film is preferably formed of a tungsten silicon (WSix) film. Etching is performed without a next mask, and a hard mask nitride layer 314 is deposited to use a process of self-aligned contact in etching a contact hole. It is preferable that such hard mask nitride film uses PECVD (Plasma Enhanced Chemical Vapor Deposition). Subsequently, an anti-reflective coating (not shown) is formed to be used as a scattering of the gate mask and a self-aligned etch barrier film. As the antireflective coating film, a SiO x N y or Si 3 N 3 film may be used.

반사방지 코팅막을 형성한 후, 게이트 패터닝(gate patterning) 공정을 수행한다. 즉, 콘트롤 게이트 형성용 마스크를 이용하여 반사방지 코팅막, 질화막(314), 실리사이드막(312), 제2 폴리실리콘막(310) 을 식각한다. 이때 유전체막인 ONON 또는 ONO 를 식각정지층(etch stop)으로 이용한다. 이러한 공정시 실리사이드막에 대한 어택(attack)이 발생할 수 있으므로 소스 및 드레인 스페이스(space)의 비율을 조절하는 것이 필요하다. 따라서, 게이트 식각 시 Hbr+O2를 사용하는 것이 바람직하다. 도 3(a)는 이러한 공정을 모두 진행한 후의 플래시 메모리 셀의 단면도이다. After forming the antireflective coating film, a gate patterning process is performed. That is, the anti-reflective coating film, the nitride film 314, the silicide film 312, and the second polysilicon film 310 are etched using the mask for forming the control gate. At this time, ONON or ONO, which is a dielectric film, is used as an etch stop layer. In this process, since an attack on the silicide layer may occur, it is necessary to adjust the ratio of the source and drain spaces. Therefore, it is preferable to use Hbr + O 2 for gate etching. Fig. 3A is a cross sectional view of the flash memory cell after all these processes have been performed.

도 3(b)를 참조하면, 게이트의 완전한 프로파일을 형성하기 위하여 유전체막(308)과 제1 폴리실리콘막(306)을 식각하는데 유전체막의 식각은 방향성 식각에 주의해야하며, 제1 폴리실리콘막을 식각 할 때 모트(moat) 지역의 레지두(residue)에 주의해야 한다. Referring to FIG. 3B, the dielectric film 308 and the first polysilicon film 306 are etched to form a complete profile of the gate. In the etching of the dielectric film, attention should be paid to directional etching, and the first polysilicon film may be etched. When etching, pay attention to the residue in the moat area.

이후, 셀의 소스를 연결시키기 위해 셀 소스의 소자분리막을 제거해주는 자기정렬 소오스(Self Aligned Source; SAS) 식각을 수행한다. 도 3(c)은 식각 후 셀의 단면이다. 이와 같이 소스를 연결해 주는 목적은 플래시 메모리 셀의 소스 컨택 이 16개 또는 32개 마다 형성되기 때문이다.Thereafter, a Self Aligned Source (SAS) etching is performed to remove the device isolation layer of the cell source to connect the cell source. 3 (c) is a cross section of the cell after etching. The purpose of connecting the sources is that the source contacts of the flash memory cells are formed every 16 or 32.

이어서, 소스 및 드레인을 형성하기 위하여 이온 주입을 실시한다. 도 3(d)를 참조하면, 이온이 주입된 영역(316)을 보여준다. 이온주입은 비소(As) 또는 인(P)을 이용하는 것이 바람직하며, 이온주입 시 드레인 디스터번스(disturbance) 및 펀치 쓰루(punch-through) 특성을 좌우할 수 있다. 비소의 이온 주입은 5~40KeV 정도의 에너지에서 2E14~3E15 atoms/㎠ 의 도우즈(dose)로 실시하는 것이 바람직하고, 인을 이용한 이온 주입은 5~40KeV 정도의 에너지에서 5E13~1E15 atoms/㎠ 의 도우즈(dose)로 실시하는 것이 바람직다. 이러한 소스 및 드레인을 형성하기 위한 이온 주입은 상술한 셀 소스에 대한 식각 이전에 실시할 수도 있다. Subsequently, ion implantation is performed to form a source and a drain. Referring to FIG. 3 (d), the region 316 implanted with ions is shown. It is preferable to use arsenic (As) or phosphorus (P) as the ion implantation, and the ion dispersal may determine drain dispersal and punch-through characteristics. Ion implantation of arsenic is preferably carried out with a dose of 2E14 to 3E15 atoms / cm 2 at an energy of about 5 to 40 KeV, and ion implantation using phosphorus is 5E13 to 1E15 atoms / cm 2 at an energy of about 5 to 40 KeV It is preferable to carry out with a dose of. Ion implantation to form such a source and drain may be performed prior to etching the cell source described above.

이어서, 스페이서(spacer)(318)를 형성한다. 스페이서를 형성한 후의 소자의 단면도가 도 3(e)이다. 스페이서는 질화막(Nitride)을 이용하여 형성하거나, 산화막(Oxide) 및 질화막(Nitride)을 이용하여 형성하는 것이 바람직하다. 이때 질화막 만을 이용하여 형성할 때는 400Å~1500Å의 두께로 형성하거나, 질화막 및 산화막을 동시에 이용할 때는 질화막은 400Å~1000Å의 두께로 형성하고 산화막은 50Å~300Å의 두께로 형성하는 것이 바람직하다. 여기서 산화막 및 질화막을 이용하여 스페이서를 형성할 때는 산화막으로 고온산화막(High Temperature Oxide, HTO)을 50Å~300Å의 두께로 증착하고 질화막을 100Å~500Å의 두께로 증착한 후, 스페이서 식각을 진행하고, 다시 질화막을 100Å~500Å의 두께로 증착하여 스페이서 식각을 행하는 방법으로 형성할 수 있다. 또는 제1 스페이서인 고온산화막(HTO) 및 질화막을 증착 및 식각하고, 셀의 소스 저항을 감소시키기 위하여 인을 이용한 이온주입을 실시한 후, 제2 스페이서인 질화막을 증착하고 식각하는 순서로 실시할 수도 있다. Subsequently, a spacer 318 is formed. Fig. 3E is a cross sectional view of the device after formation of the spacer. The spacer is preferably formed using a nitride film or an oxide film and a nitride film. At this time, when the nitride film is formed using only 400 Å ~ 1500 두께 thickness, or when using the nitride film and the oxide film at the same time it is preferable to form the nitride film of 400 Å ~ 1000 두께 thickness and the oxide film 50 Å ~ 300 두께 thickness. Here, when the spacer is formed using the oxide film and the nitride film, a high temperature oxide film (HTO) is deposited with a thickness of 50 kPa to 300 kPa, the nitride film is deposited to a thickness of 100 kPa to 500 kPa, and then the spacer is etched. The nitride film may be further deposited by a thickness of 100 kV to 500 kV to form a spacer etch method. Alternatively, the high temperature oxide film (HTO) and the nitride film as the first spacer may be deposited and etched, ion implantation using phosphorus may be performed to reduce the source resistance of the cell, and then the nitride film as the second spacer may be deposited and etched. have.

이어서 주변 접합부(Peri Junction)를 형성하기 위해 이온주입을 실시하고, 콘택 형성을 위해 질화막을 증착한다. 이후 층간절연막(320)을 증착하고, 평탄화 및 접합부(Junction)를 활성화시키기 위하여 열처리를 진행한다. 층간절연막으로는 BPSG(Boro Phosphorus Silicate Glass)나 PSG(Phosphorus Silicate Glass)를 단독으로 또는 혼합하여 사용하는 것이 바람직하다. 또한, 열처리는 급속열공정(Rapid Thermal Processing, RTP)을 이용하여 900℃~1100℃ 의 온도에서 진행하거나, 튜브를 이용하여 750℃~1000℃ 의 온도에서 진행하는 것이 바람직하다. 튜브를 이용한 열처리는 약 10초 내지 30초 사이에 일어나는 열공정으로 플로우(flow)가 일어나지 않는 장점이 있다. 이어서 평탄화 하기위한 화학기계적 연마를 실시하는데, CMP 공정을 실시한 후의 소자의 단면도가 도 3(f)이다. Subsequently, ion implantation is performed to form a peripheral junction, and a nitride film is deposited to form a contact. Thereafter, the interlayer dielectric layer 320 is deposited, and heat treatment is performed to planarize and activate a junction. As the interlayer insulating film, it is preferable to use BPSG (Boro Phosphorus Silicate Glass) or PSG (Phosphorus Silicate Glass) alone or in combination. The heat treatment is preferably performed at a temperature of 900 ° C to 1100 ° C using a rapid thermal processing (RTP) or at a temperature of 750 ° C to 1000 ° C using a tube. Heat treatment using the tube has the advantage that the flow (flow) does not occur in the thermal process occurs between about 10 seconds to 30 seconds. Subsequently, chemical mechanical polishing is performed to planarize, but the cross-sectional view of the device after the CMP process is shown in Fig. 3 (f).

이후 층간절연막을 식각하여 콘택 홀(322)을 형성한다. 도 3(g)는 콘택 홀을 형성한 후의 소자의 단면도로서, 콘택 홀(322) 및 층간 절연막(320)을 보여준다. 이러한 콘택 홀을 형성하기 위한 식각을 진행할 때, 상술한 산화막과 질화막 간에 선택비가 없도록 하는 식각을 진행하고, 다시 선택비가 있는 식각을 한 후, 식각시 발생한 부산물을 제거하고, SAC(Self Aligned Contact) 질화막을 제거하는 단계로 식각을 진행할 수 있다. Thereafter, the interlayer insulating layer is etched to form a contact hole 322. 3G is a cross-sectional view of the device after the contact hole is formed, showing the contact hole 322 and the interlayer insulating film 320. When etching to form such a contact hole, etching is performed so that there is no selectivity between the above-described oxide film and nitride film, and after etching with selectivity again, the by-products generated during etching are removed, and SAC (Self Aligned Contact) The etching may be performed by removing the nitride film.

콘택 홀을 형성하고 난 후, 콘택에 대한 식각 시 발생한 콘택의 손상(damage)를 보상하기 위하여 플러그 이온주입(Plug Implantation)을 실시하고, 열처리를 진행한다. 이때, 이온주입은 인을 이용하는 것이 바람직하고, 열처리는 급속열공정을 이용하여 콘택 프로파일의 변경이 되지 않는 온도인 800℃~900℃의 온도에서 진행하는 것이 바람직하다. 또는 열처리는 튜브를 이용하여 650℃~900℃의 온도에서 진행할 수도 있다. 이러한 열처리는 플러그 이온주입의 활성화 및 콘택 식각의 변경을 막아 후속의 콘택 홀 매립 시 발생할 수 있는 보이드(void)를 제거하기 위함이다. After the contact hole is formed, plug implantation is performed and heat treatment is performed to compensate for the damage of the contact generated during the etching of the contact. In this case, it is preferable to use phosphorus for ion implantation, and the heat treatment is preferably performed at a temperature of 800 ° C. to 900 ° C., which is a temperature at which the contact profile is not changed using a rapid thermal process. Alternatively, the heat treatment may be performed at a temperature of 650 ° C to 900 ° C using a tube. This heat treatment is intended to prevent activation of plug ion implantation and alteration of contact etching to remove voids that may occur during subsequent contact hole filling.

이어서, 콘택 홀을 매립(324)하고, 식각 및 평탄화 공정을 통해 일정량을 제거한 후 비트라인(Bit Line)으로 사용하기 위한 금속(326)을 증착한다. 도 3(h)는 금속 배선을 완성한 후의 소자의 단면도이다. 콘택 홀은 텅스텐(W)을 이용하여 매립할 수 있는데 콘택 사이의 보이드(void)를 방지하기 위하여 500℃이하의 낮은 온도에서 CVD(Chemical Vapor Deposition)를 이용하여 3000Å~6000Å의 두께로 증착하는 것이 바람직하고, 금속 배선으로는 알루미늄(Al)을 이용하는 것이 바람직하다. 또한 식각 및 평탄화 공정은 에치 백(Etch Back) 및 화학기계적 연마(CMP)를 이용한다. 콘택 홀을 매립하기 전에 매립물질과 기판간의 접착력을 향상시키기 위해서 베리어 금속(Barrier metal)을 증착할 수도 있는데, 베리어 금속은 화학기상증착법(CVD, Chemical Vapor Deposition) 또는 물리기상증착법(PVD, Physical Vapor Deposition)의 방법으로 50Å~300Å의 티타늄(Ti) 및 200Å~800Å의 티타늄나이트라이드(TiN)를 이용하는 것이 바람직하다. 또한 Ti및 TiN을 증착하고 열처리를 행한 후, 기판으로 침투하는 불소(F)를 제거하기 위해 다시 화학기상증착법을 이용하여 Ti를 증착할 수 있다. Subsequently, the contact hole is buried 324, and a predetermined amount is removed through an etching and planarization process, and then a metal 326 for use as a bit line is deposited. 3 (h) is a cross-sectional view of the device after completing the metal wiring. The contact hole can be buried using tungsten (W). In order to prevent voids between the contacts, it is recommended to deposit a thickness of 3000Å to 6000Å using CVD (Chemical Vapor Deposition) at a low temperature below 500 ° C. It is preferable to use aluminum (Al) as the metal wiring. Etch and planarization processes also use etch back and chemical mechanical polishing (CMP). Barrier metal may be deposited before the contact hole is embedded to improve adhesion between the buried material and the substrate. The barrier metal may be deposited by chemical vapor deposition (CVD) or physical vapor deposition (PVD). As a method of deposition, it is preferable to use titanium (Ti) of 50 kPa to 300 kPa and titanium nitride (TiN) of 200 kPa to 800 kPa. In addition, after depositing Ti and TiN and performing heat treatment, Ti may be deposited again using chemical vapor deposition to remove fluorine (F) that penetrates into the substrate.                     

이 후 진행되는 공정은 통상적인 플래시 메모리 소자의 공정과 동일하게 실시한다.
The process proceeds afterwards in the same manner as in the conventional flash memory device.

이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리 제조방법은 층간절연막 증착 후에는 고온 열처리 공정을 진행하고 콘택 홀을 형성하고 난 후에는 콘택 프로파일을 변경시키지 않는 저온 열처리를 진행하므로, 콘택 보이드를 방지할 수 있고 셀 전류가 흐르지 않게 되는 Low-gm 셀이 발생하는 것을 방지하여 셀의 특성을 향상시키고 수율의 증가를 가져올 수 있는 효과가 있다. 도 4는 본 발명에 의해 플래시 메모리를 제조했을 때 콘택 프로파일을 보여주는 사진이다. As described above, the flash memory manufacturing method according to the present invention performs a high temperature heat treatment process after the deposition of the interlayer insulating film and a low temperature heat treatment without changing the contact profile after forming the contact hole, thereby preventing contact voids. It is possible to prevent the occurrence of low-gm cells that do not flow the cell current can improve the characteristics of the cell and bring an increase in yield. 4 is a photograph showing a contact profile when a flash memory is manufactured according to the present invention.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.

Claims (9)

소자분리막이 형성된 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트로 구성된 게이트를 형성하는 단계;Forming a gate including a tunnel oxide film, a floating gate, a dielectric film, and a control gate on the semiconductor substrate on which the device isolation film is formed; 상기 반도체 기판에서 공통 소오스 라인이 형성될 영역의 상기 소자분리막을 식각하는 단계;Etching the device isolation layer in the region where the common source line is to be formed in the semiconductor substrate; 상기 반도체 기판에 소오스 및 드레인 이온주입공정을 수행하여 소오스 및 드레인 영역을 형성하는 단계;Forming a source and a drain region by performing a source and drain ion implantation process on the semiconductor substrate; 상기 게이트 양측벽에 질화막 혹은 질화막과 산화막으로 이루어진 스페이서를 형성하는 단계;Forming a spacer including a nitride film or a nitride film and an oxide film on both sidewalls of the gate; 상기 스페이서를 포함한 상기 게이트 및 반도체 기판상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the gate and the semiconductor substrate including the spacer; 상기 형성된 층간 절연막에 제1 열처리 공정을 수행하는 단계;Performing a first heat treatment process on the formed interlayer insulating film; 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계;Etching the interlayer insulating film to form a contact hole; 상기 콘택홀 내에 플러그 이온 주입을 실시한 후 제2 열처리공정을 수행하는 단계; 및Performing a second heat treatment process after performing plug ion implantation into the contact hole; And 상기 콘택홀을 매립하도록 도전물질을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.And forming a contact plug by forming a conductive material to fill the contact hole. 제1 항에 있어서, According to claim 1, 상기 소오스 및 드레인 이온주입공정은 비소를 이용하여 5 내지 40KeV 의 에너지로 2E14 내지 3E15 atoms/㎠의 도우즈로 실시하는 것을 특징으로 하는 플래시 메모리 제조방법. The source and drain ion implantation process is a flash memory manufacturing method using a arsenic using a dose of 2E14 to 3E15 atoms / ㎠ with an energy of 5 to 40 KeV. 제1 항에 있어서, According to claim 1, 상기 소오스 및 드레인 이온주입공정은 인을 이용하여 5 내지 40KeV 의 에너지로 5E13 내지 1E15 atoms/㎠의 도우즈로 실시하는 것을 특징으로 하는 플래시 메모리 제조방법. The source and drain ion implantation process is a flash memory manufacturing method using a phosphorous of 5E13 to 1E15 atoms / ㎠ with an energy of 5 to 40 KeV. 제1 항에 있어서, According to claim 1, 상기 층간절연막은 BPSG(Boro Phosphorus Silicate Glass)를 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 제조방법. The interlayer insulating film is formed using a BPSG (Boro Phosphorus Silicate Glass). 제1 항에 있어서, According to claim 1, 상기 층간절연막은 PSG(Phosphorus Silicate Glass)를 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 제조방법. The interlayer insulating film is formed using a PSG (Phosphorus Silicate Glass). 제1 항에 있어서, According to claim 1, 상기 제1 열처리 공정은 급속열공정(RTP)을 이용하여 900℃~1100℃ 의 온도에서 진행하는 것을 특징으로 하는 플래시 메모리 제조방법. The first heat treatment process is a flash memory manufacturing method, characterized in that proceeding at a temperature of 900 ℃ ~ 1100 ℃ using a rapid thermal process (RTP). 제1 항에 있어서, According to claim 1, 상기 제1 열처리 공정은 튜브를 이용하여 750℃~1000℃ 의 온도에서 진행하는 것을 특징으로 하는 플래시 메모리 제조방법. The first heat treatment process is a flash memory manufacturing method, characterized in that proceeding at a temperature of 750 ℃ ~ 1000 ℃ using a tube. 제1 항에 있어서, According to claim 1, 상기 제2 열처리 공정은 급속열공정(RTP)을 이용하여 800℃~900℃ 의 온도에서 진행하는 것을 특징으로 하는 플래시 메모리 제조방법. The second heat treatment process is a flash memory manufacturing method, characterized in that proceeds at a temperature of 800 ℃ ~ 900 ℃ using a rapid thermal process (RTP). 제1 항에 있어서, According to claim 1, 상기 제2 열처리 공정은 튜브를 이용하여 650℃~900℃ 의 온도에서 진행하는 것을 특징으로 하는 플래시 메모리 제조방법. The second heat treatment process is a flash memory manufacturing method, characterized in that proceeding at a temperature of 650 ℃ ~ 900 ℃ using a tube.
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