KR100671517B1 - Voltage compensation circuit - Google Patents

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KR100671517B1 KR1020030023498A KR20030023498A KR100671517B1 KR 100671517 B1 KR100671517 B1 KR 100671517B1 KR 1020030023498 A KR1020030023498 A KR 1020030023498A KR 20030023498 A KR20030023498 A KR 20030023498A KR 100671517 B1 KR100671517 B1 KR 100671517B1
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Abstract

본 발명은 칩 온 글래스(COG) 타입의 액정표시장치에 있어 배선저항에 의한 전원전압의 강하를 보상하여 블록현상을 방지하는 전압보상회로를 개시한다. 본 발명의 일실시예에 따른 전압보상회로는 칩 온 글래스 타입 액정표시장치의 전원전압을 보상하는 회로에 있어서, 복수의 소오스 드라이버 집적회로를 포함하며, 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 순서정보 데이터를 발생하는 소오스 드라이버부와, 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 보상 데이터를 저장하는 룩업테이블과, 상기 복수의 순서정보 데이터와 복수의 소오스 드라이버 집적회로의 식별데이터를 입력받아 비교하고, 그 결과로 일치하는 경우 상기 복수의 순서정보 데이터를 기초로 상기 룩업테이블을 참조하여 해당하는 보상 데이터를 발생하는 제어부와, 상기 제어부에서 발생되는 보상 데이터에 따라 전류구동량을 조절하여 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 보상전압을 발생하는 보상전압 발생부를 구비하는 것을 특징으로 한다.The present invention discloses a voltage compensation circuit for compensating for a drop in power supply voltage due to wiring resistance in a chip on glass (COG) type liquid crystal display device to prevent block phenomenon. A voltage compensating circuit according to an embodiment of the present invention includes a plurality of source driver integrated circuits in a circuit for compensating a power supply voltage of a chip on glass type liquid crystal display, and includes a plurality of source driver integrated circuits in order of arranging the plurality of source driver integrated circuits. A source driver section for generating a plurality of corresponding sequence information data, a lookup table for storing compensation data corresponding to an arrangement order of the plurality of source driver integrated circuits, the plurality of sequence information data and a plurality of source driver integrated circuits A control unit which receives and compares identification data of the control unit and generates corresponding compensation data by referring to the lookup table based on the plurality of order information data when the result is matched, and a current according to the compensation data generated by the control unit. By adjusting the driving amount of the plurality of source driver integrated circuits It characterized in that it comprises sequence generating the compensation voltage to generate a compensation voltage corresponding to the parts.

COG, 소오스 드라이버 집적회로, 룩업테이블, 보상전압COG, source driver integrated circuit, lookup table, compensation voltage

Description

전압보상회로{Voltage compensation circuit}Voltage compensation circuit

도 1은 도 1은 일반적인 액정표시장치를 나타낸 개략도.1 is a schematic view showing a general liquid crystal display device.

도 2는 도 1의 A부분을 확대하여 나타낸 등가회로도.2 is an equivalent circuit diagram showing an enlarged portion A of FIG. 1;

도 3은 본 발명의 일실시예에 따른 전압보상회로를 나타낸 블록도.3 is a block diagram showing a voltage compensation circuit according to an embodiment of the present invention.

도 4는 본 발명의 일실시예에 따른 소오스 드라이버부를 나타낸 도면.4 is a view showing a source driver unit according to an embodiment of the present invention.

도 5는 본 발명의 일실시예에 따른 보상전압 발생부를 나타낸 회로도.5 is a circuit diagram showing a compensation voltage generator according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 전압보상회로를 나타낸 블록도.6 is a block diagram showing a voltage compensation circuit according to another embodiment of the present invention.

도 7은 본 발명의 다른 실시예에 따른 보상전압 발생부를 나타낸 회로도.7 is a circuit diagram illustrating a compensation voltage generator according to another exemplary embodiment of the present invention.

도 8은 본 발명의 다른 실시예에 따른 선택부에 적용된 하나의 멀티플렉서를 나타낸 회로도.8 is a circuit diagram illustrating one multiplexer applied to a selection unit according to another exemplary embodiment of the present invention.

도 9는 본 발명의 다른 실시예에 따른 선택부에 적용된 다른 멀티플렉서를 나타낸 회로도.9 is a circuit diagram illustrating another multiplexer applied to a selection unit according to another embodiment of the present invention.

도 10은 도 9의 가산기를 나타낸 상세회로도.10 is a detailed circuit diagram illustrating the adder of FIG.

*도면의 주요부분에 대한 부호설명* Code descriptions for the main parts of the drawings

100,200: 소오스 드라이버부 120,220: 룩업테이블100,200: source driver 120,220: lookup table

140,260: 제어부 160,240: 보상전압 발생부140, 260: control unit 160, 240: compensation voltage generator

280: 선택부 282,284,286: 멀티플렉서280: selection unit 282,284,286: multiplexer

288: 가산기 288a: 연산증폭기288: adder 288a: operational amplifier

본 발명은 전압보상회로에 관한 것으로, 특히, 칩 온 글래스(COG) 타입의 액정표시장치에 있어 배선저항에 의한 전원전압의 강하를 보상하는 전압보상회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage compensation circuit, and more particularly, to a voltage compensation circuit for compensating for a drop in power supply voltage due to wiring resistance in a chip on glass (COG) type liquid crystal display device.

일반적으로, 액정표시장치는 전계의 작용에 의해 액정분자의 배열을 변화시켜 광투과율을 조절함으로써, 화상을 표시하는 장치로서 TN-LCD에서 STN-LCD, MIM-LCD, TFT-LCD로 발전하였으며, 그 표시성능도 현저하게 향상되었다. 이러한 액정표시장치는 저소비전력과 경박단소화의 장점을 갖고 있기 때문에 CRT(Cathode-Ray-Tube)를 대체할 수 있는 장치로 주목 받고 있으며, 현재 휴대용 TV, 노트북, 비디오폰, 비디오 카메라 및 이동통신기기 등에 폭 넓게 적용되면서 그 수요가 점점 늘어나고 있는 추세에 있다.In general, the liquid crystal display device has developed from TN-LCD to STN-LCD, MIM-LCD, TFT-LCD as a device for displaying an image by changing the arrangement of liquid crystal molecules by the action of an electric field, thereby adjusting the light transmittance. The display performance was also significantly improved. These LCDs are attracting attention as an alternative to the CRT (Cathode-Ray-Tube) because they have the advantages of low power consumption and light and small size, and are currently being used as portable TVs, laptops, video phones, video cameras, and mobile communications. As it is widely applied to devices, the demand is increasing.

최근, 액정표시장치(TFT-LCD:Thin Film Transistor Liquid Crystal display)에 관한 기술은 저가격, 경량화, 저전력화 및 고신뢰성을 확보하려는 방향으로 발전하고 있다. 이에 따라 게이트 인쇄회로기판(Printed Circuit Board: 이하, PCB라 함.) 및 플렉서블 인쇄회로기판(Flexible Printed Circuit: 이하, FPC라 함.)이 없이 복수의 게이트 드라이버 IC(Integrated Circuit) 및 복수의 소오스 드라이버 IC 를 액정패널의 하부기판 위에 본딩하는 칩 온 글래스(Chip on Glass: 이하, COG라 함.) 타입의 액정표시장치가 개발 및 양산되고 있다. Recently, the technology related to TFT-LCD (Thin Film Transistor Liquid Crystal display) has been developed in the direction of securing low cost, light weight, low power and high reliability. As a result, a plurality of gate driver ICs and a plurality of sources are eliminated without a gate printed circuit board (hereinafter referred to as a PCB) and a flexible printed circuit board (hereinafter referred to as an FPC). Background Art A chip on glass (hereinafter referred to as COG) type liquid crystal display device for bonding a driver IC on a lower substrate of a liquid crystal panel has been developed and mass produced.

상기 COG 타입은 복수의 게이트 드라이버 IC 및 복수의 소오스 드라이버 IC 에 전원, 구동신호 및 데이터 신호를 공급하기 위한 신호전송라인 및 전원공급라인을 액정패널의 하부기판 위에 형성하기 때문에 라인 온 글래스(LOG:Line On Glass) 타입이라고도 불린다.Since the COG type forms a signal transmission line and a power supply line for supplying power, driving signals, and data signals to a plurality of gate driver ICs and a plurality of source driver ICs on the lower substrate of the liquid crystal panel, line on glass (LOG: Also called Line On Glass).

도 1은 일반적인 COG타입의 액정표시장치를 나타낸 개략도로서, 도시된 바와 같이, 상부기판(100a)과 하부기판(100b)이 액정을 개재하여 합착된 액정패널(100)을 구비하며, 액정패널(100)의 하부기판(100b) 일측 주변부를 따라 복수의 소오스 드라이버 집적회로(SD1~SDn)가 하부기판(100b) 위에 본딩되고, 복수의 소오스 드라이버 집적회로(SD1~SDn)는 전원전압(AVDD)을 공급하기 위한 신호전송라인(102)에 의해 종속적으로 결합된다.1 is a schematic view showing a liquid crystal display device of a general COG type, as shown in the figure, the upper substrate (100a) and the lower substrate (100b) is provided with a liquid crystal panel 100 is bonded through a liquid crystal panel, A plurality of source driver integrated circuits SD1 to SDn are bonded onto the lower substrate 100b along one peripheral portion of the lower substrate 100b of the lower substrate 100b, and the plurality of source driver integrated circuits SD1 to SDn are connected to a power supply voltage AVDD. It is dependently coupled by the signal transmission line 102 for supplying the.

이와 같은 COG타입의 액정표시장치에서는 상기 신호전송(102)를 통해 각 소오스 드라이버 IC의 구동을 위해 필요한 전원전압(AVDD)을 공급한다. 이 전원전압(AVDD)는 화면품위에 결정적인 영향을 미티는 주요 파라미터로서 액정표시장치의 아날로그 부분을 구동하기 위해 사용되며, 100㎃~200㎃의 범위에 이르는 비교적 큰 전류치를 갖고 감마전압 설정을 위한 기준전압으로도 사용된다. In the COG type liquid crystal display device, the power supply voltage AVDD required for driving each source driver IC is supplied through the signal transmission 102. This power supply voltage (AVDD) is a key parameter that has a decisive influence on the screen quality, and is used to drive the analog part of the liquid crystal display device. Also used as reference voltage.

도 2는 도 1의 A부분을 확대하여 나타낸 등가회로도로서, 도시된 바와 같이, 첫 번째 소오스 드라이버 집적회로(SD1)와 두 번째 소오스 드라이버 집적회로(SD2) 사이에 결합된 신호전송라인(102)는 등가저항(Rwire)으로 대체된다.FIG. 2 is an enlarged equivalent circuit diagram of part A of FIG. 1, and as shown, a signal transmission line 102 coupled between a first source driver integrated circuit SD1 and a second source driver integrated circuit SD2. Is replaced by the equivalent resistance (R wire ).

여기서, 신호전송라인(102)에 흐르는 전류를 I라고 할때, 신호전송라인에서 강하되는 전압(Vd)은 신호전송라인(102)의 등가저항(Rwire)과 전류(I)의 곱으로 나타나며, 두 번째 소오스 드라이버 집적회로(SD2)에 인가되는 전압(VSD2)은 첫 번째 소오스 드라이버 집적회로(SD1)에 인가된 전압(VSD1)에서 상기 전압강하량을 빼면 구할 수 있다.Here, when the current flowing in the signal transmission line 102 is referred to as I, the voltage Vd dropped in the signal transmission line is represented by the product of the equivalent resistance R wire of the signal transmission line 102 and the current I. The voltage V SD2 applied to the second source driver integrated circuit SD2 may be obtained by subtracting the voltage drop from the voltage V SD1 applied to the first source driver integrated circuit SD1.

상기와 같이 구성된 COG타입의 액정표시장치에서는 작은 배선저항으로도 큰 전압강하가 일어남으로 인해 전원전압(AVDD)가 각 소오스 드라이버 IC마다 다르게 인가된다. 이 경우 같은 계조의 데이터를 표현하더라도 각 소오스 드라이버 IC마다 감마전압을 설정하기 위한 기준전압이 달라지므로, 결과적으로 계조 데이터는 각 소오스 드라이버 IC마다 다른 계조로 나타나게 된다. 이는 각 소오스 드라이버 IC를 경계로 화면 밝기가 다르게 나타나는 블록(Block)현상을 유발시킨다.In the COG type liquid crystal display device configured as described above, a large voltage drop occurs even with a small wiring resistance, so that a power supply voltage AVDD is applied differently to each source driver IC. In this case, even when the same gray level data is expressed, the reference voltage for setting the gamma voltage is different for each source driver IC, and as a result, the gray level data is displayed in different gray levels for each source driver IC. This causes a block phenomenon in which screen brightness varies with each source driver IC.

따라서, 본 발명의 목적은 COG 타입의 액정표시장치에 있어 배선저항에 의한 전원전압의 강하를 보상하여 소오스 드라이버 IC마다 동일한 레벨의 전원전압을 공급하는 전압보상회로를 제공하는 데 있다.
Accordingly, an object of the present invention is to provide a voltage compensating circuit for supplying the same level of supply voltage to each source driver IC in a COG type liquid crystal display device by compensating for a drop in the supply voltage due to wiring resistance.

상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 전압보상회로는 칩 온 글래스 타입 액정표시장치의 전원전압을 보상하는 회로에 있어서, 복수의 소오스 드라이버 집적회로를 포함하며, 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 순서정보 데이터를 발생하는 소오스 드라이버부; 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 보상 데이터를 저장하는 룩업테이블; 상기 복수의 순서정보 데이터와 복수의 소오스 드라이버 집적회로의 식별데이터를 입력받아 비교하고, 그 결과로 일치하는 경우 상기 복수의 순서정보 데이터를 기초로 상기 룩업테이블을 참조하여 해당하는 보상 데이터를 발생하는 제어부; 및 상기 제어부에서 발생되는 보상 데이터에 따라 전류구동량을 조절하여 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 보상전압을 발생하는 보상전압 발생부를 구비하는 것을 특징으로 한다.A voltage compensating circuit according to an embodiment of the present invention for achieving the above object is a circuit for compensating a power supply voltage of a chip on glass type liquid crystal display device, comprising a plurality of source driver integrated circuits, the plurality of source drivers A source driver unit generating a plurality of sequence information data corresponding to the arrangement order of the integrated circuits; A lookup table that stores compensation data corresponding to an arrangement order of the plurality of source driver integrated circuits; Receiving and comparing the plurality of order information data and identification data of the plurality of source driver integrated circuits, and if the result matches, the corresponding compensation data is generated by referring to the lookup table based on the plurality of order information data. Control unit; And a compensation voltage generator configured to generate a compensation voltage corresponding to an arrangement order of the plurality of source driver integrated circuits by adjusting a current driving amount according to the compensation data generated by the controller.

상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 전압보상회로는 칩 온 글래스 타입 액정표시장치의 전원전압을 보상하는 회로에 있어서, 복수의 소오스 드라이버 집적회로를 포함하며, 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 순서정보 데이터를 발생하는 소오스 드라이버부; 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 선택 데이터를 저장하는 룩업테이블; 복수의 보상전압을 발생하는 보상전압 발생부; 상기 복수의 순서정보 데이터와 복수의 소오스 드라이버 집적회로의 식별데이터를 입력받아 비교하고, 그 결과로 일치하는 경우 상기 복수의 순서정보 데이터를 기초로 상기 룩 업테이블을 참조하여 해당하는 선택 데이터를 발생하는 제어부; 및 상기 복수의 보상전압을 입력받고, 상기 제어부에서 발생되는 선택 데이터에 응답하여 상기 입력된 복수의 보상전압 중 하나를 선택하여 출력하는 선택부를 구비하는 것을 특징으로 한다.A voltage compensating circuit according to another embodiment of the present invention for achieving the above object is a circuit for compensating a power supply voltage of a chip on glass type liquid crystal display device, comprising a plurality of source driver integrated circuits, the plurality of source drivers A source driver unit generating a plurality of sequence information data corresponding to the arrangement order of the integrated circuits; A lookup table for storing a plurality of selection data corresponding to an arrangement order of the plurality of source driver integrated circuits; A compensation voltage generator for generating a plurality of compensation voltages; Receives and compares the plurality of order information data and identification data of a plurality of source driver integrated circuits, and generates corresponding selection data by referring to the lookup table based on the plurality of order information data when the result matches. A control unit; And a selection unit configured to receive the plurality of compensation voltages and select and output one of the input plurality of compensation voltages in response to selection data generated by the controller.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일실시예에 따른 전압보상회로를 나타낸 블록도로서, 도시된 바와 같이, 소오스 드라이버부(100)와, 룩업테이블(120)과, 제어부(140)와, 보상전압 발생부(160)를 포함한다.3 is a block diagram illustrating a voltage compensating circuit according to an exemplary embodiment of the present invention. As illustrated, the source driver unit 100, the lookup table 120, the controller 140, and the compensation voltage generator are illustrated. 160.

소오스 드라이버부(100)는 복수의 소오스 드라이버 집적회로를 포함하며, 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 순서정보 데이터(SD[n-l:0])를 발생하고, 이를 제어부(140)에 제공한다. The source driver unit 100 includes a plurality of source driver integrated circuits, and generates a plurality of order information data SD [nl: 0] corresponding to an arrangement order of the plurality of source driver integrated circuits, and controls the control unit ( 140).

룩업테이블(120)은 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 보상 데이터(B[n-1:0])를 저장한다. 본 발명의 일실시에에 따라 복수의 보상 데이터(B[n-1:0])는 전원전압(AVDD)을 공급하는 신호전송라인의 저항치와 전원전압(AVDD)의 전류치를 기초로 하여 결정된다. The lookup table 120 stores a plurality of compensation data B [n-1: 0] corresponding to the arrangement order of the plurality of source driver integrated circuits. According to an embodiment of the present invention, the plurality of compensation data B [n-1: 0] are determined based on the resistance of the signal transmission line supplying the power supply voltage AVDD and the current value of the power supply voltage AVDD. .

제어부(140)는 소오스 드라이버부(100)로부터 복수의 순서정보 데이터(SD[n-l:0])를 입력받고, 또한 복수의 소오스 드라이버 IC를 구별하기 위한 식별데이터[ST[n-1:0])를 입력받고, 이 두 데이터를 비교한다. 그 결과로 일치하는 경우 제어부(140)는 복수의 순서정보 데이터(SD[n-l:0])를 기초로 상기 룩업테이블을 참조하여 해당하는 보상 데이터를 발생한다. 즉, n개의 소오스 드라이버 IC에서 개별적으로 강하된 전원전압(AVDD)을 보상하기 위해서 n개의 소오스 드라이버 IC에 대응하는 보상데이터를 룩업테이블(120)에서 추출하여 발생한다. The control unit 140 receives a plurality of sequence information data SD [nl: 0] from the source driver unit 100 and identifies data [ST [n-1: 0] for distinguishing a plurality of source driver ICs. ) And compare these two data. As a result, the controller 140 generates corresponding compensation data by referring to the lookup table based on the plurality of order information data SD [n−1: 0]. That is, the compensation data corresponding to the n source driver ICs is extracted from the lookup table 120 to compensate for the power supply voltage AVDD separately dropped by the n source driver ICs.

본 발명의 일실시예에 따라 식별데이터[ST[n-1:0])의 비트 수는 액정패널에 실장되는 복수의 소오스 드라이버 IC의 개수에 의해 설정된다. According to an embodiment of the present invention, the number of bits of the identification data [ST [n-1: 0]) is set by the number of source driver ICs mounted in the liquid crystal panel.

보상전압 발생부(160)는 제어부(140)에서 발생되는 보상 데이터(B[n-1:0])에 따라 전류구동량을 조절하여 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 보상전압(Vc)을 발생하고, 이를 해당 소오스 드라이버 IC에 제공한다. The compensation voltage generator 160 adjusts the current driving amount according to the compensation data B [n-1: 0] generated by the controller 140 to compensate for the arrangement order of the plurality of source driver integrated circuits. (Vc) is generated and provided to the corresponding source driver IC.

도 4는 본 발명의 일실시예에 따른 소오스 드라이버부를 나타낸 도면으로서 8개의 소오스 드라이버 IC(SD1~SD8)만을 도시하였다. 이와 같이 드라이버 IC의 개수를 제한한 것은 본 발명의 일실시예에 따른 소오스 드라이버부의 이해를 용이하게 하기 위함이다.4 is a diagram illustrating a source driver unit according to an exemplary embodiment of the present invention and shows only eight source driver ICs SD1 to SD8. In this way, the number of driver ICs is limited to facilitate understanding of the source driver unit according to an exemplary embodiment of the present invention.

본 발명의 일실시예에 따라 소오스 드라이버부(100)를 n개의 소오스 드라이버 IC(SD1~SDn)로 구성하는 경우 복수의 소오스 드라이버 IC(SD1~SDn)는 제 1전압레벨을 갖는 제 1전원공급라인(102)과 제 2전압레벨을 갖는 제 2전원공급라인(104)에 결합되어 제 1전원공급라인(102)과 상기 제 2전압공급라인(104)의 전압레벨 차를 기초하여 복수의 순서정보 데이터(SD[n-1:0])를 발생한다. 일예로, 제 1전원공급라인(102)에는 3V의 전압이 인가되고, 제 2공급라인(104)은 그라운드(GND)에 접 지된다.According to an embodiment of the present invention, when the source driver unit 100 includes n source driver ICs SD1 to SDn, the plurality of source driver ICs SD1 to SDn are supplied with a first power source having a first voltage level. A plurality of orders based on the voltage level difference between the first power supply line 102 and the second voltage supply line 104 coupled to the second power supply line 104 having a line 102 and a second voltage level. Generates information data SD [n-1: 0]. For example, a voltage of 3 V is applied to the first power supply line 102, and the second supply line 104 is grounded to the ground GND.

상기 제 1전원공급라인(102) 및 제 2공급라인(104)에는 발생하고자 하는 순서정보 데이터의 비트수 만큼 신호라인이 결합된다. 예컨대, 3비트의 순서정보 데이터를 발생하기 위해서는 3개의 신호선이 제 1전원공급라인(102) 또는 제 2공급라인(104)에 결합된다. 도 4와 같이 신호선을 연결하는 경우 첫 번째 소오스 드라이버 IC(SD1)는 000의 순서정보 데이터(SD[2:0])를 발생하고, 두 번째 소오스 드라이버 IC(SD2)는 001의 순서정보 데이터(SD[2:0])를 발생하고, 일곱 번째 소오스 드라이버 IC(SD7)는 110의 순서정보 데이터(SD[2:0])를 발생하고, 여덟 번째 소오스 드라이버 IC(SD8)는 111의 순서정보 데이터(SD[2:0])를 발생한다. Signal lines are coupled to the first power supply line 102 and the second supply line 104 by the number of bits of the sequence information data to be generated. For example, three signal lines are coupled to the first power supply line 102 or the second supply line 104 to generate three bits of sequence information data. When the signal lines are connected as shown in FIG. 4, the first source driver IC SD1 generates the sequence information data SD [2: 0] of 000, and the second source driver IC SD2 generates the sequence information data of 001 ( SD [2: 0]), the seventh source driver IC (SD7) generates 110 sequence information data (SD [2: 0]), and the eighth source driver IC (SD8) generates 111 sequence information. Generates data SD [2: 0].

도 5는 본 발명의 일실시예에 따른 보상전압 발생부를 나타낸 회로도로서, 도시된 바와 같이, 소정 레벨의 전원공급단과 공통노드(N)사이에 병렬로 결합되며 보상데이터(B[n-1:0])에 따라 전원공급단(VDD)에서 공통노드(N)로 전류통로를 형성하는 복수의 전계효과 트랜지스터(NM0~NMn-1)와, 공통노드(N)를 통해 출력되는 전류(It)를 전압으로 변환하여 보상전압(Vc)을 출력하는 전류-전압 컨버터(162)로 구성된다.FIG. 5 is a circuit diagram illustrating a compensation voltage generator according to an exemplary embodiment of the present invention. As shown in FIG. 5, a compensation voltage B [n-1: is coupled in parallel between a power supply terminal and a common node N of a predetermined level. 0]) and the plurality of field effect transistors NM0 to NMn-1 forming a current path from the power supply terminal VDD to the common node N, and the current It outputted through the common node N. And a current-voltage converter 162 converting the voltage into a voltage and outputting a compensation voltage Vc.

복수의 전계효과 트랜지스터(NM0~NMn-1)는 각 게이트단에 인가되는 보상데이터(B[n-1:0])에 따라 턴온되는 트랜지스터의 개수가 달라지고, 이에 따라 복수의 전계효과 트랜지스터(NM0~NMn-1)에 흐르는 전류(I0~In-1)량이 변화된다. 이러한 전류구동 방식은 게이트 사이징(gate sizing)이라 불린다.The plurality of field effect transistors NM0 to NMn-1 vary in the number of transistors turned on according to the compensation data B [n-1: 0] applied to each gate terminal, and thus, the plurality of field effect transistors NM0 to NMn-1. The amount of currents I0 to In-1 flowing through NM0 to NMn-1 changes. This current driving scheme is called gate sizing.

따라서, 복수의 전계효과 트랜지스터(NM0~NMn-1)의 전체 전류구동량은 전원 전압(AVDD)을 공급하는 신호전송라인의 저항치와 전원전압(AVDD)의 전류치에 의해 크게 좌우된다.Therefore, the total current driving amount of the plurality of field effect transistors NM0 to NMn-1 is largely determined by the resistance of the signal transmission line supplying the power supply voltage AVDD and the current value of the power supply voltage AVDD.

도 6은 본 발명의 다른 실시예에 따른 전압보상회로를 나타낸 블록도로서, 도시된 바와 같이, 소오스 드라이버부(200)와, 룩업테이블(220)와, 보상전압 발생부(240)와, 제어부(260)와, 선택부(280)를 포함한다.6 is a block diagram illustrating a voltage compensating circuit according to another exemplary embodiment of the present invention. As illustrated, the source driver 200, the lookup table 220, the compensation voltage generator 240, and the controller are shown. 260 and a selector 280.

소오스 드라이버부(200)는 복수의 소오스 드라이버 집적회로를 포함하며, 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 순서정보 데이터(SD[n-l:0])를 발생하고, 이를 제어부(260)에 제공한다.The source driver 200 includes a plurality of source driver integrated circuits, and generates a plurality of order information data SD [nl: 0] corresponding to an arrangement order of the plurality of source driver integrated circuits, and generates the plurality of source driver integrated circuits. 260).

본 발명의 다른 실시예에 따른 복수의 소오스 드라이버 집적회로는 본 발명의 일실시예와 동일한 구성을 갖고, 도 4로부터 용이하게 이해될 수 있으므로, 이하 그 상세한 설명은 생략하기로 한다.Since a plurality of source driver integrated circuits according to another embodiment of the present invention has the same configuration as that of the embodiment of the present invention and can be easily understood from FIG. 4, the detailed description thereof will be omitted.

룩업테이블(220)은 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 선택 데이터(SEL[n-1:0])를 저장한다. 본 발명의 다른 실시예에 따라 복수의 선택 데이터(SEL[n-1:0])는 전원전압(AVDD)을 공급하는 신호전송라인의 저항치와 전원전압(AVDD)의 전류치를 기초로 하여 결정된다.The lookup table 220 stores a plurality of selection data SEL [n-1: 0] corresponding to the arrangement order of the plurality of source driver integrated circuits. According to another embodiment of the present invention, the plurality of selection data SEL [n-1: 0] is determined based on the resistance of the signal transmission line supplying the power supply voltage AVDD and the current value of the power supply voltage AVDD. .

보상전압 발생부(240)는 복수의 보상전압(VC0~VCn-1)을 발생하도록 구성된다.The compensation voltage generator 240 is configured to generate a plurality of compensation voltages V C0 to V Cn-1 .

제어부(260)는 소오스 드라이버부(100)로부터 복수의 순서정보 데이터(SD[n-l:0])를 입력받고, 또한 복수의 소오스 드라이버 IC를 구별하기 위한 식별데이터[ST[n-1:0])를 입력받고, 이 두 데이터를 비교한다. 그 결과로 일치하는 경우 제어부(140)는 복수의 순서정보 데이터(SD[n-l:0])를 기초로 룩업테이블(220)을 참조하여 해당하는 선택 데이터를 발생한다. 즉, n개의 소오스 드라이버 IC에서 개별적으로 강하된 전원전압(AVDD)을 보상하기 위해서 n개의 소오스 드라이버 IC에 대응하는 선택 데이터를 룩업테이블(220)에서 추출하여 발생한다. The control unit 260 receives a plurality of sequence information data SD [nl: 0] from the source driver unit 100, and also identifies data [ST [n-1: 0] for distinguishing a plurality of source driver ICs. ) And compare these two data. As a result, the controller 140 generates corresponding selection data by referring to the lookup table 220 based on the plurality of order information data SD [n−1: 0]. That is, the select data corresponding to the n source driver ICs is extracted from the lookup table 220 in order to compensate for the power supply voltage AVDD separately dropped by the n source driver ICs.

선택부(280)는 보상전압 발생부(240)로부터 복수의 보상전압(VC0~VCn-1)을 입력받고, 제어부(260)에서 발생되는 선택 데이터(SEL[n-1:0])에 응답하여 상기 입력된 복수의 보상전압(VC0~VCn-1) 중 하나를 선택하여 소오스 드라이어부(220)로 출력한다.The selector 280 receives a plurality of compensation voltages V C0 to V Cn-1 from the compensation voltage generator 240, and selects data SEL [n-1: 0] generated by the controller 260. In response, one of the input compensation voltages V C0 to V Cn−1 is selected and output to the source dryer unit 220.

본 발명의 다른 실시예에 따라 선택부(280)는 전송게이트 또는 가산기를 이용한 멀티플렉서로 구성될 수 있다.According to another embodiment of the present invention, the selector 280 may be configured as a multiplexer using a transmission gate or an adder.

도 7은 본 발명의 다른 실시예에 따른 보상전압 발생부를 나타낸 회로도로서, 도시된 바와 같이, 전원전압(Vs)과 접지(GND)사이에 직렬결합된 복수의 저항(R0~Rn)으로 구성되며, 복수의 저항(R0~Rn)은 전원전압(Vs)을 전압분배하고 복수의 저항(R0~Rn)간에 형성된 노드(Nd0~Ndn-1)를 통해 전압분배된 복수의 보상전압(VC0~VCn-1)을 발생한다.FIG. 7 is a circuit diagram illustrating a compensation voltage generator according to another embodiment of the present invention. As shown in FIG. 7, a plurality of resistors R0 to Rn coupled in series between a power supply voltage Vs and a ground GND are illustrated. The plurality of resistors R0 to Rn divide the voltage of the power supply voltage Vs and the plurality of compensation voltages V C0 to voltage distributed through the nodes Nd0 to Ndn-1 formed between the plurality of resistors R0 to Rn. V Cn-1 ).

도 8은 본 발명의 다른 실시예에 따른 선택부에 적용된 하나의 멀티플렉서 나타낸 회로도로서, 도시된 바와 같이, 제 1상보형 선택신호쌍(A,/A)에 응답하여 보상전압(V1)을 다음단으로 전송하는 제 1전송게이트(TG1)와, 제 1상보형 선택신호쌍(A,/A)에 응답하여 보상전압(V2)을 다음단으로 전송하는 제 2전송게이트(TG2)와, 제 1상보형 선택신호쌍(A,/A)에 응답하여 보상전압(V3)을 다음단으로 전송하는 제 3전송게이트(TG3)와, 제 1상보형 선택신호쌍(A,/A)에 응답하여 보상전압(V4)을 다음단으로 전송하는 제 4전송게이트(TG4)와, 제 2상보형 신호쌍(B,/B)에 응답하여 제 1전송게이트(TG1)의 출력신호를 다음단으로 전송하는 제 5전송게이트(TG5)와, 제 2상보형 선택신호쌍(B,/B)에 응답하여 제 2전송게이트(TG2)의 출력신호를 다음단으로 전송하는 제 6전송게이트(TG6)와, 제 2상보형 선택신호쌍(B,/B)에 응답하여 제 3전송게이트(TG3)의 출력신호를 다음단으로 전송하는 제 7전송게이트(TG7)와, 제 2상보형 선택신호쌍(B,/B)에 응답하여 제 4전송게이트(TG4)의 출력신호를 다음단으로 전송하는 제 8전송게이트(TG8)로 구성된다.FIG. 8 is a circuit diagram illustrating one multiplexer applied to a selector according to another exemplary embodiment of the present invention. As shown in FIG. 8, the compensation voltage V1 is applied in response to the first complementary select signal pairs A and / A. A first transmission gate TG1 for transmitting to the next stage, a second transmission gate TG2 for transmitting the compensation voltage V2 to the next stage in response to the first complementary selection signal pairs A and / A, and In response to the first complementary selection signal pairs A and / A, the third transmission gate TG3 transmits the compensation voltage V3 to the next stage, and responds to the first complementary selection signal pairs A and / A. The output signal of the first transfer gate TG1 to the next stage in response to the fourth transfer gate TG4 for transmitting the compensation voltage V4 to the next stage and the second complementary signal pair B, / B. The sixth transmission gate TG6 which transmits the output signal of the second transmission gate TG2 to the next stage in response to the fifth transmission gate TG5 to be transmitted and the second complementary selection signal pairs B and / B. Wow, second compliment A seventh transmission gate TG7 for transmitting the output signal of the third transmission gate TG3 to the next stage in response to the selection signal pairs B and / B and a second complementary selection signal pair B and / B; In response thereto, the eighth transmission gate TG8 transmits the output signal of the fourth transmission gate TG4 to the next stage.

이와 같은 구성을 갖는 멀티플렉서(282)는 제 1상보형 선택신호(A)와 제 2상보형 선택신호(B)가 00일 때 보상전압(V2)를 선택하여 출력하고, 제 1상보형 선택신호(A)와 제 2상보형 선택신호(B)가 01일 때 보상전압(V1)을 선택하여 출력하고, 제 1상보형 선택신호(A)와 제 2상보형 선택신호(B)가 10일 때 보상전압(V3)을 선택하여 출력하고, 제 1상보형 선택신호(A)와 제 2상보형 선택신호(B)가 11일 때 보상전압(V4)를 선택하여 출력한다.The multiplexer 282 having the above configuration selects and outputs a compensation voltage V2 when the first complementary selection signal A and the second complementary selection signal B are 00, and the first complementary selection signal. When (A) and the second complementary selection signal B are 01, the compensation voltage V1 is selected and outputted, and the first complementary selection signal A and the second complementary selection signal B are 10 days. The compensation voltage V3 is selected and output, and when the first complementary selection signal A and the second complementary selection signal B are 11, the compensation voltage V4 is selected and output.

한편, 전원전압(AVDD)을 정밀하게 보상하기 위해서는 보다 세밀한 보상전압을 선택하여 출력하는 선택회로가 요구된 바, 본 발명의 다른 실시예에서는 상기 멀티플렉서(282)를 다수개 사용하여 선택부(280)를 구성할 수도 있다. Meanwhile, in order to precisely compensate the power supply voltage AVDD, a selection circuit for selecting and outputting a finer compensation voltage is required. In another embodiment of the present invention, the multiplexer 282 is used to select the selection unit 280. ) Can also be configured.

도 9는 본 발명의 다른 실시예에 따른 선택부에 적용된 다른 멀티플렉서를 나타낸 회로도로서, 도시된 바와 같이, 8개의 보상전압(V1~V4, V1'~V4')을 선택하 여 출력할 수 있도록 두 개의 멀티플렉서(284,286)와, 이 멀티플렉서(284,286)에 의해 선택된 보상전압을 가산하여 출력하는 가산기(288)로 구성된다. 9 is a circuit diagram illustrating another multiplexer applied to a selector according to another exemplary embodiment of the present invention. As shown in FIG. 9, eight compensation voltages V1 to V4 and V1 'to V4' may be selected and output. Two multiplexers 284 and 286 and an adder 288 for adding and outputting a compensation voltage selected by the multiplexers 284 and 286.

도 10은 도 9의 가산기를 나타낸 상세 회로도로서, 도시된 바와 같이, 입력저항(R1,R2)과 피드백저항(Rf)을 갖는 연산증폭기(288a)로 구성된다. 이와 같은 가산기는 주지된 기술이므로, 이하 그 상세한 설명은 생략하기로 한다.FIG. 10 is a detailed circuit diagram illustrating the adder of FIG. 9 and includes an operational amplifier 288a having input resistors R1 and R2 and a feedback resistor Rf, as shown. Since such an adder is a well-known technique, its detailed description will be omitted below.

상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다While specific embodiments of the present invention have been described and illustrated above, it will be apparent that the present invention may be modified and practiced by those skilled in the art. Such modified embodiments should not be understood individually from the technical spirit or the prospect of the present invention, but should fall within the claims appended to the present invention.

이상에서와 같이, 본 발명은 배선저항에 의한 전원전압의 강하를 보상하여 소오스 드라이버 IC마다 동일한 레벨의 전원전압을 공급함으로써, 블록현상의 발생을 방지할 수 있는 효과가 있다.


As described above, the present invention has the effect of compensating for the drop in the power supply voltage due to the wiring resistance and supplying the same power supply voltage for each source driver IC, thereby preventing the occurrence of block phenomenon.


Claims (8)

칩 온 글래스 타입 액정표시장치의 전원전압을 보상하는 회로에 있어서,A circuit for compensating for a power supply voltage of a chip on glass type liquid crystal display device, 복수의 소오스 드라이버 집적회로를 포함하며, 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 순서정보 데이터를 발생하는 소오스 드라이버부;A source driver unit including a plurality of source driver integrated circuits and generating a plurality of sequence information data corresponding to an arrangement order of the plurality of source driver integrated circuits; 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 보상 데이터를 저장하는 룩업테이블;A lookup table that stores compensation data corresponding to an arrangement order of the plurality of source driver integrated circuits; 상기 복수의 순서정보 데이터와 복수의 소오스 드라이버 집적회로의 식별데이터를 입력받아 비교하고, 그 결과로 일치하는 경우 상기 복수의 순서정보 데이터를 기초로 상기 룩업테이블을 참조하여 해당하는 보상 데이터를 발생하는 제어부; 및Receiving and comparing the plurality of order information data and identification data of the plurality of source driver integrated circuits, and if the result matches, the corresponding compensation data is generated by referring to the lookup table based on the plurality of order information data. Control unit; And 상기 제어부에서 발생되는 보상 데이터에 따라 전류구동량을 조절하여 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 보상전압을 발생하는 보상전압 발생부를 구비하는 것을 특징으로 하는 전압보상회로.And a compensation voltage generator configured to generate a compensation voltage corresponding to the arrangement order of the plurality of source driver integrated circuits by adjusting a current driving amount according to the compensation data generated by the controller. 제 1 항에 있어서,The method of claim 1, 상기 복수의 소오스 드라이버 집적회로는 제 1전압레벨을 갖는 제 1전원공급라인과 제 2전압레벨을 갖는 제 2전원공급라인에 결합되며, 상기 제 1전원공급라인과 상기 제 2전압공급라인의 전압레벨 차를 기초하여 상기 복수의 순서정보 데이터 를 발생하는 것을 특징으로 하는 전압보상회로. The plurality of source driver integrated circuits are coupled to a first power supply line having a first voltage level and a second power supply line having a second voltage level, and wherein voltages of the first power supply line and the second voltage supply line are provided. And generating the plurality of sequence information data based on the level difference. 제 1 항에 있어서,The method of claim 1, 상기 보상전압 발생부는 소정 레벨의 전원공급단과 공통노드사이에 병렬로 결합되며 상기 보상데이터에 따라 상기 전원공급단에서 상기 공통노드로 전류통로를 형성하는 복수의 전계효과 트랜지스터와, 상기 공통노드를 통해 출력되는 전류를 전압으로 변환하여 출력하는 전류-전압 컨버터로 구성되는 것을 특징으로 하는 전압보상회로.The compensation voltage generator is coupled in parallel between a power supply terminal and a common node of a predetermined level, and a plurality of field effect transistors forming a current path from the power supply terminal to the common node according to the compensation data, and through the common node. Voltage compensating circuit comprising a current-voltage converter for converting the output current to a voltage for output. 제 3 항에 있어서,The method of claim 3, wherein 상기 복수의 전계효과 트랜지스터는 전원전압을 공급하는 신호전송라인의 저항치와 상기 전원전압의 전류치에 따라 구동전류량이 조절되는 것을 특징으로 하는 전압보상회로.The plurality of field effect transistors voltage compensation circuit, characterized in that the drive current amount is adjusted according to the resistance value of the signal transmission line for supplying a power supply voltage and the current value of the power supply voltage. 칩 온 글래스 타입 액정표시장치의 전원전압을 보상하는 회로에 있어서,A circuit for compensating for a power supply voltage of a chip on glass type liquid crystal display device, 복수의 소오스 드라이버 집적회로를 포함하며, 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 순서정보 데이터를 발생하는 소오스 드라이버부;A source driver unit including a plurality of source driver integrated circuits and generating a plurality of sequence information data corresponding to an arrangement order of the plurality of source driver integrated circuits; 상기 복수의 소오스 드라이버 집적회로의 배열 순서에 대응하는 복수의 선택 데이터를 저장하는 룩업테이블;A lookup table for storing a plurality of selection data corresponding to an arrangement order of the plurality of source driver integrated circuits; 복수의 보상전압을 발생하는 보상전압 발생부;A compensation voltage generator for generating a plurality of compensation voltages; 상기 복수의 순서정보 데이터와 복수의 소오스 드라이버 집적회로의 식별데이터를 입력받아 비교하고, 그 결과로 일치하는 경우 상기 복수의 순서정보 데이터를 기초로 상기 룩업테이블을 참조하여 해당하는 선택 데이터를 발생하는 제어부; 및Receiving and comparing the plurality of order information data and identification data of a plurality of source driver integrated circuits, and if the result matches, the corresponding selection data is generated by referring to the lookup table based on the plurality of order information data. Control unit; And 상기 복수의 보상전압을 입력받고, 상기 제어부에서 발생되는 선택 데이터에 응답하여 상기 입력된 복수의 보상전압 중 하나를 선택하여 출력하는 선택부를 구비하는 것을 특징으로 하는 전압보상회로.And a selection unit configured to receive the plurality of compensation voltages and select and output one of the input plurality of compensation voltages in response to selection data generated by the controller. 제 5 항에 있어서,The method of claim 5, 상기 복수의 소오스 드라이버 집적회로는 제 1전압레벨을 갖는 제 1전원공급라인과 제 2전압레벨을 갖는 제 2전원공급라인에 결합되며, 상기 제 1전원공급라인과 상기 제 2전압공급라인의 전압레벨 차를 기초하여 상기 복수의 순서정보 데이터를 발생하는 것을 특징으로 하는 전압보상회로. The plurality of source driver integrated circuits are coupled to a first power supply line having a first voltage level and a second power supply line having a second voltage level, and wherein voltages of the first power supply line and the second voltage supply line are provided. And a plurality of sequence information data are generated based on the level difference. 제 5 항에 있어서,The method of claim 5, 상기 보상전압 발생부는 전원전압과 접지사이에 직렬결합된 복수의 저항으로 구성되며, 상기 복수의 저항간에 형성된 노드를 통해 전압분배된 복수의 보상전압을 발생하는 것을 특징으로 하는 전압보상회로.And the compensation voltage generator comprises a plurality of resistors coupled in series between a power supply voltage and a ground, and generates a plurality of voltages divided by a node formed between the plurality of resistors. 제 5 항에 있어서, The method of claim 5, 상기 선택부는 상기 제어부에서 발생되는 선택 데이터에 응답하여 상기 입력된 복수의 보상전압 중 하나를 선택하여 출력하는 멀티플렉서로 구성되는 것을 특징으로 하는 전압보상회로.And the selector comprises a multiplexer configured to select and output one of the input compensation voltages in response to selection data generated by the controller.
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