KR100668735B1 - Method for Manufacturing Semiconductor Device - Google Patents

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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

본 발명은 (1) 셀 트랜지스터, 비트라인이 형성된 구조의 상부전면에 산화막을 증착하고, 그 산화막에 콘택홀을 형성하여 셀트랜지스터와 커패시터가 접하는 드레인을 노출시키는 단계와; (2) 상기 단계 (1)의 결과물 상에 Ta2O5막을 증착하고 건식식각하여 스토리지 노드 콘택 측벽을 형성하는 단계와; (3) 상기 단계 (2)의 결과물 전면에 폴리실리콘을 증착하고 평탄화하여 스토리지 노드 콘택을 형성하는 단계를 포함하여 구성되는 반도체 소자의 제조방법에 관한 것이다.
The present invention includes the steps of: (1) depositing an oxide film on the upper surface of a cell transistor and a bit line structure, and forming a contact hole in the oxide film to expose a drain contacting the cell transistor and the capacitor; (2) depositing and dry etching a Ta 2 O 5 film on the result of step (1) to form a storage node contact sidewall; And (3) depositing and planarizing polysilicon on the entire surface of the product of step (2) to form a storage node contact.

반도체 소자, 스토리지 노드 콘택Semiconductor Devices, Storage Node Contacts

Description

반도체 소자의 제조방법{Method for Manufacturing Semiconductor Device} Method for Manufacturing Semiconductor Device {Method for Manufacturing Semiconductor Device}             

도 1은 일반적인 스토리지 노드 콘택의 평면도이다.1 is a plan view of a typical storage node contact.

도 2는 면적이 증가된 종래 스토리지 노드 콘택의 평면도이다.2 is a plan view of a conventional storage node contact with increased area.

도 3은 지그재그로 배열된 종래 스토리지 노드 콘택의 평면도이다.3 is a top view of a conventional storage node contact in a zigzag arrangement.

도 4는 도 3의 단면도이다.4 is a cross-sectional view of FIG. 3.

도 5는 종래 질화막 스토리지 노드 콘택 측벽을 적용한 경우, 식각방지막의 패터닝 과정에서 그 측벽도 식각된 상태의 전자현미경 사진이다.FIG. 5 is an electron micrograph of a conventional nitride storage node contact sidewall in which a sidewall is also etched during a patterning process of an etch barrier layer.

도 6a 내지 도 6i는 본 발명에 따르는 반도체 소자의 제조공정 수순 단면도이다.6A to 6I are cross-sectional views illustrating a process of manufacturing a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

61:비트라인 62:산화막61: bit line 62: oxide film

63:Ta2O5박막 64:Ta2O5측벽63: Ta 2 O 5 thin film 64: Ta 2 O 5 sidewalls

65:스토리지 노드 콘택 66:식각방지막65: storage node contact 66: etch barrier

67:산화막 68:하드 마스크층67: oxide film 68: hard mask layer

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속-유전체-금속 구조 커패시터의 스토리지 노드 콘택 스페이서 제조방법에 관한 것이다.
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a storage node contact spacer of a metal-dielectric-metal structure capacitor.

일반적으로 커패시터의 커패시턴스 증가를 위하여 스토리지 노드의 면적을 증가시키고 있으나, 반도체 소자의 집적도가 심화되면서 스토리지 노드 콘택 형성을 위한 콘택홀의 크기는 줄어들고 있다.In general, an area of a storage node is increased to increase a capacitance of a capacitor. However, as the integration of semiconductor devices increases, the size of a contact hole for forming a storage node contact decreases.

도 1은 종래 일반적인 형태의 스토리지 노드의 평면도로서, 이에 도시한 바와 같이 두 비트라인(bit line)의 사이에 스토리지 노드 콘택(SN)이 위치하는 형상을 가지고 있다.FIG. 1 is a plan view of a storage node of a conventional general type, and has a shape in which a storage node contact SN is positioned between two bit lines.

도 2는 상기 스토리지 노드 콘택의 면적을 증가시킨 것을 나타낸 것으로서, 이와 같은 구조에서는 브리지가 발생될 수 있다.2 illustrates an increase in the area of the storage node contact, in which a bridge may be generated.

이와 같은 스토리지 노드 콘택의 면적 증가에 따르는 브리지 발생을 해결하기 위하여 스토리지 노드 콘택의 형상을 지그재그 형태로 형성하는 경우가 있는 바, 도 3의 평면도와 도 4의 단면도는 이러한 구조의 예를 도시한 것이다. 이와 같이 스토리지 노드의 형상을 변경하는 경우 스토리지 노드 간에 충분한 마진을 확보할 수 있다.In order to solve such a bridge occurrence caused by the increase of the area of the storage node contact, the shape of the storage node contact may be formed in a zigzag shape. The plan view of FIG. 3 and the cross-sectional view of FIG. . If you change the shape of the storage node in this way, you can have enough margin between storage nodes.

도 4는 경사진 스토리지 노드 콘택을 가지는 종래 반도체 소자의 단면도이 다. 여기에 도시된 바와 같이, 우선, 반도체 기판 상에 셀 트랜지스터(도면 생략)가 형성된 소정 하부구조물의 상부에 절연층(2)을 증착하고, 그 절연층(2)에 콘택홀을 형성하되 경사지게 형성하며, 콘택홀에 질화막측벽(3)을 형성한다. 그리고, 스토리지 노드 콘택(4)을 형성한 다음, 그 상부전면에 질화막(5)과 산화막(6)을 순차적으로 증착 한 후, 커패시터의 형성영역을 정의 하기 위하여 산화막(6)과 질화막(5)의 일부를 식각하여 상기 스토리지 노드 콘택(4)의 상부를 노출시킨다.4 is a cross-sectional view of a conventional semiconductor device having an inclined storage node contact. As shown here, first, an insulating layer 2 is deposited on an upper portion of a predetermined substructure on which a cell transistor (not shown) is formed on a semiconductor substrate, and a contact hole is formed on the insulating layer 2, but is inclined. The nitride film side wall 3 is formed in the contact hole. After the storage node contact 4 is formed, the nitride film 5 and the oxide film 6 are sequentially deposited on the upper surface of the storage node contact 4, and then the oxide film 6 and the nitride film 5 are defined to define a capacitor formation region. A portion of the portion is etched to expose the top of the storage node contact 4.

그런데, 상기 질화막(5)의 식각과정에서 상기 질화막측벽(3) 또한 식각될 수 있어 틈새(crevasse)가 형성된다. 이와 같은 틈새가 발생하게 되면, 폴리실리콘을 하부전극으로 사용하는 커패시터의 경우 스텝커버리지 특성이 우수하여 큰 문제가 되지 않을 수 있으나, 금속을 전극으로 사용하는 커패시터의 경우에는 금속이 매립되지 않아 누설전류가 증가하는 원인이 된다.However, in the etching process of the nitride film 5, the nitride film side wall 3 may also be etched to form a crevasse. When such a gap occurs, a capacitor using polysilicon as a lower electrode may not have a large problem because of excellent step coverage characteristics, but a capacitor using a metal as an electrode may not be buried in the leakage current. Causes an increase.

도 5는 상기와 같은 문제가 발생한 커패시터 노드 콘택 부분의 전자현미경 사진으로서, 커패시터의 유전체가 틈새부분에도 형성되어 그 부분에서 전계가 집중되어 누설전류가 증가되는 원인이 된다.
FIG. 5 is an electron micrograph of a capacitor node contact portion in which the above-mentioned problem occurs. The dielectric of the capacitor is formed in the gap portion, and the electric field is concentrated at the portion, causing leakage current to increase.

상기와 같은 문제점을 감안한 본 발명은 식각방지막으로 사용하는 질화막을 식각하는 과정에서도 식각이 되지 않는 스토리지 노드 콘택 측벽을 이용하여 틈새의 발생을 방지함으로써, 누설전류를 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
In view of the above problems, the present invention provides a method of manufacturing a semiconductor device capable of reducing the leakage current by preventing the occurrence of a gap by using the sidewalls of the storage node which are not etched even during the etching of the nitride film used as the etch stop layer. The purpose is to provide.

상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 셀 트랜지스터, 비트라인이 형성된 구조의 상부전면에 산화막을 증착하고, 그 산화막에 콘택홀을 형성하여 셀트랜지스터와 커패시터가 접하는 드레인을 노출시키는 단계와; (2) 상기 단계 (1)의 결과물 상에 Ta2O5막을 증착하고 건식식각하여 스토리지 노드 콘택 측벽을 형성하는 단계와; (3) 상기 단계 (2)의 결과물 전면에 폴리실리콘을 증착하고 평탄화하여 스토리지 노드 콘택을 형성하는 단계를 포함하여 구성되는 반도체 소자의 제조방법을 제공한다.In order to achieve the above technical problem, the present invention (1) the step of depositing an oxide film on the upper surface of the cell transistor, the bit line formed structure, and forming a contact hole in the oxide film to expose the drain contacting the cell transistor and the capacitor Wow; (2) depositing and dry etching a Ta 2 O 5 film on the result of step (1) to form a storage node contact sidewall; (3) forming a storage node contact by depositing and planarizing polysilicon on the entire surface of the resultant of step (2).

본 발명에서, 상기 단계 (3)의 결과물 전면에 식각방지막과 산화막을 증착하고, 그 산화막과 식각방지막의 일부를 식각하여 상기 스토리지 노드 콘택을 노출시키는 단계를 더 포함하는 것이 바람직하다.In the present invention, it is preferable to further include the step of depositing an etch stop layer and an oxide film on the entire surface of the result of the step (3), and etching the portion of the oxide and etch stop layer to expose the storage node contact.

본 발명에서, 상기 Ta2O5막은 Ta를 포함하는 소스가스와 반응가스인 과잉 산소가스를 10 내지 1000sccm 범위 내의 유량으로 각각 정량, 공급하여 LPCVD법으로 증착하는 것이 바람직하다.In the present invention, the Ta 2 O 5 film is preferably deposited by LPCVD method by quantitatively supplying a source gas containing Ta and excess oxygen gas as a reaction gas at a flow rate within a range of 10 to 1000 sccm.

본 발명에서, 상기 Ta2O5막은 Ta 소스 공급, 정화, O3소스 공급, 정화를 1사이클로 하는 원자층 증착법으로 증착하는 것이 바람직하다.
In the present invention, the Ta 2 O 5 film is preferably deposited by an atomic layer deposition method using Ta source supply, purification, O 3 source supply, and purification as one cycle.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited to these examples.

상기와 같이 구성되는 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings, the present invention configured as described above are as follows.

도 6a 내지 도 6i는 본 발명에 의한 일실시예에 따르는 반도체 소자의 제조공정 수순 단면도이다. 이에 도시한 바와 같이, 본 실시예에서는, 우선 셀트랜지스터(도면 생략), 비트라인(61)이 형성된 구조의 상부전면에 산화막(62)을 증착하고, 그 산화막(62)에 콘택홀을 형성하여 셀 트렌지스터의 드레인을 노출시킨다(도 6a). 그리고, 상기 구조의 상부전면에 Ta2O5박막(63)을 증착하고(도 6b), 상기 Ta2O5박막(63)을 건식식각하여 상기 콘택홀내에 Ta2O5측벽(64)을 형성하며(도 6c), 상기 구조의 상부전면에 폴리실리콘을 증착하고 이를 평탄화하여 상기 Ta2O5측벽(64)의 중앙에 위치하는 스토리지 노드 콘택(65)을 형성한다(도 6d). 이어서, 상기 구조의 상부전면에 질화막인 식각방지막(66)을 증착하고(도 6e), 상기 식각방지막(66)의 상부전면에 산화막(67)을 증착하며, 그 산화막(67) 상에 하드 마스크층(68)을 증착한다(도 6f). 그런 다음, 포토레지스트(PR) 패턴을 이용하여 상기 하드 마스크층(68)을 패터닝하고(도 6g), 상기 패터닝된 하드 마스크층(68)을 식각마스크로 사용하는 식각공정으로 산화막(67)을 식각하며(도 6h), 상기 산화막(67)의 식각으로 노출되는 식각방지막(66)을 식각하여 그 하부의 스토리지 노드 콘택(65)을 노출시킨다(도 6i).6A to 6I are cross-sectional views illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention. As shown in the drawing, in the present embodiment, an oxide film 62 is first deposited on the upper surface of a structure in which a cell transistor (not shown) and a bit line 61 are formed, and a contact hole is formed in the oxide film 62. The drain of the cell transistor is exposed (FIG. 6A). Then, a Ta 2 O 5 thin film 63 is deposited on the upper surface of the structure (FIG. 6B), and the Ta 2 O 5 thin film 63 is dry etched to form a Ta 2 O 5 sidewall 64 in the contact hole. 6C, polysilicon is deposited on the top surface of the structure and planarized to form a storage node contact 65 located at the center of the Ta 2 O 5 sidewall 64 (FIG. 6D). Subsequently, an etch stop film 66, which is a nitride film, is deposited on the top surface of the structure (FIG. 6E), and an oxide film 67 is deposited on the top surface of the etch stop film 66, and a hard mask is formed on the oxide film 67. Layer 68 is deposited (FIG. 6F). Then, the hard mask layer 68 is patterned using a photoresist (PR) pattern (FIG. 6g), and the oxide film 67 is formed by an etching process using the patterned hard mask layer 68 as an etching mask. Etching (FIG. 6H), the anti-etching film 66 exposed by the etching of the oxide film 67 is etched to expose the storage node contact 65 below (FIG. 6I).

이하, 상기와 같이 구성되는 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention configured as described above in more detail.

먼저, 도 6a에 도시한 바와 같이 기판에 셀 트랜지스터를 형성하고, 그 셀 트랜지스터의 공통 소스에 접속되는 비트라인(61)을 형성한 후, 그 구조의 상부전면에 산화막(62)을 증착한다.First, as shown in Fig. 6A, a cell transistor is formed on a substrate, a bit line 61 connected to a common source of the cell transistor is formed, and then an oxide film 62 is deposited on the upper surface of the structure.

그 다음, 사진식각공정을 통해 상기 산화막(62)의 일부에 콘택홀을 형성한다.Next, a contact hole is formed in a portion of the oxide layer 62 through a photolithography process.

이어서, 도 6b에 도시한 바와 같이 상기 구조의 상부전면에 Ta2O5박막(63)을 증착한다. 이 때, 증착은 300 내지 600℃, 5Torr 이하의 압력을 이용하는 LPCVD법으로 증착할 수 있으며, 원자층 증착법이나 플라즈마 원자층 증착법을 사용하여 증착할 수 있다.Subsequently, a Ta 2 O 5 thin film 63 is deposited on the upper surface of the structure as shown in FIG. 6B. At this time, the deposition can be deposited by the LPCVD method using a pressure of 300 to 600 ℃, 5Torr or less, and can be deposited using an atomic layer deposition method or a plasma atomic layer deposition method.

상기 Ta2O5박막(63)은 Ta를 포함하는 소스가스와 반응가스인 과잉 산소가스를 10 내지 1000sccm 범위 내의 유량으로 각각 정량하여 공급하여 LPCVD법으로 증착할 수 있다.The Ta 2 O 5 thin film 63 may be deposited by LPCVD method by quantitatively supplying a source gas containing Ta and excess oxygen gas as a reaction gas at a flow rate within a range of 10 to 1000 sccm.

또한, Ta 소스 공급, 정화, O3소스 공급, 정화를 1사이클로 하는 원자층 증착법으로 증착하거나, 효율성이 높은 플라즈마를 여기하는 플라즈마 원자층 증착법으로 증착한다.In addition, vapor deposition is carried out by an atomic layer vapor deposition method using one cycle of Ta source supply, purification, O 3 source supply, and purification, or vapor deposition by a plasma atomic layer deposition method of exciting plasma with high efficiency.

그 다음, 도 6c에 도시한 바와 같이 상기 Ta2O5박막(63)을 건식식각하여 상기 콘택홀 내에 Ta2O5측벽(64)을 형성한다. Next, as shown in FIG. 6C, the Ta 2 O 5 thin film 63 is dry etched to form Ta 2 O 5 sidewalls 64 in the contact hole.

상기 Ta2O5측벽(64)은 이후에 형성하는 질화막인 식각방지막(66)의 식각과정에서도 식각되지 않는다.The Ta 2 O 5 sidewall 64 is not etched even during the etching process of the etch stop layer 66, which is a nitride layer formed thereafter.

다음으로, 도 6d에 도시한 바와 같이 상기 구조의 상부전면에 폴리실리콘을 증착하고 이를 평탄화하여 상기 Ta2O5측벽(64)의 중앙에 위치하는 스토리지 노드 콘택(65)을 형성한다.Next, as illustrated in FIG. 6D, polysilicon is deposited on the top surface of the structure and planarized to form a storage node contact 65 positioned at the center of the Ta 2 O 5 sidewall 64.

이어서, 도 6e에 도시한 바와 같이 상기 구조의 상부전면에 질화막인 식각방지막(66)을 증착한다.Subsequently, as shown in FIG. 6E, an etch stop film 66, which is a nitride film, is deposited on the upper surface of the structure.

그 다음, 도 6f에 도시한 바와 같이 상기 식각방지막(66)의 상부전면에 산화막(67)을 증착하고, 그 산화막(67) 상에 하드 마스크층(68)을 증착한다.Next, as shown in FIG. 6F, an oxide film 67 is deposited on the upper surface of the etch stop film 66, and a hard mask layer 68 is deposited on the oxide film 67.

이후, 도 6g에 도시한 바와 같이 포토레지스트(PR) 패턴을 이용하여 상기 하드 마스크층(68)을 패터닝한다.Thereafter, as illustrated in FIG. 6G, the hard mask layer 68 is patterned by using a photoresist (PR) pattern.

다음으로, 도 6h에 도시한 바와 같이 상기 패터닝된 하드 마스크층(68)을 식각마스크로 사용하는 식각공정으로 산화막(67)을 식각하여 그 하부의 식각방지막(66)을 노출시킨다.Next, as illustrated in FIG. 6H, the oxide layer 67 is etched by an etching process using the patterned hard mask layer 68 as an etching mask to expose the lower etch stop layer 66.

그런 다음, 도 6i에 도시한 바와 같이 상기 산화막(67)의 식각으로 노출되는 식각방지막(66)을 식각하여 그 하부의 스토리지 노드 콘택(65)을 노출시킨다.Then, as shown in FIG. 6I, the etch stop layer 66 exposed by the etching of the oxide layer 67 is etched to expose the storage node contact 65 below.

이와 같이, 질화막인 식각방지막(66)을 식각하는 경우에도 상기 Ta2O5측벽(64)은 식각되지 않기 때문에 종래와 같은 틈새가 발생되는 것을 방지할 수 있게 된다. As described above, even when the etching prevention film 66, which is a nitride film, is etched, since the Ta 2 O 5 sidewall 64 is not etched, it is possible to prevent the occurrence of a gap as in the prior art.

이 후의 공정에서는 커패시터 하부전극, 유전막, 커패시터 상부전극을 형성하게 된다.
In the subsequent process, the capacitor lower electrode, the dielectric film, and the capacitor upper electrode are formed.

상기한 바와 같이 본 발명은 질화막에 대하여 선택적 식각이 가능한 Ta2O5를 스토리지 노드 콘택의 측벽으로 사용함으로써, 스토리지 노드 콘택 상의 질화막인 식각방지막을 식각하는 과정에서 스토리지 노드 콘택의 측벽이 식각되는 것을 방지하여 반도체 소자의 특성 열화를 방지하고, 수율을 높일 수 있는 효과가 있다.As described above, according to the present invention, the sidewall of the storage node contact is etched in the process of etching the anti-etching layer, which is a nitride film on the storage node contact, by using Ta 2 O 5 , which can selectively etch the nitride film, as the sidewall of the storage node contact. It is possible to prevent the deterioration of characteristics of the semiconductor device and to increase the yield.

Claims (4)

(1) 셀 트랜지스터, 비트라인이 형성된 구조의 상부전면에 산화막을 증착하고, 그 산화막에 콘택홀을 형성하여 셀트랜지스터와 커패시터가 접하는 드레인을 노출시키는 단계와;(1) depositing an oxide film on the upper surface of the structure in which the cell transistor and the bit line are formed, and forming a contact hole in the oxide film to expose a drain contacting the cell transistor and the capacitor; (2) 상기 단계 (1)의 결과물 상에 Ta2O5막을 증착하고 건식식각하여 스토리지 노드 콘택 측벽을 형성하는 단계와; (2) depositing and dry etching a Ta 2 O 5 film on the result of step (1) to form a storage node contact sidewall; (3) 상기 단계 (2)의 결과물 전면에 폴리실리콘을 증착하고 평탄화하여 스토리지 노드 콘택을 형성하는 단계를 포함하여 구성되는 반도체 소자의 제조방법.And (3) depositing and planarizing polysilicon on the entire surface of the product of step (2) to form a storage node contact. 제 1 항에 있어서,The method of claim 1, 상기 단계 (3)의 결과물 전면에 식각방지막과 산화막을 증착하고, 그 산화막과 식각방지막의 일부를 식각하여 상기 스토리지 노드 콘택을 노출시키는 단계를 더 포함하는 반도체 소자의 제조방법.And depositing an etch stop layer and an oxide layer on the entire surface of the resultant of step (3), and etching the portion of the oxide layer and the etch stop layer to expose the storage node contact. 제 1항에 있어서, The method of claim 1, 상기 Ta2O5막은 Ta를 포함하는 소스가스와 반응가스인 과잉 산소가스를 10 내지 1000sccm 범위 내의 유량으로 각각 정량, 공급하여 LPCVD법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.The Ta 2 O 5 film is a method for manufacturing a semiconductor device, characterized in that the source gas containing Ta and the excess oxygen gas which is a reaction gas, quantitatively and supplied at a flow rate within the range of 10 to 1000sccm and deposited by LPCVD method. 제 1항에 있어서, The method of claim 1, 상기 Ta2O5막은 Ta 소스 공급, 정화, O3소스 공급, 정화를 1사이클로 하는 원자층 증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.The Ta 2 O 5 film is a semiconductor device manufacturing method characterized in that the deposition by atomic layer deposition method of supplying, purifying, O 3 source supply, purification of Ta source.
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