KR100667089B1 - 유기전계발광표시장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 유기전계발광표시장치의 명점을 저항체를 이용하여 리페어하는 것으로, 기판; 상기 기판 상에 위치하는 제 1 전극 및 상기 제 1 전극과 연결되는 제 1 저항체; 상기 제 1 전극 상에 위치하며, 적어도 유기발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극; 을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
유기전계발광표시장치, 저항체, 레이저

Description

유기전계발광표시장치 및 그의 제조방법{Organic Light Emitting Display Device and Fabrication Method thereof}
도 1 은 본 발명의 제 1 실시예의 의한 유기전계발광표시장치를 리페어 한 후의 회로도.
도 2 는 본 발명의 제 1 실시예의 의한 유기전계발광표시장치의 평면도.
도 3a는 본 발명의 제 1 실시예의 의한 유기전계발광표시장치의 단면도.
도 3b는 본 발명의 제 1 실시예의 의한 유기전계발광표시장치를 리페어 한 후의 단면도.
도 4 는 본 발명의 제 2 실시예의 의한 유기전계발광표시장치의 평면도.
도 5a 는 본 발명의 제 2 실시예의 의한 유기전계발광표시장치의 단면도.
도 5b는 본 발명의 제 2 실시예의 의한 유기전계발광표시장치를 리페어 한 후의 단면도.
본 발명은 유기전계발광표시장치의 명점을 리페어에 대한 것으로, 더욱 자세하게는 명점이 발생할 때 유기전계발광소자의 제 2 전극에 레이저를 조사하여 제 1 전극에 연결되어 있는 저항체에 병렬 연결하여 전류의 흐름을 조절함으로써 명점을 수리하는 것이다.
일반적으로, 유기전계발광소자는 ITO와 같은 투명전극인 양극(anode)과 일함수가 낮은 금속(Ca, Li, Al등)을 사용한 음극(cathode) 사이에 유기박막층이 있는 구조로 구성된다. 이러한 유기전계발광소자에 순방향의 전압을 인가하면, 양극과 음극에서 각각 정공(hole)과 전자(electron)는 결합하여 엑시톤(exciton)을 형성하고, 엑시톤이 발광 재결합하여 전기 발광 현상을 일으킨다.
그러나 종래의 유기전계발광소자는 각 단위 픽셀당 하나의 제 1 전극과 공통 제 2 전극이 배치되는데 공정 중에 제 1 전극과 제 2 전극 사이의 절연막에 미세먼지가 존재하여 제 1 전극과 상기 제 2 전극이 미세먼지로 인하여 단락된다. 이와 같은 제 1 전극과 제 2 전극간의 단락에 의해 제 1 전극과 캐소드 전압이 인가되어 데이터신호에 따른 구동 트랜지스터의 전류가 유기발광층으로 흘러 소정의 색상을 발광하는 것이 아니라 단락된 제 2 전극으로 흘러 소정의 색상을 발광하지 않게 되어 암점이 나타나는 픽셀 불량이 발생하게 된다는 문제점이 있다. 이러한 문제점은 두께가 얇은 유기막으로 형성된 유기전계발광소자의 경우 미세먼지 등에 의하여 제 1 전극과 제 2 전극간의 단락에 의한 암점이 더 많아지게 된다.
이러한 암점 불량의 경우 이를 리페어하는 방법은 많은 공지 기술에 의하여 제공되고 있다.
또한 유기전계발광소자에 제 1 전극 및 제 2 전극이 증착되어 형성될 때 불균일하게 증착될 수 있다. 얇게 증착된 영역에 저항이 감소하여 과도하게 많은 전 류가 유기전계발광소자에 주입되어 정상 픽셀보다 과도하게 밝은 명점이 나타나는 유기전계발광소자의 불량이 발생하는 문제점이 생긴다.
따라서 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 저항체를 제 1 전극과 연결하고 명점 발생시 레이저를 이용해 저항체를 제 2 전극과 연결하여 전류의 흐름을 분산함으로써, 유기전계 발광표시장치의 명점을 완화 또는 정상 픽셀로 만들어 줄 수 있는 유기전계 발광표시장치 및 그 제조방법을 제공함에 목적이 있다.
본 발명의 상기 기술적 과제를 이루기 위하여, 기판; 상기 기판 상에 위치하는 제 1 전극 및 상기 제 1 전극과 연결되는 제 1 저항체; 상기 제 1 전극 상에 위치하며, 적어도 유기발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극; 을 포함하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
또한 본 발명의 상기 기술적 과제를 해결하기 위하여, 기판; 상기 기판 상에 위치하는 반도체층 및 저항체; 상기 반도체층 및 저항체 상에 위치하는 게이트 절연막; 상기 반도체층과 대응되는 영역의 게이트 절연막 상에 위치하는 게이트 전극; 상기 기판 전면에 걸쳐 상기 게이트 전극 상부에 형성되는 층간절연막; 상기 층간절연막에 형성되며, 상기 소오스/드레인 영역을 노출시키는 제 1 콘택홀 및 상기 저항체를 노출시키는 제 2 콘택홀; 상기 층간절연막 상에 위치하고, 상기 제 1 콘택홀에 의해 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극; 상기 층 간절연막 상에 위치하고, 상기 제 2 콘택홀에 의해 상기 저항체와 연결되는 소오스/드레인 전극물질; 상기 소오스/드레인 전극 및 상기 소오스/드레인 전극물질 상에 위치하고, 상기 소오스 또는 드레인 전극을 노출시키는 제 1 비어홀 및 상기 소오스 또는 드레인 전극물질을 노출시키는 제 2 비어홀을 포함하는 평탄화막; 상기 평탄화막 상에 위치하고, 상기 제 1 및 제 2 비어홀을 통하여 상기 소오스 또는 드레인 전극 및 상기 소오스 또는 드레인 전극물질과 연결되는 제 1 전극; 상기 제 1 전극 상에 위치하고, 적어도 유기발광층을 포함하는 유기막층; 상기 유기막층 상에 형성된 제 2 전극; 을 포함하는 유기전계발광표시장치를 제공한다.
또한, 본 발명은 상기 기술적 과제를 해결하기 위하여, 기판을 제공하는 단계; 상기 기판 상에 제 1 전극을 형성하는 단계; 상기 제 1 전극과 연결되는 제 1 저항체를 형성하는 단계; 상기 제 1 전극 상에 적어도 유기발광층을 포함하는 유기막층을 형성하는 단계; 및 상기 유기막층 상에 제 2 전극을 형성하는 단계; 를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법을 제공한다.
또한, 본 발명의 상기 기술적 과제를 해결하기 위하여, 기판을 제공하는 단계; 상기 기판 상에 반도체층 및 저항체를 형성하는 단계; 상기 기판 전면에 걸쳐 상기 반도체층 및 상기 저항체 상부에 게이트 절연막을 형성하는 단계; 상기 반도체층과 대응되는 영역의 게이트 절연막 상에 게이트전극을 형성하는 단계; 상기 기판 전면에 걸쳐 상기 게이트 전극 상부에 층간절연막을 형성하는 단계; 상기 층간절연막에 상기 소오스/드레인 영역을 노출시키는 제 1 콘택홀 및 상기 저항체를 노출시키는 제 2 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 통하여 상기 소오스/ 드레인 영역과 연결되도록 소오스/드레인 전극 및 상기 제 2 콘택홀을 통하여 상기 저항체와 연결되도록 소오스/드레인 전극물질을 형성하는 단계; 상기 기판 전면에 걸쳐 상기 소오스/드레인 전극 및 상기 소오스/드레인 전극물질 상부에 위치하고, 상기 소오스 또는 드레인 전극을 노출시키는 제 1 비어홀 및 상기 소오스 또는 드레인 전극물질을 노출시키는 제 2 비어홀을 포함하는 평탄화막을 형성하는 단계; 상기 평탄화막 상에 상기 제 1 및 제 2 비어홀을 통하여 상기 소오스 또는 드레인 전극 및 소오스 또는 드레인 전극물질과 연결되도록 제 1 전극을 형성하는 단계; 상기 제 1 전극 상에 적어도 유기발광층을 포함하는 유기막층을 형성하는 단계; 및 상기 유기막층 상에 제 2 전극을 형성하는 단계; 를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다. 첨부된 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예의 의해 리페어 된 유기전계발광표시장치의 회로도이고, 도 2 는 본 발명의 제 1 실시예의 의한 유기전계발광표시장치의 평면도이다.
도 1 및 도 2 를 참조하면, 일방향으로 선택신호를 나타내는 스캔라인(S(n))이 위치하고 상기 스캔라인(S(n))이 절연되어 교차하는 데이터라인(D(m))이 위치한다. 상기 데이터라인(D(m))은 화상신호를 나타내는 데이터 신호를 전달한다.
이어서, 상기 데이터라인(D(m))에 서로 이격되어 공통전원라인(Vdd)이 위치한다. 상기 스캔라인(S(n))과 상기 데이터라인(D(m))이 교차하는 곳에 스위칭 박막트랜지스터(M1)가 위치한다. 상기 스위칭 박막트랜지스터(M1)는 상기 스캔라인(S(n))에 인가된 신호에 따라 상기 데이터라인(D(m))에 인가된 데이터 신호를 스위칭한다.
상기 스위칭 박막트랜지스터(M1)는 구동 박막트랜지스터(M2)의 게이트와 연결되어 상기 구동 박막트랜지스터(M2)의 게이트에 상기 스위칭 된 데이터 신호를 인가한다. 이때, 인가되는 데이터 신호를 일정기간 저장하기 위한 캐패시터(Cst)가 상기 구동 박막트랜지스터(M2)의 게이트와 드레인 사이에 연결되어 위치한다. 상기 캐패시터(Cst)에 저장된 데이터 신호는 상기 스위칭 박막트랜지스터(M1)가 오프된 상태에서도 상기 구동 박막트랜지스터(M2)의 게이트에 일정한 데이터 신호를 인가할 수 있게 한다. 상기 구동 박막트랜지스터(M2)의 게이트에 인가된 데이터 신호는 상기 구동 박막트랜지스터(M2)에 전류를 흐르게 하고, 상기 구동 박막트랜지스터(M2)에 흐르는 전류는 상기 구동 박막트랜지스터(M2)와 연결된 유기전계발광소자(EL)에 공급되어 상기 유기전계발광소자(EL)의 발광을 유도한다. 이때, 상기 유기전계발광소자(EL)에 과도전류가 흐르는 경우 이를 조절하기 위하여 제 1 전극과 전기적으로 연결되어 있는 저항체(R)를 구비한다. 상기 저항체(R)는 픽셀에 과도한 전류가 흘러 명점이 발생하는 경우 레이저(L)를 이용하여 제 2 전극과 연결함으로써 유기전계발광소자와 병렬 연결되어 전류의 양을 조절하여 명점을 리페어 할 수 있다.
도 3a와 도 3b는 도 2의 I-I`의 선에 따른 단면도이다.
도 3a 는 본 발명의 제 1 실시예에 의한 유기전계발광표시장치의 단면도이다.
도 3a를 참조하면, 유리, 스테인레스 스틸 또는 플라스틱 등으로 구성된 기판(100)상에 버퍼층(105)를 형성한다, 상기 버퍼층(105)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층으로 형성할 수 있다.
이어서, 상기 버퍼층(105)의 상부에 비정질 실리콘을 증착하여 패터닝한 후 결정화시켜 반도체층(110)을 형성한다. 상기 반도체층(110)은 비정질 실리콘막 또는 비정질 실리콘막을 결정화한 다결정 실리콘막일 수 있다.
상기 반도체층(110) 상에 게이트 절연막(115)을 형성한다. 상기 반도체층(110)과 대응되는 영역의 상기 게이트 절연막(115)상에 게이트전극(120)을 형성한다. 상기 게이트 절연막(115)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다.
이어서, 상기 게이트 전극(120)을 마스크로 하여 상기 반도체층(110)에 도전성 불순물을 주입하여 소오스 영역 및 드레인 영역(111)을 형성한다. 이 때, 상기 소오스/드레인 영역들(111) 사이에 채널 영역(112)이 한정된다. 상기 기판 전면에 걸쳐 상기 게이트전극(120)상부에 층간절연막(125)을 형성한다. 상기 층간절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다.
이어서, 상기 층간절연막(125)에 상기 소오스/드레인 영역(125)을 각각 노출 시키는 제 1 콘택홀(114a)을 형성한다. 상기 제 1 콘택홀(114a)이 형성된 기판 상에 도전막을 적층한 후, 이를 패터닝하여 소오스 전극(130), 드레인 전극(130) 및 공통전원라인(Vdd)를 형성한다. 상기 소오스/드레인 전극들(130)은 상기 제 1 콘택홀(114a)을 통해 상기 소오스/드레인 영역들(111)에 연결된다. 상기 반도체층(110), 상기 게이트 전극(120), 상기 소오스/드레인 전극들(130)은 박막트랜지스터(M2)를 형성한다.
상기 기판 전면에 걸쳐 상기 소오스/드레인 전극(130) 및 상기 공통전원라인(Vdd) 상부에 평탄화막(135)을 형성한다. 상기 평탄화막(135)은 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 및 아크릴레이트(acrylate)로 이루어진 군에서 선택되는 1종의 물질로 형성할 수 있다.
이어서, 상기 평탄화막(135)에 상기 소오스/드레인 전극(130)을 노출시키는 제 1 비어홀(135a)을 형성한다. 상기 제 1 비어홀(135a)에 의해 노출된 상기 소오스/드레인 전극(130)의 어느 하나를 상기 평탄화막(135) 상에 형성된 제 1 전극(141)과 연결한다. 또한, 상기 평탄화막(135) 상에 상기 제 1 전극(141)과 전기적으로 연결되는 제 1 저항체(R)를 형성한다. 상기 제 1저항체(R)는 0.01~10Ωm의 반도체 물질인 도핑 된 실리콘 인 것이 바람직하다. 왜냐하면 일반적으로 명점이 발생할 때에는 정상 픽셀보다 1.1~1.2배 정도의 전류가 흐르기 때문에 이 전류를 조절하기 위해서는 8~100㏁의 저항이 필요하다. 이로 인해 0.01~10Ωm의 저항률을 갖는 반도체 물질로 제 1 저항체(R)가 형성되어야 한다. 또한 상기 반도체 물질의 저항률이 0.01Ωm 이하일 경우 명점이 정상픽셀 이하의 밝기가 될 수 있고, 10Ωm이 상 일 경우 명점이 리페어 되지 않을 수 있다.
이어서, 상기 제 1 전극(141)상에 화소정의막(150)을 형성한 후 이를 패터닝하여 개구부(150a)를 형성한다. 상기 제 1 전극(141)상에 적어도 유기발광층을 포함하는 유기막층(160)을 형성한다. 상기 유기막층(160)상에 제 2 전극(170)을 형성한다. 상기 제 1 전극(141)과 상기 유기막층(160) 및 상기 제 2 전극(170)은 유기전계발광소자(EL)의 구성요소이다.
상기 제 1 전극(141)은 일함수가 높은 ITO 또는 IZO로 이루어지며, 하부층에 Al, Al-Nd, Ag와 같은 고반사율의 특성을 갖는 금속으로 이루어진 반사막을 포함할 수 있다. 배면 발광인 경우, 반사막을 포함하지 않고, 투명전도막인 ITO이나 IZO중에 하나로 이루질 수 있다.
상기 유기막층(160)은 적어도 유기발광층을 포함하며 그 외에 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 어느 하나 이상의 층을 추가로 포함할 수 있다.
상기 제 2 전극(170)은 일함수가 낮은 Mg, Ag, Al, Ca 및 이들의 합금으로 형성된다. 배면 발광일 경우, Mo, MoW, Cr, AlNd 및 Al 합금으로 이루어진 군중에서 하나를 선택하여 이루어진 반사전극으로 형성될 수 있다.
도 3b 는 본 발명의 제 1 실시예의 의한 유기전계발광표시장치를 리페어 한 후의 단면도이다.
도 3b를 참조하면, 상기 유기전계발광소자(EL)에 과도한 전류가 흐르는 경우 이를 조절하기 위하여 레이저(L)를 조사하여 상기 제 1 전극(141)과 전기적으로 연 결되어 있는 상기 제 1저항체(R)와 상기 제 2 전극(170)을 연결함으로써 상기 유기전계발광소자(EL)와 상기 제 1 저항체(R)로 전류의 흐름이 분산되어 명점을 리페어 할 수 있다.
이 외의 표시부는 도 3a와 동일하므로 중복을 피하기 위하여 설명을 생략하였다.
본 발명의 제 1 실시예는 명점이 발생할시에 상기 제 2 전극(170)과 상기 제 1 전극(141)과 연결된 상기 저항체(R)을 연결되도록 레이저(L)를 조사하여 전류의 흐름을 분산시켜 명점을 완화 시키거나 정상픽셀로 만들 수 있는 장점이 있다.
도 4는 본 발명의 제 2 실시예의 의한 유기전계발광표시장치의 평면도이다.
도 4는 도 2 의 제 1 실시예인 유기전계발광표시장치의 저항체(R)의 위치를 변경한 것이다.
도 4를 참조하면, 저항구조(R1)는 소오스/드레인 전극물질 및 제 2 저항체로 구성되어 있다.
이 외의 표시부는 제 1 실시예의 동일함으로 중복을 피하기 위하여 설명을 생략한다.
도 5a와 도 4의 I-I`의 선에 따른 본 발명의 제 2 실시예의 유기전계발광표시장치의 단면도이다.
도 5a를 참조하면, 유리, 스테인레스 스틸 또는 플라스틱 등으로 이루어진 기판(100)상에 버퍼층(105)를 형성한다. 상기 버퍼층(105)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층으로 형성할 수 있다.
이어서, 상기 버퍼층(105)의 상부에 반도체층(110)과 제 2 저항체(113)를 형성한다. 상기 반도체층(110)과 상기 제 2 저항체(113)는 0.01~10Ωm의 저항률을 갖는 도핑 된 실리콘 물질이 바람직하다. 왜냐하면 일반적으로 명점이 발생할 때에는 정상 픽셀보다 1.1~1.2배 정도의 전류가 흐르기 때문에 이 전류를 조절하기 위해서는 8~100㏁의 저항이 필요하다. 이로 인해 0.01~10Ωm의 저항률을 갖는 반도체 물질로 제 2 저항체(113)가 형성되어야 한다. 또한 상기 반도체 물질의 저항률이 0.01Ωm 이하일 경우 명점이 정상픽셀 이하의 밝기가 될 수 있고, 10Ωm이상 일 경우 명점이 리페어 되지 않을 수 있다.
이이서, 상기 기판 전면에 걸쳐 상기 반도체층(110) 및 상기 제 2 저항체(113) 상부에 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다.
이어서, 상기 반도체층(110)과 대응되는 영역의 상기 게이트 절연막(115)상에 게이트전극(120)을 형성한다. 상기 게이트 전극(120)을 마스크로 하여 상기 반도체층(110)에 도전성 불순물을 주입하여 소오스 영역 및 드레인 영역(111)을 형성한다. 이 때, 상기 소오스/드레인 영역들(111) 사이에 채널 영역(112)이 한정된다.
상기 기판 전면에 걸쳐 상기 게이트전극(120) 상부에 층간절연막(125)을 형성한다. 상기 층간절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다.
이어서, 상기 층간절연막(125)에 상기 소오스/드레인 영역들(125)을 노출시키는 제 1 콘택홀(114a) 및 상기 제 2 저항체(113)를 노출시키는 제 2 콘택홀 (114b)을 형성한다. 상기 제 1 및 제 2 콘택홀(114a,114b)이 형성된 기판 상에 도전막을 적층한 후, 이를 패터닝하여 소오스/드레인 전극(130), 소오스/드레인 전극물질(131) 및 공통전원라인(Vdd)을 형성한다. 상기 소오스/드레인 전극(130)은 제 1 콘택홀(114a)을 통해 상기 소오스/드레인 영역(111)과 연결되고, 상기 소오스/드레인 전극물질(131)은 상기 제 2 콘택홀(114b)을 통해 상기 제 2 저항체(113)에 연결된다. 상기 반도체층(110), 상기 게이트 전극(120), 상기 소오스/드레인 전극(130)은 박막트랜지스터(M2)를 형성한다. 상기 제 2 저항체(113)와 상기 소오스/드레인 전극물질(131)은 저항구조(R1)를 나타낸다.
상기 기판 전면에 걸쳐 소오스/드레인 전극(130), 상기 소오스/드레인 전극물질(131) 및 상기 공통전원라인(Vdd) 상부에 평탄화막(135)을 형성한다. 상기 평탄화막(135)은 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 및 아크릴레이트(acrylate)로 이루어진 군에서 선택되는 1종의 물질로 형성할 수 있다.
이어서, 상기 평탄화막(135)에 상기 소오스 또는 드레인 전극(130)을 노출시키는 제 1 비어홀(135a) 및 상기 소오스 또는 드레인 전극물질(131)을 노출시키는 제 2 비어홀(135b)을 형성한다. 상기 제 1 비어홀(135a)에 의해 노출된 상기 소오스 전극 또는 드레인 전극(130) 및 상기 제 2 비어홀(135b)에 의해 노출된 상기 소오스/드레인 전극물질(131)의 어느 하나를 제 1 전극(141)과 연결한다. 상기 제 1 전극(141) 상에 화소정의막(150)을 형성한 후 이를 패터닝하여 개구부(150a)를 형성한다. 상기 제 1 전극(141)상에 적어도 유기발광층을 포함하는 유기막층(160)을 형성하고, 상기 유기막층(160)상에 제 2 전극(170)을 형성한다.
상기 제 1 전극(141)은 일함수가 높은 ITO 또는 IZO로 이루어지며, 하부층에 Al, Al-Nd, Ag와 같은 고반사율의 특성을 갖는 금속으로 이루어진 반사막을 포함할 수 있다. 배면 발광인 경우, 반사막을 포함하지 않고, 투명전도막인 ITO이나 IZO중에 하나로 이루질 수 있다.
상기 유기막(160)은 적어도 유기발광층을 포함하며 그 외에 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 어느 하나 이상의 층을 추가로 포함할 수 있다.
상기 제 2 전극(170)은 일함수가 낮은 Mg, Ag, Al, Ca 및 이들의 합금으로 형성된다. 배면 발광일 경우, Mo, MoW, Cr, AlNd 및 Al 합금으로 이루어진 군중에서 하나를 선택하여 이루어진 반사전극으로 형성될 수 있다.
도 5b는 본 발명의 제 2 실시예의 유기전계발광표시장치의 리페어 한 후의 단면도이다.
도 5b를 참조하면, 상기 유기전계발광소자(EL)에 과도한 전류가 흐르는 경우 이를 조절하기 위하여 레이저(L)를 이용하여 상기 제 1 전극(141)에 전기적으로 연결되어 있는 상기 소오스 또는 드레인 전극물질(131)과 상기 제 2 전극(170)을 연결함으로써 상기 유기전계발광소자(EL)와 상기 제 2 저항체(113)가 병렬 연결되어 그 전류의 양을 조절하여 명점을 리페어 할 수 있다.
본 발명의 제 2 실시예의 저항구조(R1)는 마스크의 증가와 같은 제조공정의 추가 없이 상기 제 2 저항체(113) 및 상기 소오스/드레인 전극물질(131)을 만들 수 있는 장점이 있고, 명점 발생시에 상기 제 2 전극(170)과 상기 소오스/드레인 전극물질(131)과 연결되도록 레이저(L)를 조사하여 전류의 흐름을 분산시켜 명점을 완화 시키거나 정상 픽셀로 만들 수 있는 장점이 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명은 유기전계발광소자에 과도한 전류가 흐르는 경우 레이저를 조사하여 유기전계발광소자의 제 1 전극에 연결되어 있는 저항체와 제 2 전극을 연결함으로써 전류의 양을 조절하여 명점을 완화 혹은 정상 픽셀로 만들어줄 수 있는 효과가 있다.

Claims (12)

  1. 기판;
    상기 기판 상에 위치하는 제 1 전극 및 상기 제 1 전극과 연결되는 저항체;
    상기 제 1 전극 상에 위치하며, 적어도 유기발광층을 포함하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극; 을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  2. 제 1 항에 있어서,
    상기 저항체는 평탄화막 상에 형성된 것을 특징으로 하는 유기전계발광표시장치.
  3. 제 1 항에 있어서,
    상기 저항체의 저항률은 0.01~10Ωm 인 것을 특징으로 하는 유기전계발광표시장치.
  4. 제 1 항에 있어서,
    상기 저항체는 도핑된 실리콘 물질인 것을 특징으로 하는 유기전계발광표시장치.
  5. 기판;
    상기 기판 상에 위치하는 반도체층 및 저항체;
    상기 반도체층 및 저항체 상에 위치하는 게이트 절연막;
    상기 반도체층과 대응되는 영역의 게이트 절연막 상에 위치하는 게이트 전극;
    상기 기판 전면에 걸쳐 상기 게이트 전극 상부에 형성되는 층간절연막;
    상기 층간절연막에 형성되며, 상기 소오스/드레인 영역을 노출시키는 제 1 콘택홀 및 상기 저항체를 노출시키는 제 2 콘택홀;
    상기 층간절연막 상에 위치하고, 상기 제 1 콘택홀에 의해 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극;
    상기 층간절연막 상에 위치하고, 상기 제 2 콘택홀에 의해 상기 저항체와 연결되는 소오스/드레인 전극물질;
    상기 소오스/드레인 전극 및 상기 소오스/드레인 전극물질 상에 위치하고, 상기 소오스 또는 드레인 전극을 노출시키는 제 1 비어홀 및 상기 소오스 또는 드레인 전극물질을 노출시키는 제 2 비어홀을 포함하는 평탄화막;
    상기 평탄화막 상에 위치하고, 상기 제 1 및 제 2 비어홀을 통하여 상기 소오스 또는 드레인 전극 및 상기 소오스 또는 드레인 전극물질과 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하고, 적어도 유기발광층을 포함하는 유기막층;
    상기 유기막층 상에 형성된 제 2 전극; 을 포함하는 유기전계발광표시장치.
  6. 제 5 항에 있어서,
    상기 저항체의 저항률은 0.01~10Ωm 인 것을 특징으로 하는 유기전계발광표시장치.
  7. 기판을 제공하는 단계;
    상기 기판 상에 제 1 전극을 형성하는 단계;
    상기 제 1 전극과 연결되는 저항체를 형성하는 단계;
    상기 제 1 전극 상에 적어도 유기발광층을 포함하는 유기막층을 형성하는 단계; 및
    상기 유기막층 상에 제 2 전극을 형성하는 단계; 를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 저항체는 평탄화막 상에 형성된 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 저항체의 저항률은 0.01~10Ωm 인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 저항체는 도핑 된 실리콘 물질로 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  11. 기판을 제공하는 단계;
    상기 기판 상에 반도체층 및 저항체를 형성하는 단계;
    상기 기판 전면에 걸쳐 상기 반도체층 및 상기 저항체 상부에 게이트 절연막을 형성하는 단계;
    상기 반도체층과 대응되는 영역의 게이트 절연막 상에 게이트전극을 형성하는 단계;
    상기 기판 전면에 걸쳐 상기 게이트 전극 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막에 상기 소오스/드레인 영역을 노출시키는 제 1 콘택홀 및 상기 저항체를 노출시키는 제 2 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀을 통하여 상기 소오스/드레인 영역과 연결되도록 소오스/드레인 전극 및 상기 제 2 콘택홀을 통하여 상기 저항체와 연결되도록 소오스/드레인 전극물질을 형성하는 단계;
    상기 기판 전면에 걸쳐 상기 소오스/드레인 전극 및 상기 소오스/드레인 전극물질 상부에 위치하고, 상기 소오스 또는 드레인 전극을 노출시키는 제 1 비어홀 및 상기 소오스 또는 드레인 전극물질을 노출시키는 제 2 비어홀을 포함하는 평탄 화막을 형성하는 단계;
    상기 평탄화막 상에 상기 제 1 및 제 2 비어홀을 통하여 상기 소오스 또는 드레인 전극 및 소오스 또는 드레인 전극물질과 연결되도록 제 1 전극을 형성하는 단계;
    상기 제 1 전극 상에 적어도 유기발광층을 포함하는 유기막층을 형성하는 단계; 및
    상기 유기막층 상에 제 2 전극을 형성하는 단계; 를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 저항체의 저항률은 0.01~10Ωm 인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
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