KR100664861B1 - Circuit for Protecting Electrostatic Discharge and Method for Manufacturing the Circuit - Google Patents

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Abstract

본 발명에 따른 ESD 보호 회로는 정전기 신호가 인가되는 노드로부터 접지 단자로 빠지는 전류 경로가 빨리 형성되도록, MOS 다이오드의 N+ 소스 영역 중앙에 P+ 픽업 영역을 형성한다. P+ 픽업 영역을 N+ 소스 영역 내부에 형성하면, N+ 드레인 영역을 통해 P형 기판으로 유입된 전류는 N+ 드레인 영역과 매우 가까운 위치에 있는 P+ 픽업 영역을 통해 접지 단자로 매우 빨리 빠져나간다. 이처럼 P형 기판과 P+ 픽업 영역 사이의 전류 경로가 빨리 생성되면, N+ 드레인 영역과 P형 기판 및 N+ 소스 영역으로 구성되는 NPN 바이폴라 트랜지스터의 턴온 시점도 빨라지고, 따라서 게이트 산화막이 파괴되기 전에 ESD 보호 회로가 빨리 작동하도록 할 수 있다. 본 발명의 ESD 보호 회로는 P형 기판에 N+ 드레인 영역과 N+ 소스 영역을 형성할 때 N+ 소스 영역 중앙 부분을 차단하는 패턴을 갖는 마스크를 이용하여 이온주입하는 단계와, N+ 소스 영역 중앙 부분만을 개방하는 패턴을 갖는 마스크를 이용하여 이온주입하여 N+ 소스 영역 중앙에 P+ 픽업 영역을 형성하는 단계를 통해 만들 수 있다. ESD 보호 회로에서 P+ 픽업 영역은 하나의 NMOS 다이오드의 N+ 소스 영역 중앙에만 형성되는 선 모양으로 할 수도 있고, 인접하는 다른 NMOS 다이오드의 P+ 픽업 영역과 서로 연결되도록 사각환 모양으로 할 수도 있다.The ESD protection circuit according to the present invention forms a P + pickup region in the center of the N + source region of the MOS diode so that a current path from the node to which the electrostatic signal is applied to the ground terminal is quickly formed. When the P + pick-up region is formed inside the N + source region, the current flowing into the P-type substrate through the N + drain region very quickly exits to the ground terminal through the P + pick-up region which is very close to the N + drain region. The rapid generation of a current path between the P-type substrate and the P + pick-up region also speeds up the turn-on of the NPN bipolar transistor, which consists of the N + drain region, the P-type substrate, and the N + source region, and thus the ESD protection circuit before the gate oxide film is destroyed. Can make it work faster. In the ESD protection circuit of the present invention, ion implantation is performed using a mask having a pattern for blocking the center portion of the N + source region when forming the N + drain region and the N + source region on the P-type substrate, and only the center portion of the N + source region is opened. Ion implantation using a mask having a pattern to form a P + pickup region in the center of the N + source region. In an ESD protection circuit, the P + pick-up region may be a line formed only at the center of the N + source region of one NMOS diode, or may be a quadrangular ring shape to be connected to each other with the P + pick-up region of another adjacent NMOS diode.

정전기 방전, ESD 보호 회로, 픽업(pick-up)Electrostatic discharge, ESD protection circuit, pick-up

Description

정전기 보호 회로 및 그 제조 방법{Circuit for Protecting Electrostatic Discharge and Method for Manufacturing the Circuit}Circuit for Protecting Electrostatic Discharge and Method for Manufacturing the Circuit

도 1은 정전기 방전 회로의 구성을 나타내는 회로도.1 is a circuit diagram showing a configuration of an electrostatic discharge circuit.

도 2a는 정전기 방전 회로의 종래 기술에 따른 NMOS 다이오드의 배치설계도이고, 도 2b는 도 2a의 선 2B-2B`를 따라 절단한 단면도.FIG. 2A is a layout design diagram of an NMOS diode according to the prior art of an electrostatic discharge circuit, and FIG. 2B is a cross-sectional view taken along the line 2B-2B ′ of FIG. 2A.

도 3a는 정전기 방전 회로의 본 발명에 따른 NMOS 다이오드의 배치설계도이고, 도 3b는 도 3a의 선 3B-3B`를 따라 절단한 단면도.3A is a layout diagram of an NMOS diode according to the present invention of an electrostatic discharge circuit, and FIG. 3B is a cross-sectional view taken along line 3B-3B ′ of FIG. 3A.

도 4는 본 발명의 다른 실시예에 따른 NMOS 다이오드의 배치설계도.4 is a layout design diagram of an NMOS diode according to another embodiment of the present invention.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

30, 60: P+ 픽업(pick-up) 영역 32: N+ 소스 영역30, 60: P + pick-up area 32: N + source area

34: 게이트 36: N+ 드레인 영역34: gate 36: N + drain region

42: 소스 전극 44: 게이트 전극42: source electrode 44: gate electrode

45: 층간 절연막 46: 드레인 전극45: interlayer insulating film 46: drain electrode

본 발명은 집적회로 소자를 정전기 방전으로부터 보호하는 기술에 관한 것으 로서, 좀 더 구체적으로는 정전기 신호가 입력되는 드레인으로부터 전류 흐름 경로가 단축되어 빠른 시간안에 동작을 할 수 있도록 한 MOS 다이오드를 포함하는 정전기 방전 보호 회로 및 그 제조 방법에 관한 것이다.The present invention relates to a technique for protecting an integrated circuit device from electrostatic discharge. More specifically, the present invention includes a MOS diode which can shorten a current flow path from a drain into which an electrostatic signal is input so that an operation can be performed quickly. An electrostatic discharge protection circuit and a method of manufacturing the same.

정전기 방전(EDS: Electro-Static Discharge)은 사람의 몸에서 생기기도 하며 접지가 제대로 되지 않은 자동화 장비나 검사 장비에 의해 생길 수도 있는데, 패키지된 집적회로 소자를 사람이 들고 운반할 때 생길 수 있는 정전기의 순간적인 전압은 15,000 볼트에서 2만 볼트에 달한다. 이처럼 높은 전압의 정전기가 집적회로 소자 내부로 흘러 들면 집적회로의 내부 회로들이 파괴되기 때문에, 정전기 방전으로부터 집적회로를 차단하는 ESD 보호 회로는 일찍부터 개발되어 널리 사용되고 있다. Electro-Static Discharge (EDS) can be caused by a person's body or by automated or inspection equipment that is not properly grounded, which can be caused by people carrying and carrying packaged integrated circuit devices. Instantaneous voltage ranges from 15,000 volts to 20,000 volts. Since high-voltage static electricity flows into an integrated circuit device, the internal circuits of the integrated circuit are destroyed, and thus, an ESD protection circuit that blocks the integrated circuit from electrostatic discharge has been developed and widely used early.

도 1은 전형적인 ESD 보호 회로의 구성을 나타내는 회로도이다. 도 1의 ESD 보호 회로는 입력 패드 P와 역방향으로 연결된 2개의 MOS 다이오드(12, 14)로 구성되어 있다. 입력 패드 P는 예컨대, 반도체 소자의 제어 신호, 어드레스 신호, 데이터 신호의 입력 또는 입출력을 위한 전극 패드이다. 입력 패드 P에 정상적인 전압이 인가된 경우에는 노드 N1과 VDD 사이에 역방향으로 연결되어 있는 PMOS 다이오드(12)와 노드 N1과 VSS 사이에 역방향으로 연결되어 있는 NMOS 다이오드(14)로는 전류가 흐르지 못하고 내부 회로쪽으로 전류 I1이 흘러, 입력 패드 P에 입력된 정상적인 신호가 집적회로 소자의 내부 회로에 의해 처리된다. 한편, 입력 패드 P에 정전기로 인한 전압이 걸리고, 정전기 전압이 접지에 대해 양(positive)의 값이며 이것이 NMOS 다이오드(14)의 항복 전압(break-down voltage)을 넘어서면, NMOS 다이오드(14)를 통해 정전기 전류 IES1이 노드 N1에서 접지(VSS) 쪽으로 흐른다. 한편 입력 패드 P에 인가된 정전기로 인한 전압이 접지에 대해 음(negative)의 값이고 이것이 PMOS 다이오드(12)의 항복 전압을 넘어서면 정전기 전류 IES2가 PMOS 다이오드(12)를 통해 VDD에서 노드 N1쪽으로 흐른다. 따라서 정전기 전압은 내부 회로에는 영향을 주지 못하게 되므로, 정전기로부터 집적회로 소자의 내부 회로를 보호할 수 있게 된다.1 is a circuit diagram showing the configuration of a typical ESD protection circuit. The ESD protection circuit of FIG. 1 consists of two MOS diodes 12, 14 connected in reverse with the input pad P. The input pad P is, for example, an electrode pad for input or input / output of a control signal, an address signal, a data signal of a semiconductor element. When a normal voltage is applied to the input pad P, a current flows into the PMOS diode 12 connected in the reverse direction between the nodes N 1 and V DD and the NMOS diode 14 connected in the reverse direction between the nodes N 1 and V SS. Does not flow and current I1 flows toward the internal circuit, so that the normal signal input to the input pad P is processed by the internal circuit of the integrated circuit element. On the other hand, if the input pad P is subjected to a voltage due to static electricity, and the static voltage is a positive value with respect to ground and this exceeds the break-down voltage of the NMOS diode 14, the NMOS diode 14 Electrostatic current I ES1 flows from node N 1 toward ground (V SS ). On the other hand, if the voltage due to static electricity applied to input pad P is negative relative to ground and it exceeds the breakdown voltage of PMOS diode 12, then electrostatic current IES2 passes through PMOS diode 12 to node N at V DD . Flow towards 1 Therefore, since the static voltage does not affect the internal circuit, it is possible to protect the internal circuit of the integrated circuit device from static electricity.

이러한 ESD 보호 회로의 문제점에 대해 도 2를 참조로 설명한다. 도 2a는 도 1의 ESD 회로를 구성하는 NMOS 다이오드(14)의 배치설계도(layout)이고, 도 2b는 도 2a를 선 2B-2B`를 따라 절단한 단면도이다.This problem of the ESD protection circuit will be described with reference to FIG. FIG. 2A is a layout diagram of an NMOS diode 14 constituting the ESD circuit of FIG. 1, and FIG. 2B is a cross-sectional view taken along line 2B-2B ′ of FIG. 2A.

도 2a와 도 2b를 참조하면, NMOS 다이오드(14)는 예컨대 5개의 NMOS 트랜지스터가 병렬로 연결된 구조로 되어 있고, 하나의 NMOS 트랜지스터는 P형 기판 또는 웹(well)(25)에 N+ 소스 영역(22), 게이트(24), N+ 드레인 영역(26)으로 구성되어 있고, NMOS 트랜지스터가 형성되는 활성 영역(active region) 둘레에는 P+ 픽업(pick-up) 영역(20)이 형성되어 있다. N+ 드레인 영역(26)은 노드 N1과 연결된 반면, P+ 픽업 영역(20)과 N+ 소스 영역(22) 및 게이트(24)는 모두 접지(VSS)에 연결되어 있다. N+ 소스 영역(22)과 게이트(24)가 모두 접지에 연결되어 있으므로, 이 NMOS 트랜지스터는 다이오드로 동작한다. N+ 드레인 영역(26)과 P형 기판(25)으로 된 PN 접합의 항복 전압 이상의 정전기 전압이 노드 N1에 인가되면, N+ 드레인 영역(26)을 통해 N1의 정전기 전류(즉, 도 1의 IES1)가 P형 기판(25)으로 흐르게 된다. 기판(25)으로 흐른 전류는 이것과 동일한 유형의 P+ 픽업 영역(20)을 통해 접지 단자로 흐르게 될 뿐만 아니라, N+ 드레인 영역(26), N+ 소스 영역(22) 및 P형 기판(25)으로 구성되는 NPN 트랜지스터 동작에 의해 N+ 소스 영역(22)을 통해서도 접지 단자로 흐르게 된다.2A and 2B, the NMOS diode 14 has, for example, a structure in which five NMOS transistors are connected in parallel, and one NMOS transistor is connected to an N + source region (p) on a P-type substrate or a web 25. 22, a gate 24, and an N + drain region 26, and a P + pick-up region 20 is formed around an active region in which an NMOS transistor is formed. N + drain region 26 is connected to node N 1 , while P + pickup region 20 and N + source region 22 and gate 24 are all connected to ground V SS . Since both the N + source region 22 and the gate 24 are connected to ground, this NMOS transistor acts as a diode. When an electrostatic voltage equal to or higher than the breakdown voltage of the PN junction of the N + drain region 26 and the P-type substrate 25 is applied to the node N 1 , the electrostatic current of N 1 through the N + drain region 26 (ie, FIG. I ES1 flows to the P-type substrate 25. The current flowing to the substrate 25 not only flows through the same type of P + pickup region 20 to the ground terminal, but also to the N + drain region 26, the N + source region 22 and the P-type substrate 25. The NPN transistor operation configured to flow through the N + source region 22 to the ground terminal.

반도체 소자의 집적도가 높아지면서 각 소자를 구성하는 회로 소자들이 매우 작아지고 이에 따라 ESD 보호 회로를 구성하는 데에도 제약이 생긴다. 이러한 제약 중 가장 큰 제약 중 하나가 MOS 다이오드(12, 14)의 항복 전압값이다. 항복 전압은 게이트 산화막의 두께에 반비례하는데 최근 게이트 산화막의 두께는 과거에는 상상도 할 수 없을 만큼 얇아져 20~30Å 정도까지 줄어들어 항복 전압이 매우 낮아졌다. 이렇게 MOS 다이오드(12, 14)의 항복 전압이 낮아지면, ESD 보호회로서 동작을 하기 전에 게이트(24)의 산화막이 정전기의 스트레스로 인해 파괴될 수 있다. 이러한 점을 보완하기 위하여 N+ 소스/드레인 영역의 도핑 농도를 높이는 등의 방법을 통해 게이트 산화막이 파괴되기 전에 ESD 보호 회로가 빨리 동작하도록 할 필요가 있는데, 도 2를 참조로 설명한 것처럼 종래 구조의 MOS 다이오드에서는 활성 영역 둘레에 형성되어 있는 P+ 픽업 영역(20)을 통해 접지 단자로 정전기를 방전하는 데에는 많은 시간이 걸리는 등의 한계가 있다.As the degree of integration of semiconductor devices increases, the circuit elements constituting each device become very small, which places limitations on configuring an ESD protection circuit. One of the biggest constraints among these constraints is the breakdown voltage of the MOS diodes 12 and 14. The breakdown voltage is inversely proportional to the thickness of the gate oxide, but the thickness of the gate oxide has recently become unimaginably thin and has been reduced to about 20 to 30 mA, resulting in a very low breakdown voltage. When the breakdown voltage of the MOS diodes 12 and 14 is lowered in this way, the oxide film of the gate 24 may be destroyed due to the stress of static electricity before operating as an ESD protection circuit. In order to compensate for this, it is necessary to make the ESD protection circuit operate quickly before the gate oxide is destroyed by increasing the doping concentration of the N + source / drain region. As described with reference to FIG. In the diode, there is a limit such as that it takes a long time to discharge the static electricity to the ground terminal through the P + pick-up region 20 formed around the active region.

본 발명의 목적은 게이트 산화막이 파괴되기 전에 좀 더 빨리 동작할 수 있 는 ESD 보호 회로 및 그 제조 방법을 제공하는 것이다.It is an object of the present invention to provide an ESD protection circuit and a method of manufacturing the same, which can operate faster before the gate oxide film is destroyed.

본 발명의 다른 목적은 반도체 집적회로 소자의 고집적화, 초소형화에 효과적으로 대응할 수 있는 ESD 보호 회로 및 그 제조 방법을 제공하는 것이다.Another object of the present invention is to provide an ESD protection circuit capable of effectively coping with high integration and miniaturization of semiconductor integrated circuit devices and a method of manufacturing the same.

본 발명의 또 다른 목적은 정전기로 인한 집적회로 소자의 피해를 좀 더 효과적이고 신속하고 보호하는 것이다.It is still another object of the present invention to more effectively, quickly and protect the damage of integrated circuit devices due to static electricity.

본 발명에 따른 ESD 보호 회로는 정전기 신호가 인가되는 노드로부터 접지 단자로 빠지는 전류 경로가 빨리 형성되도록, MOS 다이오드의 N+ 소스 영역 중앙에 P+ 픽업 영역을 형성한다. 즉, 본 발명의 ESD 보호 회로를 구성하는 NMOS 다이오드에서는 P+ 픽업 영역이 활성 영역에서 거리를 두고 떨어진 곳에 형성되는 것이 아니라, N+ 소스 영역 내부에 형성되기 때문에, N+ 드레인 영역을 통해 P형 기판으로 유입된 전류는 N+ 드레인 영역과 매우 가까운 위치에 있는 P+ 픽업 영역을 통해 접지 단자로 매우 빨리 빠져나간다. 이처럼 P형 기판과 P+ 픽업 영역 사이의 전류 경로가 빨리 생성되면, N+ 드레인 영역과 P형 기판 및 N+ 소스 영역으로 구성되는 NPN 바이폴라 트랜지스터의 턴온 시점도 빨라지고, 따라서 게이트 산화막이 파괴되기 전에 ESD 보호 회로가 빨리 작동하도록 할 수 있다.The ESD protection circuit according to the present invention forms a P + pickup region in the center of the N + source region of the MOS diode so that a current path from the node to which the electrostatic signal is applied to the ground terminal is quickly formed. That is, in the NMOS diode constituting the ESD protection circuit of the present invention, the P + pickup region is not formed at a distance from the active region but is formed inside the N + source region, and thus flows into the P-type substrate through the N + drain region. The current draws very quickly into the ground terminal through the P + pickup region, which is very close to the N + drain region. The rapid generation of a current path between the P-type substrate and the P + pick-up region also speeds up the turn-on of the NPN bipolar transistor, which consists of the N + drain region, the P-type substrate, and the N + source region, and thus the ESD protection circuit before the gate oxide film is destroyed. Can make it work faster.

본 발명의 ESD 보호 회로는 P형 기판에 N+ 드레인 영역과 N+ 소스 영역을 형성할 때 N+ 소스 영역 중앙 부분을 차단하는 패턴을 갖는 마스크를 이용하여 이온주입하는 단계와, N+ 소스 영역 중앙 부분만을 개방하는 패턴을 갖는 마스크를 이용하여 이온주입하여 N+ 소스 영역 중앙에 P+ 픽업 영역을 형성하는 단계를 통해 만들 수 있다.In the ESD protection circuit of the present invention, ion implantation is performed using a mask having a pattern for blocking the center portion of the N + source region when forming the N + drain region and the N + source region on the P-type substrate, and only the center portion of the N + source region is opened. Ion implantation using a mask having a pattern to form a P + pickup region in the center of the N + source region.

본 발명의 ESD 보호 회로에서 P+ 픽업 영역은 하나의 NMOS 다이오드의 N+ 소스 영역 중앙에만 형성되는 선 모양으로 할 수도 있고, 인접하는 다른 NMOS 다이오드의 P+ 픽업 영역과 서로 연결되도록 사각환 모양으로 할 수도 있다.In the ESD protection circuit of the present invention, the P + pickup region may be a line shape formed only in the center of the N + source region of one NMOS diode, or may be a square ring shape so as to be connected to each other with the P + pickup region of another adjacent NMOS diode. .

구현예Embodiment

이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명은 MOS 트랜지스터를 이용한 다양한 구조의 ESD 보호 회로에 적용할 수 있는데, 편의상 도 1의 구조로 된 ESD 보호 회로를 중심으로 설명한다. 도 3a는 본 발명에 따른 정전기 보호 회로의 NMOS 다이오드의 배치설계도이고, 도 3b는 도 3a를 선 3B-3B`를 따라 절단한 단면도이다.The present invention can be applied to an ESD protection circuit having various structures using a MOS transistor, and for convenience, the present invention will be described with reference to the ESD protection circuit having the structure of FIG. 1. 3A is a layout design diagram of an NMOS diode of an electrostatic protection circuit according to the present invention, and FIG. 3B is a cross-sectional view taken along line 3B-3B ′ of FIG. 3A.

도 3a에서 보는 것처럼 본 발명의 NMOS 다이오드는 5개의 다이오드가 병렬로 배치되어 있다. 다이오드의 개수는 보통 10개 또는 그 이상으로 구성하는데, 도면을 간단히 하기 위하여 다이오드 5개가 병렬 연결된 구조를 나타내었다. 도 1a의 NMOS 다이오드에서 N+ 소스 영역(32), 게이트(34), N+ 드레인 영역(36)은 순서대로 반복되는 구조로 되어 있으며, N+ 소스 영역(32)에는 그 중앙에 P+ 픽업 영역(30)이 배치되어 있다. P+ 픽업 영역(30)과 N+ 소스 영역(32) 및 게이트(34)는 VSS에 연결되고, N+ 드레인 영역(36)은 입력 패드 P와 연결된 노드 N1에 연결되어 있다. N+ 소스 영역(32)과 게이트(34)가 VSS에 공통으로 접속되어 있으므로, 이 NMOS 트랜지스터는 다이오드로 동작한다.As shown in FIG. 3A, in the NMOS diode of the present invention, five diodes are arranged in parallel. The number of diodes is usually 10 or more. For the sake of simplicity, five diodes are connected in parallel. In the NMOS diode of FIG. 1A, the N + source region 32, the gate 34, and the N + drain region 36 are sequentially repeated, and the N + source region 32 has a P + pickup region 30 at the center thereof. This is arranged. The P + pick-up region 30, the N + source region 32, and the gate 34 are connected to V SS , and the N + drain region 36 is connected to the node N 1 connected to the input pad P. Since the N + source region 32 and the gate 34 are commonly connected to V SS , this NMOS transistor acts as a diode.

각각의 NMOS 다이오드는 도 3b에서 보는 것처럼, P형 기판 또는 웰(35)에 게이트 산화막(33)과 게이트(34)를 패턴 형성한 다음, N+ 소스 영역(32a, 32b)과 N+ 드레인 영역(36)을 형성하고 P+ 픽업 영역(30)을 형성함으로써 구성된다. N+ 소스 영역(32), N+ 드레인 영역(36) 및 P+ 픽업 영역(30)을 형성한 다음에는 층간 절연막(45)을 패턴 형성하여 콘택 영역을 만들고 여기에 금속막을 패턴 형성하여 소스 전극(42), 게이트 전극(44), 드레인 전극(46)을 각각 형성한다. 앞에서 도 1을 참조로 설명한 것처럼, 드레인 전극(46)은 입력 패드 P와 연결된 노드 N1과 연결되고, 게이트 전극(44) 및 소스 전극(42)은 접지(VSS)에 연결되어 있다. Each NMOS diode is patterned with a gate oxide film 33 and a gate 34 on a P-type substrate or well 35, as shown in FIG. 3B, and then the N + source regions 32a and 32b and the N + drain region 36. ) And the P + pick-up region 30. After forming the N + source region 32, the N + drain region 36, and the P + pickup region 30, an interlayer insulating layer 45 is patterned to form a contact region, and a metal film is patterned thereon to form the source electrode 42. The gate electrode 44 and the drain electrode 46 are formed, respectively. As described above with reference to FIG. 1, the drain electrode 46 is connected to the node N 1 connected to the input pad P, and the gate electrode 44 and the source electrode 42 are connected to the ground V SS .

본 발명에 따른 NMOS 다이오드는 N+ 소스 영역(32a, 32b)과 P+ 픽업 영역(30)은 하나의 소스 전극(42)을 공통으로 하여 접지에 연결되며, P+ 픽업 영역(30)이 종래와 같이 활성 영역에서 일정한 거리만큼 떨어진 테두리에 형성되는 것이 아니라, N+ 소스 영역(32) 내에 형성되어 있다. 이러한 구조의 P+ 픽업 영역(30)은 다음과 같은 공정을 통해 형성할 수 있다.In the NMOS diode according to the present invention, the N + source regions 32a and 32b and the P + pickup region 30 are connected to the ground by using one source electrode 42 in common, and the P + pickup region 30 is active as in the prior art. Rather than being formed at the edge separated by a certain distance from the region, it is formed in the N + source region 32. The P + pickup region 30 having such a structure can be formed through the following process.

P형 기판(35)에 예컨대, 실리콘 국부산화(LOCOS: Local Oxidation of Silicon)이나 트렌치 분리(trench isolation) 공정으로 활성 영역을 정의하고, 화학기상증착법(CVD: Chemical Vapor Deposition) 등으로 게이트 산화막(33)을 기판(35) 표면에 형성한다. 산화막(33) 위에 폴리실리콘 등으로 된 게이트(34)를 패턴 형성하고, N+ 소스 영역(32)과 N+ 드레인 영역(36)을 이온주입 공정으로 P형 기판(35)에 형성한다. N+ 소스/드레인 영역(32, 36)의 형성에는 기판(35) 표면에서 N+ 소스/드레인 영역(32, 36)만 개방하고 나머지 영역은 차단하는 패턴을 갖는 마스크를 이용하는데, 이 때 패턴은 소스 영역(32)을 모두 개방하지 않고 P+ 픽업 영역(30)이 형성될 영역은 차단되도록 한다. N+ 소스/드레인 영역(32)이 형성되면 P+ 픽업 영역(30)만 개방된 패턴을 갖는 마스크를 이용하여 이온주입 공정을 진행하여 도 3a와 같은 P+ 픽업 영역(30)을 형성한다. 따라서 종래와 비교할 때 본 발명의 NMOS 다이오드를 형성하는 데에는 마스크가 추가되는 등의 문제는 없다.For example, an active region is defined on a P-type substrate 35 by a local oxide of silicon (LOCOS) or a trench isolation process, and a gate oxide film (CVD) is used by a chemical vapor deposition (CVD) method. 33 is formed on the surface of the substrate 35. A gate 34 made of polysilicon or the like is patterned on the oxide film 33, and the N + source region 32 and the N + drain region 36 are formed on the P-type substrate 35 by an ion implantation process. In forming the N + source / drain regions 32 and 36, a mask having a pattern that opens only the N + source / drain regions 32 and 36 and blocks the remaining regions on the surface of the substrate 35 is used. Without opening all of the regions 32, the region where the P + pickup region 30 is to be formed is blocked. When the N + source / drain region 32 is formed, an ion implantation process is performed using a mask having a pattern in which only the P + pickup region 30 is opened to form the P + pickup region 30 as shown in FIG. 3A. Therefore, compared with the prior art, there is no problem that a mask is added to form the NMOS diode of the present invention.

N+ 드레인 영역(36)과 P+ 픽업 영역(30)은 P형 기판(35)을 사이에 두고 역방향으로 접합된 PN 접합 구조로 볼 수 있는데, 이것은 도 3b의 역방향 다이오드 D1과 저항 R으로 표현할 수 있다. 여기서 저항 R은 도핑 농도가 상대적으로 낮은 기판의 전기적 정항을 표현한 것이다. 한편, N+ 드레인 영역(36)과 P형 기판(35) 및 N+ 소스 영역(32a, 32b)는 도 3b에 나타낸 것처럼 NPN 트랜지스터 T1를 구성한다.The N + drain region 36 and the P + pick-up region 30 can be viewed as a PN junction structure bonded in a reverse direction with the P-type substrate 35 interposed therebetween, which can be expressed by the reverse diode D1 and the resistor R of FIG. 3B. . In this case, the resistance R represents the electrical term of the substrate having a relatively low doping concentration. On the other hand, the N + drain region 36, the P-type substrate 35, and the N + source regions 32a and 32b constitute the NPN transistor T1 as shown in FIG. 3B.

도 1의 입력 패드 P에 정전기 전압이 인가되면 노드 N1의 전위가 급격히 상승한다. 그러면 본 발명에 따른 ESD 보호 회로가 동작하여 정전기 전압이 집적회로 소자 내부에 영향을 주지 못하도록 방전 경로를 형성한다. 역방향 다이오드 D1의 항복 전압 이상의 정전기 전압이 인가되면 역방향 전류가 N+ 드레인 영역(36)에서 P형 기판(35), P+ 픽업 영역(30)을 통해 접지로 흐른다. 역방향 다이오드 D1을 통해 기판(35)에 역방향 전류가 흐르면 P형 기판(35)과 N+ 소스 영역(32) 사이에(즉, NPN 바이폴라 트랜지스터 T1의 베이스와 에미터 사이에) 순방향 전압이 형성되고, NPN 바이폴라 트랜지스터 T1의 베이스 전위를 높이게 되어 NPN 바이폴라 트랜지스터 T1의 턴온 되도록 만든다. NPN 트랜지스터 T1이 턴온되면 이 트랜지스터 T1의 콜렉터에 연결된 N+ 드레인 영역(36)과 트랜지스터 T1의 에미터에 연결된 N+ 소스 영역(32a, 32b) 사이에 전류 흐름 경로가 형성되고, 노드 N1의 정전기는 이 경로를 통해 접지 쪽으로 빠져 나가게 된다.When an electrostatic voltage is applied to the input pad P of FIG. 1, the potential of the node N 1 rapidly rises. The ESD protection circuit according to the present invention then operates to form a discharge path such that the electrostatic voltage does not affect the interior of the integrated circuit device. When an electrostatic voltage equal to or greater than the breakdown voltage of the reverse diode D1 is applied, a reverse current flows from the N + drain region 36 to the ground through the P-type substrate 35 and the P + pickup region 30. When a reverse current flows through the reverse diode D1 to the substrate 35, a forward voltage is formed between the P-type substrate 35 and the N + source region 32 (that is, between the base and emitter of the NPN bipolar transistor T1), The base potential of the NPN bipolar transistor T1 is raised to make the NPN bipolar transistor T1 turn on. When the NPN transistor T1 is turned on, a current flow path is formed between the N + drain region 36 connected to the collector of the transistor T1 and the N + source regions 32a and 32b connected to the emitter of the transistor T1, and the static electricity of the node N 1 This path leads to ground.

도 2를 참조로 앞에서 설명했던 것처럼, 종래에는 저항이 큰 P형 기판(25)에 유입된 전류는 활성 영역과 어느 정도 거리를 두고 떨어져 있는 P+ 픽업 영역(20)을 통해 접지로 빠져 나가기 때문에 기판(25)과 P+ 픽업 영역(20) 사이에 전류 경로가 형성되려면 많은 시간이 걸린다. 따라서, N+ 드레인 영역(26), P형 기판(25), N+ 소스 영역(22)으로 구성되는 NPN 트랜지스터가 턴온되기 위해서는 많은 시간이 필요하고, 노드 N1에 큰 전압이 걸려야 한다. 그러나 본 발명에서는 P+ 픽업 영역(30)이 활성 영역에서 거리를 두고 떨어져 있는 곳에 형성되는 것이 아니라, N+ 소스 영역(32) 내부에 형성되기 때문에, N+ 드레인 영역(36)을 통해 P형 기판(35)으로 유입된 전류는 N+ 드레인 영역(36)과 매우 가까운 위치에 있는 P+ 픽업 영역(30)을 통해 접지 단자로 매우 빨리 빠져나간다. 이러한 현상은 P형 기판(35)과 P+ 픽업 영역(30) 사이의 저항 R이 작아지기 때문인 것으로도 설명할 수 있다. 이처럼 P형 기판과 P+ 픽업 영역 사이의 전류 경로가 빨리 생성되면 NPN 바이폴라 트랜지스터 T1의 턴온 시점도 빨라지고, 따라서 게이트 산화막(33)이 파괴되기 전에 ESD 보호 회로가 빨리 작동하도록 할 수 있다. 종래 구조에서는 활성 영역의 바깥 경계에서 P+ 픽업 영역(20)까지의 거리가 4~5μm나 되지만(0.18μm급 소자에서도 3μm 이상), 본 발명에서는 N+ 소스 영역(32) 내부에 P+ 픽업 영역(30)이 형성되어 있으므로 N+ 드레인 영역(36)에서 P+ 픽업 영역(30)까지의 거리는 종래 구조에 비해 수십배 더 짧으므로 전류 경로의 형성이나 NPN 바이폴라 트랜지스터의 턴온 시점을 크게 단축할 수 있다.As described above with reference to FIG. 2, in the related art, the current flowing into the P-type substrate 25 having a large resistance is discharged to the ground through the P + pickup region 20 which is separated from the active region by a distance. It takes a long time for the current path to be formed between 25 and the P + pickup region 20. Therefore, the NPN transistor composed of the N + drain region 26, the P-type substrate 25, and the N + source region 22 needs a long time to turn on, and a large voltage must be applied to the node N 1 . However, in the present invention, since the P + pick-up region 30 is not formed at a distance from the active region but is formed inside the N + source region 32, the P-type substrate 35 is formed through the N + drain region 36. Current flows into the ground terminal very quickly through the P + pick-up region 30 which is very close to the N + drain region 36. This phenomenon can also be explained by the fact that the resistance R between the P-type substrate 35 and the P + pickup region 30 becomes small. The rapid generation of the current path between the P-type substrate and the P + pick-up region also speeds up the turn-on of the NPN bipolar transistor T1, thus enabling the ESD protection circuit to operate quickly before the gate oxide film 33 is destroyed. In the conventional structure, the distance from the outer boundary of the active area to the P + pick-up area 20 is 4 to 5 μm (3 μm or more even for 0.18 μm class devices), but in the present invention, the P + pick-up area 30 is formed inside the N + source area 32. Since the distance from the N + drain region 36 to the P + pickup region 30 is several orders of magnitude shorter than that of the conventional structure, the formation of the current path and the turn-on time of the NPN bipolar transistor can be greatly shortened.

도 4는 본 발명의 다른 실시예에 따른 NMOS 다이오드의 구조를 설명하기 위한 배치설계도이다.4 is a layout diagram illustrating a structure of an NMOS diode according to another embodiment of the present invention.

도 4를 참조하면 NMOS 다이오드가 여러 개의 다이오드가 병렬 연결된 점은 도 3의 실시예와 동일하지만, P+ 픽업 영역(60)은 도 3의 실시예(30)와 달리 N+ 소스 영역(32) 내에 선 형태로 배치되어 있지 아니하고, 이웃 다이오드의 P+ 픽업 영역(60)과 연결되는 사각환 모양으로 되어 있다. 앞에서 설명했던 것처럼, N+ 드레인 영역(36)을 통해 유입된 정전기 전류는 P형 기판(35) 및 P+ 픽업 영역(60)을 통해 접지 단자로 흘러 가는데, 도 4의 실시예에서는 P+ 픽업 영역(60)을 사각환 모양으로 형성하기 때문에, N+ 드레인 영역(36) 입장에서는 전류 경로를 형성할 통로가 더 많아지고 따라서 P 기판의 저항 R이 더 줄어든다.Referring to FIG. 4, the NMOS diode is connected to several diodes in parallel with the embodiment of FIG. 3, but the P + pickup region 60 is different from the embodiment 30 of FIG. 3 in the N + source region 32. It is not arranged in a shape, but has a square ring shape connected to the P + pickup region 60 of the neighboring diode. As described above, the electrostatic current introduced through the N + drain region 36 flows through the P-type substrate 35 and the P + pickup region 60 to the ground terminal, in the embodiment of FIG. 4, the P + pickup region 60. ) Is formed in a rectangular ring shape, so that the passageway for forming the current path is larger in the N + drain region 36 position, and therefore the resistance R of the P substrate is further reduced.

도 4의 실시예를 도 3의 실시예에 그대로 적용하는 것도 가능하며, NMOS 다이오드의 개수가 많지 않은 경우에 도 4의 실시예를 적용하면 더 효과적이다.It is also possible to apply the embodiment of FIG. 4 to the embodiment of FIG. 3 as it is, and when the number of NMOS diodes is not large, applying the embodiment of FIG. 4 is more effective.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다. Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

예컨대, 앞의 구현예는 N+ 소스/드레인 영역(32, 36), P형 기판 또는 웰(35), P+ 픽업 영역(30)으로 된 NMOS 다이오드 구조를 중심으로 설명하였으나, 이와 반대의 유형으로 된 PMOS 다이오드 구조에는 물론 CMOS 구조에도 본 발명을 적용할 수 있다. 또한, 도 1의 구조로 된 ESD 보호 회로 이외에도 입력 패드 P와 노드 N1 사이에 저항이 연결된 구조 또는 NMOS 다이오드(14)와 접지 사이에 클램프(clamp) 소자가 결합된 구조 등 다양한 구조의 EDS 보호 회로에 본 발명을 적용할 수 있다.For example, the foregoing embodiments have been described centering around an NMOS diode structure of N + source / drain regions 32 and 36, a P-type substrate or well 35, and a P + pickup region 30, but of the opposite type. The present invention can be applied to a PMOS diode structure as well as a CMOS structure. In addition to the ESD protection circuit of FIG. 1, EDS protection of various structures, such as a structure in which a resistor is connected between the input pad P and the node N 1 or a clamp element is coupled between the NMOS diode 14 and the ground. The present invention can be applied to a circuit.

본 발명에 따르면 드레인 영역을 통해 접지 단자로 흐르는 역방향 전류 경로를 매우 빨리 형성할 수 있으므로, 게이트 산화막이 파괴되기 전에 ESD 보호 회로가 재빨리 동작하도록 할 수 있다. According to the present invention, the reverse current path flowing through the drain region to the ground terminal can be formed very quickly, so that the ESD protection circuit can be quickly operated before the gate oxide film is destroyed.

또한, 아주 높은 정전기 전압이 인가되기 전이라도 ESD 보호 회로를 동작시킬 수 있으므로 정전기 방전으로 인한 집적회로 소자의 파괴나 피해를 막을 수 있고, 게이트 산화막의 두께가 얇아져 정전기의 스트레스로 인해 파괴되기 전에 ESD 보호 회로의 신속한 동작을 보장함으로써, 집적회로 소자의 고집적화, 초소형화에 좀 더 효과적으로 대응할 수 있다.In addition, the ESD protection circuit can be operated even before a very high static voltage is applied, thereby preventing damage or damage to the integrated circuit device due to electrostatic discharge. By ensuring the fast operation of the protection circuit, it is possible to respond more effectively to the high integration and miniaturization of the integrated circuit device.

Claims (6)

정전기 방전으로부터 집적회로 소자를 차단하는 보호 회로로서,A protection circuit that blocks an integrated circuit element from electrostatic discharge, 제1 유형의 기판에 형성된 제2 유형의 드레인 영역, 제2 유형의 소스 영역과 상기 드레인 영역과 상기 소스 영역 사이에 형성된 게이트로 구성되는 MOS 트랜지스터를 포함하며,A MOS transistor comprising a second type of drain region formed in the first type of substrate, a second type of source region and a gate formed between the drain region and the source region, 상기 드레인 영역은 정전기 신호가 인가되는 노드에 연결되고, 상기 소스 영역과 게이트는 제1 전원 단자에 연결되며,The drain region is connected to a node to which an electrostatic signal is applied, the source region and a gate are connected to a first power terminal, 상기 소스 영역의 중앙에는 제1 유형의 픽업 영역이 형성되어 있고,In the center of the source region is formed a first type of pickup region, 상기 정전기 신호는 상기 드레인 영역과 기판 및 픽업 영역으로 된 전류 경로와 상기 드레인 영역과 기판 및 소스 영역으로 된 전류 경로를 통해 상기 제1 전원 단자 쪽으로 방전되는 것을 특징으로 하는 정전기 방전 보호 회로.And said electrostatic signal is discharged toward said first power supply terminal through a current path comprising said drain region, a substrate, and a pick-up region, and a current path comprising said drain region, a substrate, and a source region. 제1항에서,In claim 1, 상기 제1 유형은 P형이고 제2 유형은 N형이며, 상기 제1 전원 단자는 접지 전원 단자이고, 상기 픽업 영역의 도핑 농도는 기판의 도핑 농도보다 더 높은 것을 특징으로 하는 정전기 방전 보호 회로.Wherein the first type is P type and the second type is N type, the first power terminal is a ground power terminal, and the doping concentration of the pickup area is higher than the doping concentration of the substrate. 제1항에서,In claim 1, 상기 MOS 트랜지스터는 제1 MOS 트랜지스터와 제2 MOS 트랜지스터를 포함하 며, 제1 MOS 트랜지스터의 픽업 영역은 제2 MOS 트랜지스터의 픽업 영역과 연결되어 사각환을 구성하는 것을 특징으로 하는 정전기 방전 보호 회로.The MOS transistor includes a first MOS transistor and a second MOS transistor, wherein the pickup region of the first MOS transistor is connected to the pickup region of the second MOS transistor to form a square ring. 제1항에서,In claim 1, 상기 제1 유형은 P형이고 제2 유형은 N형이며, 상기 제1 전원 단자는 접지 전원 단자이고, 상기 드레인 영역과 기판 및 소스 영역으로 된 전류 경로는 NPN 바이폴라 트랜지스터에 의해 구성되고 이 트랜지스터의 베이스와 에미터 전압은 상기 드레인 영역과 기판 및 픽업 영역으로 된 전류 경로에 전류가 흐름에 따라 순방향 전압이 되는 것을 특징으로 하는 정전기 방전 보호 회로.The first type is P type and the second type is N type, the first power terminal is a ground power terminal, and the current path between the drain region, the substrate and the source region is constituted by an NPN bipolar transistor, And the base and emitter voltages become forward voltages as the current flows in the current path between the drain region, the substrate, and the pickup region. 정전기 방전으로부터 집적회로 소자를 차단하는 보호 회로를 제조하는 방법으로서,A method of manufacturing a protection circuit for blocking an integrated circuit element from electrostatic discharge, 상기 정전기 방전 보호 회로는 P형의 기판에 형성된 N+ 드레인 영역, N+ 소스 영역과 상기 N+ 드레인 영역과 상기 N+ 소스 영역 사이에 형성된 게이트로 구성되는 NMOS 트랜지스터를 포함하며, 상기 N+ 드레인 영역은 정전기 신호가 인가되는 노드에 연결되고, 상기 N+ 소스 영역과 게이트는 접지 단자에 연결되며,The electrostatic discharge protection circuit includes an NMOS transistor comprising an N + drain region formed on a P-type substrate, an N + source region, and a gate formed between the N + drain region and the N + source region, wherein the N + drain region includes an electrostatic signal. A N + source region and a gate are connected to a ground terminal, 상기 방법은 상기 P형 기판에 상기 N+ 드레인 영역과 상기 N+ 소스 영역을 형성할 때 N+ 소스 영역 중앙 부분을 차단하는 패턴을 갖는 마스크를 이용하여 이온주입하는 단계와,The method includes implanting ions using a mask having a pattern blocking a central portion of an N + source region when forming the N + drain region and the N + source region on the P-type substrate; 상기 N+ 소스 영역 중앙 부분만을 개방하는 패턴을 갖는 마스크를 이용하여 이온주입하여 N+ 소스 영역 중앙에 P+ 픽업 영역을 형성하는 단계를 포함하며,Ion implanting using a mask having a pattern opening only a central portion of the N + source region to form a P + pickup region in the center of the N + source region, 상기 노드에 인가된 정전기 신호는 상기 N+ 드레인 영역과 기판 및 P+ 픽업 영역으로 된 전류 경로와 상기 N+ 드레인 영역과 기판 및 N+ 소스 영역으로 된 전류 경로를 통해 접지 전원 쪽으로 방전되는 것을 특징으로 하는 정전기 방전 보호 회로의 제조 방법.The electrostatic discharge applied to the node is discharged toward the ground power source through the current path of the N + drain region, the substrate and the P + pickup region and the current path of the N + drain region, the substrate and the N + source region Method of manufacturing a protection circuit. 제5항에서,In claim 5, 상기 P+ 픽업 영역을 형성하는 데에 사용하는 마스크는 이웃하는 NMOS 트랜지스터의 P+ 픽업 영역을 서로 연결하는 사각환 모양의 패턴을 포함하는 것을 특징으로 하는 정전기 방전 회로의 제조 방법.And the mask used to form the P + pick-up region comprises a square-shaped pattern connecting the P + pick-up regions of a neighboring NMOS transistor to each other.
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