KR100664691B1

KR100664691B1 - 외부전원을 공급받아 작동되는 디지탈 장치 및 그의 제어방법

Info

Publication number: KR100664691B1
Application number: KR1020050016951A
Authority: KR
Inventors: 김갑식
Original assignee: 김갑식
Priority date: 2005-02-28
Filing date: 2005-02-28
Publication date: 2007-01-04
Also published as: KR20060095830A; US20080143479A1; WO2006091053A1; CN101128641A; JP2008532172A; EP1853782A1

Abstract

이 발명은, 마스터 장치와 슬레이브 장치간의 양방향 통신 기능, 프로세싱 기능, 인증 기능 등이 제공되도록 함과 동시에 레디 패킷신호, 읽기 패킷신호, 쓰기 패킷신호 등을 효율적으로 정의함으로써 시스템의 속도 및 효율성을 높일 수 있는, 외부전원을 공급받아 작동되는 디지탈 장치 및 그의 제어방법에 관한 것으로서,

전원을 공급하기 위한 전원부와, 상기한 전원부에 연결되어 있으며 입력신호가 리세트 신호인지, 레디신호인지, 읽기신호인지, 쓰기신호인지를 판단하는 원와이어 인터페이스와, 상기한 원와이어 인터페이스에 클럭을 제공하기 위한 오실레이터와, 상기한 원와이어 인터페이스의 판단결과에 따라 리세트, 레디, 읽기, 쓰기동작을 수행하는 제어부와, 데이터를 저장하기 위한 램 및 롬과, 시간정보를 제공하기 위한 타이머와, 데이터를 암호화하기 위한 임의수발생기(RNG)와, 상기한 롬에 프로그램을 저장하기 위한 칩프로그램쓰기 인터페이스를 포함하여 이루어진다.

디지탈, 전원부, 리세트, 레디, 읽기, 쓰기, 인터페이스

Description

외부전원을 공급받아 작동되는 디지탈 장치 및 그의 제어방법{Digital device for being operated with outer power source and controlling method thereof}

도 1은 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 전체 블럭 구성도이다.

도 2는 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 전원부의 회로 구성도이다.

도 3은 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 원와이어 인터페이스의 블럭 구성도이다.

도 4는 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 리세트 패킷신호의 타이밍 구성도이다.

도 5는 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 레디 패킷신호의 타이밍 구성도이다.

도 6은 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 읽기 패킷신호의 타이밍 구성도이다.

도 7는 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 쓰기 패킷신호의 타이밍 구성도이다.

도 8은 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 제어방법의 동작 순서도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 제어부 22 : 오실레이터

23 : 원와이어 인터페이스 24 : 전원부

25 : 램 26 : 롬

27 : 타이머 28 : 임의수발생기(RNG)

29 : 칩프로그램쓰기 인터페이스

이 발명은 디지탈 장치 분야에 관한 것으로서, 좀더 세부적으로 말하자면 마스터 장치와 슬레이브 장치간의 양방향 통신 기능, 프로세싱 기능, 인증 기능 등이 제공되도록 함과 동시에 레디 패킷신호, 읽기 패킷신호, 쓰기 패킷신호 등을 효율적으로 정의함으로써 시스템의 속도 및 효율성을 높일 수 있는, 외부전원을 공급받아 작동되는 디지탈 장치 및 그의 제어방법에 관한 것이다.

기계식 잠금장치 보다는 전자식 잠금장치가 상대적으로 안정성이 더 높다는 인식 때문에 일반에 널리 이용되고 있는데, 상기한 전자식 잠금장치로서는, 비밀번호 코드가 내장되어 있는 키를 이용하여 비밀번호 코드를 자동으로 입력시키면 자물쇠의 록킹이 해제되어 문이 열리는 접촉방식 전자식 잠금장치와, 키패드를 설치 하여 놓고서 록킹이 이루어진 뒤에 사용자가 키패드를 통하여 비밀번호를 입력시키면 자물쇠의 록킹이 해제되어 문이 열리는 키입력방식 전자식 잠금장치와, 무선으로 자물쇠부로부터 키로 전원을 공급받아서 키로부터 비밀번호 코드가 출력되도록 동작함으로써 자물쇠의 록킹이 해제되어 문이 열리는 무선방식 전자식 잠금장치 등이 있다.

상기한 접촉방식 전자식 잠금장치는, 비밀번호가 내장되어 있는 키를 자물쇠에 넣으면, 자물쇠로부터 전원이 키로 공급됨에 따라 키의 내부 칩이 작동하여 키의 내부 칩으로부터 비밀번호 코드가 자물쇠로 전달되고, 상기한 비밀번호 코드가 올바른 비밀번호인 경우에 자물쇠의 록킹이 해제되는 동작을 하게 된다.

상기한 접촉식 전자식 잠금장치와 같이 외부(자물쇠)로부터 전원을 공급받아서 작동하게 되는 칩으로서는, 달라스 세마이컨덕터(DALLAS SEMICONDUCTOR)사의 DS2401 등과 같이 외부전원을 공급받아서 ID 값을 출력하는 디지탈 장치가 사용된다.

그러나, 이와 같은 종래의 달라스 세마이컨덕터(DALLAS SEMICONDUCTOR)사의 DS2401 등과 같이 외부전원을 공급받아서 ID 값을 출력하는 디지탈 장치는, 단순히 저장된 ID 값을 출력해주기만 하는 단방향 장치로서 양방향 통신 기능이 제공되지 못하는 문제점이 있다.

또한, 종래의 달라스 세마이컨덕터(DALLAS SEMICONDUCTOR)사의 DS2401 등과 같이 외부전원을 공급받아서 ID 값을 출력하는 디지탈 장치는, 양방향 통신이 지원되지 않기 때문에 프로세싱 기능이 제공되지 못하는 문제점이 있다.

또한, 종래의 달라스 세마이컨덕터(DALLAS SEMICONDUCTOR)사의 DS2401 등과 같이 외부전원을 공급받아서 ID 값을 출력하는 디지탈 장치는, 프로세싱 기능이 지원되지 않기 때문에 인증 기능이 제공되지 못하는 문제점이 있다.

본 발명의 목적은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 마스터 장치와 슬레이브 장치간의 양방향 통신 기능, 프로세싱 기능, 인증 기능 등이 제공되도록 함과 동시에 레디 패킷신호, 읽기 패킷신호, 쓰기 패킷신호 등을 효율적으로 정의함으로써 시스템의 속도 및 효율성을 높일 수 있는, 외부전원을 공급받아 작동되는 디지탈 장치 및 그의 제어방법을 제공하는 데 있다.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 장치의 구성은, 전원을 공급하기 위한 전원부와, 상기한 전원부에 연결되어 있으며 입력신호가 리세트 신호인지, 레디신호인지, 읽기신호인지, 쓰기신호인지를 판단하는 원와이어 인터페이스와, 상기한 원와이어 인터페이스에 클럭을 제공하기 위한 오실레이터와, 상기한 원와이어 인터페이스의 판단결과에 따라 리세트, 레디, 읽기, 쓰기동작을 수행하는 제어부와, 데이터를 저장하기 위한 램 및 롬과, 시간정보를 제공하기 위한 타이머와, 데이터를 암호화하기 위한 임의수발생기(RNG, Random Numbering Generator)를 포함하여 이루어진다.

이 발명의 장치의 다른 구성은, 상기한 롬에 프로그램을 저장하기 위한 칩프로그램쓰기 인터페이스를 더 포함하여 이루어지면 바람직하다.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 방법의 구성은,

동작이 시작되면 입력된 신호가 리세트 패킷신호인지, 레디 패킷신호인지, 읽기 패킷신호인지, 쓰기 패킷신호인지를 판단하는 단계를 포함하여 이루어지며,

상기한 리세트 패킷신호의 타이밍 구성은, 로우상태의 리세트 구간(RESET)과, 하이상태의 홀드 구간(HOLD)과, 로우상태의 응답 구간(RACK, Reset ACK))으로 이루어지며, 리세트 구간(RESET)의 시간(T_RESET)은 4T_UNIT≤T_RESET이고, 응답시작시간(T_{RACK_START})은 T_{RACK_START}≤T_UNIT+T_CLOCK이고, 응답종료시간(T_{RACK_END})은 2T_UNIT+T_CLOCK≤T_{RACK_END}≤3T_UNIT 이며,

상기한 레디 패킷신호의 타이밍 구성은, 로우상태의 요청 구간(REQ)과, 하이상태의 홀드 구간(HOLD)과, 레디 응답 데이터(READY)와 데이터 처리구간(BIT INTERVAL)로 이루어지며, 상기한 요청 구간(REQ)의 시간(T_REQ)은 T_UNIT-T_CLOCK≤T_REQ≤T_UNIT이고, 레디 시작시간(T_{READY_START})은 T_{READY_START}≤T_UNIT+T_CLOCL이고, 레디 종료시간(T_{RECK_END})은 2T_UNIT+T_CLOCL≤T_{RECK_END}≤3T_UNIT 이고, 레디 간격시간(T_{RECK_INTV})은 10T_UNIT≤T_{READY_INTV} 이며,

상기한 읽기 패킷신호의 타이밍 구성은, 로우상태의 요청 구간(REQ)과, 하이상태의 홀드 구간(HOLD)과, 데이터구간(DATA)과 데이터 처리구간(BIT INTERVAL)으로 이루어지며, 상기한 요청 구간(REQ)의 시간(T_REQ)은 T_UNIT-T_CLOCK≤T_REQ≤T_UNIT이고, 읽기 시작시간(T_{READ_START})은 T_{READ_START}≤T_UNIT+T_CLOCK이고, 읽기 종료시간(T_{READ_END})은 2T_UNIT+T_CLOCL≤T_{RACK_END}≤3T_UNIT 이고, 읽기 간격시간(T_{READ_BIT_INTV})은 6T_UNIT≤T_{READ_BIT_INTV} 이고, 읽기 바이트 간격시간(T_{READ_BYTE_INTV})은 2T_UNIT≤T_{READ_BYTE_INTV} 이며,

상기한 쓰기 패킷신호의 타이밍 구성은, 로우상태의 요청 구간(REQ)과, 하이상태의 홀드 구간(HOLD)과, 데이터구간(DATA)과 데이터 처리구간(BIT INTERVAL)으로 이루어지며, 상기한 요청 구간(REQ)의 시간(T_REQ)은 T_UNIT-T_CLOCK≤T_REQ≤T_UNIT이고, 쓰기 시작시간(T_{WRITE_START})은 T_{WRITE_START}≤T_UNIT+T_CLOCK이고, 쓰기 종료시간(T_{WRITE_END})은 2T_UNIT+T_CLOCK≤T_{WRITE_END}≤3T_UNIT 이고, 쓰기 비트 간격시간(T_{WRITE_BIT_INTV})은 6T_UNIT≤T_{WRITE_BIT_INTV} 이고, 쓰기 바이트 간격시간(T_{WRITE_BYTE_INTV})은 2T_UNIT≤T_{WRITE_BYTE_INTV} 인 것을 특징으로 한다.

이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 이 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 동작상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.

참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.

도 1은 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 전체 블럭 구성도이다. 도 1에 도시되어 있는 바와 같이 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 구성은, 전원을 공급하기 위한 전원부(24)와, 상기한 전원부(24)에 연결되어 있으며 입력신호가 리세트 신호인지, 레디신호인지, 읽기신호인지, 쓰기신호인지를 판단하는 원와이어 인터페이스(23)와, 상기한 원와이어 인터페이스(23)에 클럭을 제공하기 위한 오실레이터(22)와, 상기한 원와이어 인터페이스(23)의 판단결과에 따라 리세트, 레디, 읽기, 쓰기동작을 수행하는 제어부(21)와, 데이터를 저장하기 위한 램(25) 및 롬(26)과, 시간정보를 제공하기 위한 타이머(27)와, 데이터를 암호화하기 위한 임의수발생기(RNG)(28)와, 상기한 롬(26)에 프로그램을 저장하기 위한 칩프로그램쓰기 인터페이스(29)를 포함하여 이루어진다.

도 2는 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 전원부의 회로 구성도이다. 도 2에 도시되어 있는 바와 같이 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 전원부(24)의 구성은, 풀업 저항(R)과, 데이터 신호선(DATA)이 순방향 연결되어 있는 정류 다이오드(D)와, 상기한 정류 다이오드(D)의 캐소드와 접지(GND)의 사이에 연결되어 있는 평활 커패시터(C)를 포함하여 이루어진다.

도 3은 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 원와이어 인터페이스의 블럭 구성도이다. 도 3에 도시되어 있는 바와 같이 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 원와이어 인터페이스(23)의 구성은, 입력 신호의 폭을 제어하기 위한 유닛폭 카운터(231)와, 입력 신호의 폭을 조정하기 위한 유닛폭 컨버터(232)와, 1바이트의 입력신호 데이터를 저장하기 위한 1바이트 버퍼(233)와, 입력신호의 CRC(Cyclic Redundancy Checking)를 저장하기 위한 CRC 버퍼(234)와, 상기한 CRC를 비교하기 위한 CRC 비교기(235)와, 입력신호가 리세트 신호인지, 레디신호인지, 읽기신호인지, 쓰기신호인지를 판단하는 메인 컨트롤러(236)와, 램(25)을 제어하기 위한 램 컨트롤러(237)를 포함하여 이루어진다.

도 8은 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 제어방법의 동작 순서도이다. 도 8에 도시되어 있는 바와 같이 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치의 제어방법은, 동작이 시작되는 단계(S10)와, 입력된 신호가 리세트 패킷신호인지를 판단하는 단계(S20)와, 입력된 신호가 리세트 패킷신호가 아닌 경우에 입력된 신호가 레디 패킷신호인지를 판단하는 단계(S30)와, 입력된 신호가 레디 패킷신호가 아닌 경우에 입력된 신호가 읽기 패킷신호 또는 쓰기 패킷신호인지를 판단하는 단계(S40)의 동작 순서도이다.

상기한 구성에 의한, 이 발명의 일실시예에 따른 외부전원을 공급받아 작동되는 디지탈 장치 및 그의 제어방법의 작용은 다음과 같다.

접촉식 전자식 잠금장치와 같이 자물쇠(1)와 키(2)가 결합되면, 자물쇠(1)로부터 전원이 데이터 신호선(DATA)을 통하여 전원부(24)로 공급된다.

전원부(24)는 이와 같이 자물쇠(1)로부터 공급된 전원을 다이오드(D)를 이용하여 정류를 하고 평활 커패시터(C)를 이용하여 평활을 시킨 뒤에 시스템내의 각 부위로 공급되도록 한다.

전원부(24)에 의해 정류 및 평활된 전원이 공급됨으로써 동작이 시작되면(S10), 데이터 신호선(DATA)을 통하여 입력되는 신호가 원와이어 인터페이스(23)의 유닛폭 컨버터(232)를 거쳐 1바이트 버퍼(233)로 전송됨으로써 1바이트 버퍼(233)에 1 바이트의 데이터가 버퍼링된 후 메인 컨트롤러(236)로 전달된다.

원와이어 인터페이스(23)의 메인 컨트롤러(236)는 입력된 1바이트의 데이터가 리세트 패킷신호인지 아닌지를 판단한다(S20).

상기한 리세트 패킷신호의 타이밍 구성은, 도 4에 도시되어 있는 바와 같이, 로우상태의 리세트 구간(RESET)과, 하이상태의 홀드 구간(HOLD)과, 로우상태의 응답 구간(RACK)으로 이루어지며, 리세트 구간(RESET)의 시간(T_RESET)은 4T_UNIT≤T_RESET이고, 응답시작시간(T_{RACK_START})은 T_{RACK_START}≤T_UNIT+T_CLOCK이고, 응답종료시간(T_{RACK_END})은 2T_UNIT+T_CLOCK≤T_{RACK_END}≤3T_UNIT 이다. 상기한 T_UNIT은 단위기준시간이고, 상기한 T_CLOCK은 클럭신호의 타이밍시간이다.

입력신호가 리세트 패킷신호인 경우에 원와이어 인터페이스(23)의 메인 컨트롤러(236)는 리세트 패킷신호가 수신되었음을 제어부(21)로 송신한다.

그러나, 입력신호가 리세트 패킷신호가 아닌 경우에, 원와이어 인터페이스(23)의 메인 컨트롤러(236)는 입력신호가 레디 패킷신호인지 아닌지를 판단한다(S30).

상기한 레디 패킷신호의 타이밍 구성은, 도 5에 도시되어 있는 바와 같이, 로우상태의 요청 구간(REQ)과, 하이상태의 홀드 구간(HOLD)과, 레디 응답 데이터 (READY) 와 데이터 처리구간(BIT INTERVAL)로 이루어지며, 상기한 요청 구간(REQ)의 시간(T_REQ)은 T_UNIT-T_CLOCK≤T_REQ≤T_UNIT이고, 레디 시작시간(T_{READY_START})은 T_{READY_START}≤T_UNIT+T_CLOCL이고, 레디 종료시간(T_{RECK_END})은 2T_UNIT+T_CLOCL≤T_{RECK_END}≤3T_UNIT 이고, 레디 간격시간(T_{RECK_INTV})은 10T_UNIT≤T_{READY_INTV} 이다.

입력신호가 레디 패킷신호인 경우에 원와이어 인터페이스(23)의 메인 컨트롤러는 슬레이브 장치에서 마스터 장치로 전송할 데이터가 있을 경우 또는 수신할 준비가 되어 있을 경우 레디 응답 데이터(READY)를 로우상태로 하고, 슬레이브 장치에서 마스터 장치로 전송할 데이터가 없을 경우 또는 수신할 준비가 되어 있지 않을 경우 레디 응답 데이터(READY)를 하이상태로 하여 마스터 장치인 제어부(21)로 송신한다.

그러나, 입력신호가 레디 패킷신호가 아닌 경우에, 원와이어 인터페이스(23)의 메인 컨트롤러(236)는 입력신호가 읽기 패킷신호 또는 쓰기 패킷신호인지 아닌지를 판단한다(S40).

상기한 읽기 패킷신호의 타이밍 구성은, 도 6에 도시되어 있는 바와 같이, 로우상태의 요청 구간(REQ)과, 하이상태의 홀드 구간(HOLD)과, 데이터구간(DATA)과 데이터 처리구간(BIT INTERVAL)으로 이루어지며, 상기한 요청 구간(REQ)의 시간(T_REQ)은 T_UNIT-T_CLOCK≤T_REQ≤T_UNIT이고, 읽기 시작시간(T_{READ_START})은 T_{READ_START}≤T_UNIT+T_CLOCK이고, 읽기 종료시간(T_{READ_END})은 2T_UNIT+T_CLOCL≤T_{RACK_END}≤3T_UNIT 이고, 읽기 간격시간 (T_{READ_BIT_INTV})은 6T_UNIT≤T_{READ_BIT_INTV} 이고, 읽기 바이트 간격시간(T_{READ_BYTE_INTV})은 2T_UNIT≤T_{READ_BYTE_INTV} 이다.

또한, 상기한 쓰기 패킷신호의 타이밍 구성은, 도 7에 도시되어 있는 바와 같이, 로우상태의 요청 구간(REQ)과, 하이상태의 홀드 구간(HOLD)과, 데이터구간(DATA)과 데이터 처리구간(BIT INTERVAL)으로 이루어지며, 상기한 요청 구간(REQ)의 시간(T_REQ)은 T_UNIT-T_CLOCK≤T_REQ≤T_UNIT이고, 쓰기 시작시간(T_{WRITE_START})은 T_{WRITE_START}≤T_UNIT+T_CLOCK이고, 쓰기 종료시간(T_{WRITE_END})은 2T_UNIT+T_CLOCK≤T_{WRITE_END}≤3T_UNIT 이고, 쓰기 비트 간격시간(T_{WRITE_BIT_INTV})은 6T_UNIT≤T_{WRITE_BIT_INTV} 이고, 쓰기 바이트 간격시간(T_{WRITE_BYTE_INTV})은 2T_UNIT≤T_{WRITE_BYTE_INTV} 이다.

입력신호가 읽기 패킷신호 또는 쓰기 패킷신호인 경우에 원와이어 인터페이스(23)의 메인 컨트롤러(236)는 읽기 패킷신호 또는 쓰기 패킷신호가 수신되었음을 제어부(21)로 송신한다.

이와 같이 원와이어 인터페이스(23)의 메인 컨트롤러(236)는 입력신호가 리세트 신호인지, 레디신호인지, 읽기신호인지, 쓰기신호인지를 판단하여 제어부(21)로 송신을 하게 되며, 제어부(21)는 이와 같이 원와이어 인터페이스(23)로부터 입력되는 신호에 따라 리세트, 레디, 읽기, 쓰기 동작과 같은 프로세싱 기능을 수행하게 된다.

상기한 읽기 및 쓰기를 하는 과정에서 제어부(21)는 원와이어로 이루어진 데 이터 신호선(DATA)을 통하여 자물쇠(1)측의 디지탈 장치들과 양방향 통신을 하게 되며, 즉 마스터 장치와 슬레이브 장치간의 양방향 통신을 하게 되며, 이와 같은 통신 기능을 통하여 인증 데이터를 이용하여 자물쇠(1)를 인증할 수도 있게 된다.

이상의 실시예에서 살펴 본 바와 같이 이 발명은, 마스터 장치와 슬레이브 장치간의 양방향 통신 기능, 프로세싱 기능, 인증 기능 등이 제공되도록 함과 동시에 레디 패킷신호, 읽기 패킷신호, 쓰기 패킷신호 등을 효율적으로 정의함으로써 시스템의 속도 및 효율성을 높일 수 있는, 효과를 갖는다.

Claims

삭제
전원을 공급하기 위한 전원부;

상기한 전원부에 연결되어 있으며 입력신호가 리세트 신호인지, 레디신호인지, 읽기신호인지, 쓰기신호인지를 판단하는 원와이어 인터페이스와, 상기한 원와이어 인터페이스에 클럭을 제공하기 위한 오실레이터;

상기한 원와이어 인터페이스의 판단결과에 따라 리세트, 레디, 읽기, 쓰기동작을 수행하는 제어부;

데이터를 저장하기 위한 램 및 롬;

시간정보를 제공하기 위한 타이머;

데이터를 암호화하기 위한 임의수발생기(RNG); 및

상기한 롬에 프로그램을 저장하기 위한 칩프로그램쓰기 인터페이스를 더 포함하여 이루어지는 것을 특징으로 하는 외부전원을 공급받아 작동되는 디지탈 장치.
제 2항에 있어서, 상기한 전원부의 구성은,

풀업 저항;

데이터 신호선이 순방향 연결되어 있는 정류 다이오드; 및

상기한 정류 다이오드의 캐소드와 접지의 사이에 연결되어 있는 평활 커패시터를 포함하여 이루어지는 것을 특징으로 하는 외부전원을 공급받아 작동되는 디지탈 장치.
제 2항에 있어서, 상기한 원와이어 인터페이스의 구성은,

입력 신호의 폭을 제어하기 위한 유닛폭 카운터;

입력 신호의 폭을 조정하기 위한 유닛폭 컨버터;

1바이트의 입력신호 데이터를 저장하기 위한 1바이트 버퍼;

입력신호의 CRC(Cyclic Redundancy Checking)를 저장하기 위한 CRC 버퍼;

상기한 CRC(Cyclic Redundancy Checking)를 비교하기 위한 CRC 비교기;

입력신호가 리세트 신호인지, 레디신호인지, 읽기신호인지, 쓰기신호인지를 판단하는 메인 컨트롤러; 및

램을 제어하기 위한 램 컨트롤러를 포함하여 이루어지는 것을 특징으로 하는 외부전원을 공급받아 작동되는 디지탈 장치.
동작이 시작되면 입력된 신호가 리세트 패킷신호인지, 레디 패킷신호인지, 읽기 패킷신호인지, 쓰기 패킷신호인지를 판단하는 단계를 포함하여 이루어지며,

상기한 리세트 패킷신호의 타이밍 구성은, 로우상태의 리세트 구간(RESET)과, 하이상태의 홀드 구간(HOLD)과, 로우상태의 응답 구간(RACK, Ready ACK))으로 이루어지며, 리세트 구간(RESET)의 시간(T_RESET)은 4T_UNIT≤T_RESET이고, 응답시작시간 (T_{RACK_START})은 T_{RACK_START}≤T_UNIT+T_CLOCK이고, 응답종료시간(T_{RACK_END})은 2T_UNIT+T_CLOCK≤T_{RACK_END}≤3T_UNIT 이며,

상기한 레디 패킷신호의 타이밍 구성은, 로우상태의 요청 구간(REQ)과, 하이상태의 홀드 구간(HOLD)과, 레디 응답 데이터(READY)와 데이터 처리구간(BIT INTERVAL)로 이루어지며, 상기한 요청 구간(REQ)의 시간(T_REQ)은 T_UNIT-T_CLOCK≤T_REQ≤T_UNIT이고, 레디 시작시간(T_{READY_START})은 T_{READY_START}≤T_UNIT+T_CLOCL이고, 레디 종료시간(T_{RECK_END})은 2T_UNIT+T_CLOCL≤T_{RECK_END}≤3T_UNIT 이고, 레디 간격시간(T_{RECK_INTV})은 10T_UNIT≤T_{READY_INTV} 이며,

상기한 읽기 패킷신호의 타이밍 구성은, 로우상태의 요청 구간(REQ)과, 하이상태의 홀드 구간(HOLD)과, 데이터구간(DATA)과 데이터 처리구간(BIT INTERVAL)으로 이루어지며, 상기한 요청 구간(REQ)의 시간(T_REQ)은 T_UNIT-T_CLOCK≤T_REQ≤T_UNIT이고, 읽기 시작시간(T_{READ_START})은 T_{READ_START}≤T_UNIT+T_CLOCK이고, 읽기 종료시간(T_{READ_END})은 2T_UNIT+T_CLOCL≤T_{RACK_END}≤3T_UNIT 이고, 읽기 간격시간(T_{READ_BIT_INTV})은 6T_UNIT≤T_{READ_BIT_INTV} 이고, 읽기 바이트 간격시간(T_{READ_BYTE_INTV})은 2T_UNIT≤T_{READ_BYTE_INTV} 이며,

상기한 쓰기 패킷신호의 타이밍 구성은, 로우상태의 요청 구간(REQ)과, 하이상태의 홀드 구간(HOLD)과, 데이터구간(DATA)과 데이터 처리구간(BIT INTERVAL)으로 이루어지며, 상기한 요청 구간(REQ)의 시간(T_REQ)은 T_UNIT-T_CLOCK≤T_REQ≤T_UNIT이고, 쓰기 시작시간(T_{WRITE_START})은 T_{WRITE_START}≤T_UNIT+T_CLOCK이고, 쓰기 종료시간(T_{WRITE_END})은 2T_UNIT+T_CLOCK≤T_{WRITE_END}≤3T_UNIT 이고, 쓰기 비트 간격시간(T_{WRITE_BIT_INTV})은 6T_UNIT≤T_{WRITE_BIT_INTV} 이고, 쓰기 바이트 간격시간(T_{WRITE_BYTE_INTV})은 2T_UNIT≤T_{WRITE_BYTE_INTV} 인 것을 특징으로 하는 외부전원을 공급받아 작동되는 디지탈 장치의 제어방법.