KR100664391B1

KR100664391B1 - Method for preventing void of shallow trench isolation

Info

Publication number: KR100664391B1
Application number: KR1020040118389A
Authority: KR
Inventors: 고한석
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2004-12-31
Filing date: 2004-12-31
Publication date: 2007-01-02
Also published as: KR20060078431A

Abstract

본 발명은 얕은 트렌치 소자분리막(shallow trench isolation, 이하 STI)의 보이드(void) 방지 방법에 관한 것으로, 보다 자세하게는 STI 트렌치의 프로파일을 정교하게 변경하여 보이드 발생을 억제하여 반도체 소자의 특성을 개선하기 위한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of preventing voids in shallow trench isolation (STI), and more particularly, to precisely change a profile of an STI trench to suppress voids to improve characteristics of a semiconductor device. It is for.

본 발명의 얕은 트렌치 소자분리막의 보이드 방지 방법은 STI 트렌치 프로파일을 이방성식각 및 등방성식각을 조합하는 공정에 의해 노치(notch)형 또는 스텝(step)형으로 형성하여 보이드 발생을 억제하고 보이드가 발생하더라도 STI CMP 공정시 충분히 제거함으로써, 후속공정에 의해 발생하는 누설과 단락에 의한 문제발생을 억제하여 반도체 소자의 특성을 개선한다.In the void prevention method of the shallow trench isolation layer of the present invention, the STI trench profile is formed in a notch type or a step type by combining anisotropic etching and isotropic etching to suppress the generation of voids and generate voids. By sufficiently removing during the STI CMP process, problems caused by leakage and short circuit caused by subsequent processes are suppressed to improve the characteristics of the semiconductor device.

STI, 트렌치, 프로파일, 노치형, 스텝형, 보이드.STI, trench, profile, notched, stepped, void.

Description

Method for preventing void of shallow trench isolation

도 1은 종래기술에 따른 STI 공정단면도.1 is a cross-sectional view of the STI process according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 STI 공정단면도.2a to 2f are cross-sectional views of the STI process according to the present invention.

종래의 반도체장치에서 STI 방법을 사용하여 필드 분리가 이루어지는 과정을 도 1을 참조하여 간단히 살펴보면, 우선 얇은 자연산화막(11)이 형성된 실리콘 기판(10)에 패턴용 실리콘 질화막(13)을 적층하고 패터닝하여 필드 분리 절연막(20)이 채워질 영역을 개방시킨다. 개방시키는 방법으로 식각방법을 이용한다. 식각에 사용되는 물질은 실리콘과 실리콘 질화막에 대해 다른 식각선택비를 가지는 에천트를 사용한다. 실리콘 질화막(13)을 이용한 패터닝 작업은 패턴의 정밀성이 떨어지는 경향이 있으므로 실리콘 질화막(13) 위에 얇은 고온 산화막(HTO:15)을 증착시켜 패터닝 작업의 버퍼층으로 사용하기도 한다.A process of field separation using a STI method in a conventional semiconductor device will be briefly described with reference to FIG. 1. First, a patterned silicon nitride film 13 is laminated and patterned on a silicon substrate 10 having a thin natural oxide film 11 formed thereon. Thus, the region to be filled with the field isolation insulating film 20 is opened. The etching method is used as an opening method. The material used for etching uses an etchant having a different etching selectivity for silicon and silicon nitride. Since the patterning operation using the silicon nitride film 13 tends to be inferior in pattern precision, a thin high temperature oxide film (HTO) 15 is deposited on the silicon nitride film 13 and used as a buffer layer for patterning work.

다음으로 실리콘 질화막(13)을 식각 마스크로 이용하여 기판(10)의 실리콘층을 식각한다. 식각이 종료되면 실리콘 기판(10)에는 일정한 폭과 깊이를 가진 빈 공간(Trench)이 형성된다. 공간 내면에는 자연산화막이 얇게 형성되는데 대개 여기에 열 산화를 통해 실리콘 산화막(17)을 더 키우게 된다. 그리고 산화막 위로 실리콘 질화막을 막질간 스트레스에 대한 버퍼층으로 형성할 수도 있다. 빈 공간은 CVD(Chemical vapour depisition)를 이용하여 필드 분리 절연막(20)으로 실리콘 산화막을 증착시켜 메우게 된다.Next, the silicon layer of the substrate 10 is etched using the silicon nitride film 13 as an etching mask. After etching is completed, a trench having a predetermined width and depth is formed in the silicon substrate 10. A thin natural oxide film is formed on the inner surface of the space, and the silicon oxide film 17 is further grown through thermal oxidation. The silicon nitride film may be formed as a buffer layer for interlayer stress over the oxide film. The empty space is filled by depositing a silicon oxide film on the field isolation insulating film 20 using CVD (Chemical Vapor Depisition).

그리고 실리콘 질화막(13) 패턴의 위쪽으로 증착된 실리콘 고온 산화막(15)은 화학기계적연마(Chemical Mechanical Polishing, 이하 CMP)를 이용하여 평탄화하는 과정에서 제거하게 된다. 이를 통해 단면상으로는 공간과 공간에 적층되는 실리콘 산화막 사이의 분리가 이루어진다. 분리가 된 상태에서 후속 공정을 진행하기 위해서는 액티브 영역 위에 남아있는 실리콘 질화막(13) 패턴을 제거한다.The silicon high temperature oxide film 15 deposited above the silicon nitride film 13 pattern is removed in the process of planarization using chemical mechanical polishing (CMP). This allows separation between the space and the silicon oxide film stacked in the space on the cross section. In order to proceed with the subsequent process in the separated state, the silicon nitride film 13 pattern remaining on the active region is removed.

상기 필드 분리 절연막(20)은 주로 도핑되지 않은 산화막(Non-Silicate glass, 이하 NSG)이 사용되는 바, 이러한 NSG 막질은 후속 공정인 이온주입(implant)공정, 습식식각(wet etch)공정 등을 거치면서 점차 보이드(19) 막질이 드러나게 되어 딤플 결함을 발생하게 된다. 또한 상기 딤플은 후속 공정인 게이트 산 화막 및 게이트 폴리의 형성시 딤플 내부로 폴리 막질이 형성되어 게이트 식각(Gate Etch) 후에는 딤플 내에 존재하는 폴리끼리 서로 연결되어 브릿지(Bridge)를 유발한다.As the field isolation insulating film 20, an undoped oxide film (NSG) is mainly used. The NSG film may be formed by a subsequent implantation process, a wet etch process, or the like. Through the process, the voids 19 are exposed to film quality, which causes dimple defects. In addition, the dimple has a poly film quality formed inside the dimple during the formation of the gate oxide film and the gate poly, which are subsequent processes, and after the gate etching, the polys present in the dimple are connected to each other to cause a bridge.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, STI 트렌치 프로파일을 이방성식각 및 등방성식각을 조합하는 공정에 의해 노치(notch)형 또는 스텝(step)형으로 형성하여 보이드 발생을 억제하고 보이드가 발생하더라도 STI CMP 공정시 충분히 제거함으로써, 반도체 소자의 특성을 개선하는 얕은 트렌치 소자분리막의 보이드 방지 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above-mentioned disadvantages and problems of the prior art, by forming a notched (step) or step (step) by the process of combining the anisotropic etching and anisotropic etching STI trench profile It is an object of the present invention to provide a void prevention method of a shallow trench isolation layer that suppresses void generation and sufficiently removes voids during the STI CMP process, thereby improving characteristics of semiconductor devices.

본 발명의 상기 목적은 반도체 기판 상에 패드 산화막과 질화막을 차례로 증착하고 그 상부에 트렌치 영역을 정의하기 위한 마스크 패턴이 형성되는 단계; 및The above object of the present invention comprises the steps of depositing a pad oxide film and a nitride film on the semiconductor substrate in turn and forming a mask pattern for defining a trench region thereon; And

상기 정의된 트렌치 영역을 이방성 및 등방성 식각을 조합하여, 트렌치를 형성하고, 상기 트렌치의 하부로부터 40% 내지 70% 높이 위치에 노치(notch)형태의 돌출부를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 얕은 트렌치 소자분리막의 보이드 방지 방법에 의해 달성된다.Forming a trench by combining the defined trench region with anisotropic and isotropic etching, and forming a notch-shaped protrusion at a position of 40% to 70% height from the bottom of the trench. Is achieved by a void prevention method of a shallow trench isolation layer.

또한, 본 발명의 상기 목적은 반도체 기판 상에 패드 산화막과 질화막을 차 례로 증착하고 그 상부에 트렌치 영역을 정의하기 위한 마스크 패턴이 형성되는 단계; 및 상기 정의된 트렌치 영역을 이방성 및 등방성 식각을 조합하여, 트렌치를 형성하고, 상기 트렌치의 하부로부터 40% 내지 70% 높이 위치에 스텝(step)형태의 돌출부를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 얕은 트렌치 소자분리막의 보이드 방지 방법에 의해서도 달성된다.In addition, the above object of the present invention is a step of forming a mask pattern for sequentially depositing a pad oxide film and a nitride film on the semiconductor substrate and defining a trench region thereon; And forming an trench in the defined trench region by combining anisotropic and isotropic etching, and forming a stepped protrusion at a position of 40% to 70% height from the bottom of the trench. It is also achieved by the void prevention method of the shallow trench element isolation film.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a 내지 도 2f는 본 발명에 따른 STI 공정단면도를 나타낸 것이다. 먼저, 도 2a에 도시된 바와 같이, 반도체 기판(30) 상에 패드 산화막(40)과 패드 질화막(50)을 차례로 형성한다. 다음, 도 2b에 도시된 바와 같이, 감광막으로 마스크 패턴을 형성하여 STI 트렌치 영역을 정의한다.Figure 2a to 2f shows a cross-sectional view of the STI process according to the present invention. First, as shown in FIG. 2A, a pad oxide film 40 and a pad nitride film 50 are sequentially formed on the semiconductor substrate 30. Next, as illustrated in FIG. 2B, a mask pattern is formed of a photosensitive film to define an STI trench region.

다음, 도 2c에 도시된 바와 같이, 상기 정의된 트렌치 영역에 있는 패드 질화막(50)과 패드 산화막(40) 그리고 반도체 기판(30)을 차례로 식각하여 트렌치(80)를 형성한다. 이 때, 상기 트렌치(80)를 형성하기 위한 식각공정은 건식 식각으로 진행하고 이방성(anisotropic) 및 등방성(isotropic) 식각을 조합하여 트렌치(80)의 하부로부터의 높이 40% 내지 70% 위치에 노치형태의 돌출부(70)를 형성한다.Next, as shown in FIG. 2C, the trench 80 is formed by sequentially etching the pad nitride layer 50, the pad oxide layer 40, and the semiconductor substrate 30 in the defined trench region. At this time, the etching process for forming the trench 80 proceeds to dry etching and notches at a height of 40% to 70% from the bottom of the trench 80 by combining anisotropic and isotropic etching. Form the protrusion 70 of the form.

다음, 도 2d에 도시된 바와 같이, 상기 트렌치(80)에 STI 라이너 산화막(90)을 형성한다. 이 후의 공정은 일반적인 공정수순에 의해 진행한다. 즉, STI 갭필 산화막을 형성하고 CMP 공정을 진행하며 폴리를 형성하고 게이트 패턴을 형성하여 게이트를 완성하는 것이다.Next, as shown in FIG. 2D, an STI liner oxide layer 90 is formed in the trench 80. The subsequent process proceeds according to the general process procedure. That is, the gate is completed by forming an STI gap fill oxide film, performing a CMP process, forming a poly, and forming a gate pattern.

이 때, 상기 STI 갭필 산화막을 형성한 후에는, 공정 분위기에 의해 산화막이 자연적으로 성장하게 되고 보이드가 발생하게 되는 바, 본 발명에 따라 STI 프로파일을 노치형태로 변경하게 되면 상기 보이드 발생이 최대한 억제되는 것이다. 또한, 상기 트렌치(80) 내에 보이드가 발생하더라도, 노치형태로 변경된 STI 프로파일에서는 상기 노치형 돌출부(70) 이하의 높이에서는 거의 보이드가 발생하지 않게 되며, 상기 노치형 돌출부(70) 이상의 높이에서만 간혹 보이드가 발생하는 바, 이렇게 발생한 보이드는 상기 STI CMP 공정시 충분히 제거될 수 있는 것이다.At this time, after the STI gap fill oxide film is formed, the oxide film naturally grows and voids are generated by the process atmosphere. When the STI profile is changed to the notch shape according to the present invention, the void generation is suppressed as much as possible. Will be. In addition, even if voids are formed in the trench 80, in the STI profile changed into a notch shape, voids rarely occur at a height below the notched protrusions 70, and sometimes only at a height above the notched protrusions 70. As voids are generated, such voids can be sufficiently removed during the STI CMP process.

도 2e와 도 2f는 상기 도 2c에 도시된 STI 노치형 프로파일을 다른 형태로 변경한 다른 실시예를 나타낸 것이다. 상기 도 2e와 도 2f는 계단식으로 형성되는 스텝(step) 형태인 바, 이러한 스텝형태(71, 72)를 갖는 STI 트렌치에서도 역시 보이드 발생을 억제할 수 있다. 상기 도 2f의 스텝(72)은 상기 도 2e의 스텝(71)의 각을 다소 변경시킨 형태이다. 또한, 상기 트렌치(80) 내에 보이드가 발생하더라도, 스텝형태(71, 72)로 변경된 STI 프로파일에서는 상기 스텝(71, 72) 이하의 높이에서는 거의 보이드가 발생하지 않게 되며, 상기 스텝(71, 72) 이상의 높이에서만 간혹 보이드가 발생하는 바, 이렇게 발생한 보이드는 상기 STI CMP 공정시 충분히 제거될 수 있는 것이다.2E and 2F illustrate another embodiment in which the STI notched profile shown in FIG. 2C is changed to another form. 2E and 2F are stepped steps formed in a stepped manner, it is possible to suppress the generation of voids in the STI trenches having the stepped steps 71 and 72 as well. Step 72 of FIG. 2F is a form in which the angle of step 71 of FIG. 2E is changed somewhat. In addition, even if voids are generated in the trench 80, in the STI profile changed to the step shapes 71 and 72, almost no voids are generated at the heights of the steps 71 and 72 and lower, and the steps 71 and 72. Voids sometimes occur only at heights above), which can be sufficiently removed during the STI CMP process.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 얕은 트렌치 소자분리막의 보이드 방지 방법은 STI 트렌치 프로파일을 이방성식각 및 등방성식각을 조합하는 공정에 의해 노치(notch)형 또는 스텝(step)형으로 형성하여 보이드 발생을 억제하고 보이드가 발생하더라도 STI CMP 공정시 충분히 제거함으로써, 후속공정에 의해 발생하는 누설과 단락에 의한 문제발생을 억제하여 반도체 소자의 특성을 개선한다.Accordingly, in the method of preventing voids of the shallow trench isolation layer of the present invention, the STI trench profile is formed in a notch type or a step type by combining anisotropic etching and isotropic etching to suppress void generation and voids. Even if it occurs, it is sufficiently removed during the STI CMP process, thereby suppressing the problem caused by leakage and short circuit caused by the subsequent process, thereby improving the characteristics of the semiconductor device.

Claims

In the void prevention method of the shallow trench isolation layer,

Depositing a pad oxide film and a pad nitride film sequentially on the semiconductor substrate and forming a mask pattern thereon to define a trench region;

Combining the defined trench region with anisotropic and isotropic etching by a dry etching process to form a trench, and forming a notch-shaped protrusion at a position of 40% to 70% height from the bottom of the trench; And

Forming an STI liner oxide in the trench

Method of preventing voids in the shallow trench isolation layer, characterized in that comprises a.

In the void prevention method of the shallow trench isolation layer,

Depositing a pad oxide film and a nitride film sequentially on the semiconductor substrate and forming a mask pattern thereon to define a trench region;

Combining the defined trench region with anisotropic and isotropic etching by a dry etching process to form a trench, and forming a stepped protrusion at a position of 40% to 70% height from the bottom of the trench; And

Forming an STI liner oxide in the trench

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