KR100660891B1 - Semiconductor device having vertical channel transistor and method for manufacturing the same - Google Patents

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박동건
서형원
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Abstract

A semiconductor device and a manufacturing method thereof are provided to improve the degree of integration by using an improved pillar structure with two vertical channel transistors. A semiconductor device includes a substrate(100), a plurality of pillars, a lower gate electrode, and an upper gate electrode. The plurality of pillars are arranged along first and second directions on the substrate. Each pillar is composed of a lower channel portion, an upper channel portion and a common drain portion(120) between the lower and the upper channel portions. The lower gate electrode(225) is used for enclosing a first periphery of the lower channel portion of the pillar. The upper gate electrode(215) is used for enclosing a second periphery of the upper channel portion of the pillar.

Description

수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법{Semiconductor Device Having Vertical Channel Transistor And Method For Manufacturing The Same} A semiconductor device and a method of manufacturing {Semiconductor Device Having Vertical Channel Transistor And Method For Manufacturing The Same} comprising a vertical-channel transistor

도 1a 내지 도 1l는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 사시도들이다. Figure 1a to Figure 1l is are perspective views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 평면도들이다. Figures 2a-2f are the plan views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3w는 도 2a 내지 도 2f의 절단선 AA와 절단선 BB를 따라 취해진 단면도들이다. Figures 3a-3w are sectional views taken along section line AA and the cutting line BB of Fig. 2a to 2f.

도 4는 본 발명의 일 실시예에 따른 반도체 소자의 셀 어레이 영역의 일부를 나타낸 회로도이다. Figure 4 is a circuit diagram showing a part of a cell array region of a semiconductor device according to an embodiment of the present invention.

(도면의 주요 부위에 대한 부호의 설명) (Description of the Related portion of the drawing)

100 : 기판 101 : 지지기판 100: substrate 101: a support substrate

102 : 매립절연막 103 : 반도체 활성층 102: buried insulating film 103: semiconductor active layer

140 : 하부 스토리지 노드 전극부 245 : 하부 플레이트 전극 140: lower portion of storage node electrode 245: lower plate electrode

130 : 하부 소오스부 122 : 하부 채널부 130: lower source portion 122: lower channel portion

225 : 하부 게이트 전극 255 : 하부 워드라인 225: bottom gate electrode 255: lower wordline

120 : 공통 드레인부 265 : 비트 라인 120: a common drain region 265: a bit line

112 : 상부 채널부 215 : 상부 게이트 전극 112: an upper channel portion 215: upper gate electrode

275 : 상부 워드라인 110 : 상부 소오스부 275: upper word line 110: top source unit

284 : 상부 스토리지 전극 패드 285 : 상부 스토리지 전극 284: an upper storage electrode pad 285: upper storage electrode

295 : 상부 플레이트 전극 295: upper plate electrode

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device and a method of manufacturing the same provided with a vertical-channel transistor.

게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 플래너 타입의 트랜지스터를 채용하는 반도체 소자에 있어서, 반도체 소자의 집적 밀도가 증가함에 따라 채널 길이를 감소시키고자 하는 시도가 계속되고 있다. In the semiconductor device of a gate electrode is formed on the semiconductor substrate employing the transistor of the planar type in which the junction region is formed on the gate electrode on both sides, in an attempt to reduce the channel length, as the integration density of semiconductor devices and minimizes the chair continues have. 그러나, 채널 길이를 감소시키면 드레인 유기 장벽 저하(DIBL:drain induced barrier lowering), 핫 캐리어 효과(hot carrier effect) 및 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)가 발생한다. However, the drain barrier lowering organic reducing the channel length: the (DIBL drain induced barrier lowering), hot carrier effects (hot carrier effect) and the punch-through (punch through) and a short channel effect (short channel effect) occurs: 이러한 단채널 효과를 방지하기 위하여, 접합 영역의 깊이를 감축시키는 방법 및 채널 영역에 그루브(groove)를 형성하여 상대적으로 채널 길이를 연장하는 방법 등 다양한 방법이 제안되었다. In order to avoid the short channel effect, and a method and a channel region to reduce the depth of the junction region to form a groove (groove) it has been proposed a variety of methods, including how to relatively extend the length of the channel.

그러나, 반도체 메모리 소자, 특히, DRAM(dynamic random access memory)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라, 단채널 효과를 방지하기 위한 상기 시도들도 한계에 다다르고 있다. However,, it is approaching to a limit in the attempt to prevent short channel effect, as close to the integration density of the semiconductor memory device, in particular, DRAM (dynamic random access memory) Gigabit (giga bit).

이를 해결하기 위해, 수직 채널을 구비하는 트랜지스터들이 개시되었다. To solve this problem, they transistor having a vertical channel have been disclosed.

미국특허 제5,885,864호는 수직 채널을 갖는 트랜지스터를 구비하는 메모리 셀을 개시한다. U.S. Patent No. 5,885,864 discloses a memory cell including a transistor having a vertical channel. 상기 메모리 셀은 실리콘 물질의 필라부를 둘러싸는 게이트 전극, 상기 필라부의 상부 부분에 위치하는 제1 소오스/드레인 전극 및 상기 필라부의 베이스에서 실질적으로 수평으로 연장된 실리콘 물질 내에 위치하는 제2 소오스/드레인 전극을 구비하는 억세스 트랜지스터; The memory cell is a second source / drain which is located within a silicone material extending generally horizontally in a first source / drain electrode and a base wherein the pillar portion which is located on the pillar includes a gate electrode, an upper portion of the pillar portion surrounding the silicon material access transistor having an electrode; 및 상기 제1 소오스/드레인 전극에 연결된 스토리지 전극을 구비하는 스토리지 캐패시터를 포함한다. And a storage capacitor having the first storage electrode connected to the first source / drain electrode.

또한, 스노우치 등(K. Sunouchi et. al)은 "64/256 메가비트 DRAM을 위한 서라운딩 게이트 트랜지스터 셀(A Surrounding Gate Transistor Cell for 64/256Mbit DRAMs)"이라는 제목의 논문을 Techn. Further, values ​​such as snow (K. Sunouchi et. Al) is Techn the paper titled "64/256 surrounding gate transistor cells for Megabit DRAM (A Surrounding Gate Transistor Cell for 64 / 256Mbit DRAMs)". Digest IEDM, pp.23-25, 1989에 개시하였다. It was disclosed in IEDM Digest, pp.23-25, 1989. 상기 논문은 서라운딩 게이트 트랜지스터 셀을 개시한다. The paper document discloses a round-gate transistor cells. 상기 셀은 필라 실리콘 아일랜드를 둘러싸는 트랜스퍼 게이트와 캐패시터 전극을 구비한다. The cell may surround the pillar silicon island is provided with a transfer gate and a capacitor electrode. 상기 실리콘 필라의 상부에 비트 라인이 콘택된다. The bit line contact is on top of the silicon pillar. 즉, 하나의 메모리 셀을 위한 모든 소자들이 하나의 실리콘 필라에 위치한다. That is, all the elements for a single memory cells are located in one silicon pillar.

상기 미국특허 및 상기 논문에 개시된 셀은 하나의 실리콘 필라영역에 트랜지스터와 캐패시터를 구비하므로 4F 2 의 소자 평면적을 갖게 된다. It disclosed in the U.S. Patent and the paper in one cell, so a silicon pillar having a region of the transistor and the capacitor element will have a plan area of 4F 2. 따라서, 소자의 평면적을 줄이는데 있어서 한계를 내포하고 있다. Accordingly, and in reducing the plan view of the device it contains the limit.

본 발명이 이루고자 하는 기술적 과제는 초고집적 소자에 적용될 수 있는 반도체 소자를 제공하는 것이다. The present invention is to provide a second semiconductor device that can be applied to a highly integrated device.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 초고집적 소자에 적용할 수 있는 반도체 소자의 제조방법을 제공하는 것이다. It is another object of the present invention is to provide a method of manufacturing a semiconductor device that can be applied to the second integrated device.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 소자를 제공한다. One aspect of the present invention to achieve the above aspect there is provided a semiconductor device. 상기 반도체 소자는 기판을 구비한다. The semiconductor device comprises a substrate. 상기 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 필라들이 위치한다. And to the first direction and arranged in the pillar in a second direction intersecting the first direction on the substrate. 상기 각 필라는 하부 채널부, 상부 채널부 및 상기 하부 채널부과 상기 상부 채널부 사이에 위치하는 공통 드레인부를 구비한다. Wherein each pillar is provided with a common drain part which is located between the lower channel portion, the upper channel and the lower channel section charged the upper channel portion. 상기 하부 채널부의 외주를 둘러싸는 하부 게이트 전극이 제공되고, 상기 상부 채널부의 외주를 둘러싸는 상부 게이트 전극이 제공된다. The bottom gate electrode surrounding the periphery of the lower channel portion is provided, surrounding the outer upper channel portion is provided with an upper gate electrode.

상기 필라는 상기 하부 채널부의 하부에 위치하는 하부 스토리지 노드 전극부를 더 구비하고, 상기 반도체 소자는 상기 상부 채널부의 상부에 위치하는 상부 스토리지 노드 전극을 더 포함할 수 있다. The pillars, and further comprising a lower storage node electrode located below the lower channel portion, the semiconductor element may further include an upper storage node electrode which is located above the upper channel portion. 나아가, 상기 반도체 소자는 상기 필라들의 상기 하부 스토리지 노드 전극부들을 둘러싸는 하부 플레이트 전극을 더 구비할 수 있다. Further, the semiconductor device may further include a lower plate electrodes surrounding the lower storage node electrode portions of the pillar.

또한, 상기 필라는 상기 하부 채널부와 상기 하부 스토리지 노드 전극부 사이에 위치하는 하부 소오스부를 더 구비할 수 있다. Further, the pillar may further comprising a lower source which is located between the lower channel portion and the lower portion of storage node electrodes. 이 때, 상기 하부 게이트 전극은 상기 공통 드레인부 및 상기 하부 소오스부와 전기적으로 절연된다. At this time, the lower gate electrode is electrically isolated from the drain and the common source unit and the lower unit.

한편, 상기 필라는 상기 상부 채널부와 상기 상부 스토리지 노드 전극 사이에 위치하는 상부 소오스부를 더 포함할 수 있다. On the other hand, the pillar may further include a top source which is located between the upper channel portion and the upper storage node electrode. 이 때, 상기 상부 게이트 전극은 상기 공통 드레인부 및 상기 상부 소오스부와 전기적으로 절연된다. At this time, the upper gate electrode is electrically insulated from the common drain and the source part and the upper part. 상기 반도체 소자는 상기 상부 소오스부와 상기 상부 스토리지 노드 전극 사이에 위치하는 스토리지 노드 콘택 패드를 더 구비할 수 있다. The semiconductor device may further include a storage node contact pad located between the top source part and the upper storage node electrode.

상기 반도체 소자는 상기 제1방향으로 배열된 필라들의 하부 게이트 전극들에 접속하는 하부 워드라인을 더 포함할 수 있다. The semiconductor device may further include a lower word line connected to the lower gate electrode of the pillars arranged in the first direction. 이 때, 상기 하부 워드라인은 상기 하부 게이트 전극의 외주를 둘러쌀 수 있다. At this time, the lower word line may surround the outer periphery of the lower gate electrode.

한편, 상기 반도체 소자는 상기 제2방향으로 배열된 필라들의 공통 드레인부들에 접속하는 비트 라인을 더 포함할 수 있다. On the other hand, the semiconductor device may further include a bit line connected to a common drain portions of the pillars arranged in the second direction. 이 때, 상기 비트 라인은 상기 공통 드레인부를 둘러쌀 수 있다. At this time, the bit line may surround parts of the common drain.

또한, 상기 제1방향으로 배열된 필라들의 상부 게이트 전극들에 접속하는 상부 워드라인을 더 포함할 수 있다. And, the method may further include an upper word line connected to said first direction, an upper gate electrode of the array of pillars with. 이 때, 상기 상부 워드라인은 상기 상부 게이트 전극을 둘러쌀 수 있다. At this time, the upper word line may surround the upper gate electrode.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 소자의 제조방법을 제공한다. One aspect of the present invention to achieve the above aspect there is provided a method of manufacturing a semiconductor device. 상기 제조방법은 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 하드 마스크 패턴들을 형성하고; The manufacturing method and forming a hard mask pattern is arranged in a second direction crossing the first direction and the first direction on the substrate; 상기 각 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여, 상기 하드 마스크 패턴의 폭보다 좁은 폭을 갖는 기둥 형태의 상부 채널부를 형성하고; And performing each of the hard mask pattern as a mask by etching the substrate, forming an upper channel portion of the columnar shape having a smaller width than a width of the hard mask pattern; 상기 상부 채널부의 외주에 상부 게이트 전극을 형성하고; The outer circumference of the upper channel portion to form a top gate electrode; 상기 상부 게이트 전극을 마스크로 하여 상기 기판을 식각 하여, 기둥 형태의 공통 드레인부를 형성하고; Etching the substrate to the top gate electrode as a mask, to form a common drain of the pillar shape; 상기 공통 드레인부의 측벽에 절연 스페이서를 형성하고; Forming an insulating spacer on a sidewall of the common drain portion; 상기 하드 마스크 패턴 및 상기 절연 스페이서를 마스크로 하여 상기 기판을 식각하여, 상기 공통 드레인부의 폭보다 좁은 폭을 갖는 기둥 형태의 하부 채널부를 형성하고; And the hard mask pattern and the insulating spacers as a mask by etching the substrate, forming a lower channel of the columnar shape having a narrower width than the common drain portion; 상기 하부 채널부의 외주에 하부 게이트 전극을 형성하는 것을 포함한다. It includes forming a bottom gate electrode on the outer circumference of the lower channel portion.

상기 하부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 하부 스토리지 노드 전극부를 형성하고; And the lower gate electrode as a mask by etching the substrate, to form columnar shape of the lower parts of the storage node electrode; 상기 하드 마스크 패턴을 제거하고; Removing the hard mask pattern; 상기 상부 채널부 상에 상부 스토리지 노드 전극을 형성할 수 있다. An upper storage node electrode on the upper channel portion can be formed.

상기 하부 스토리지 노드 전극부를 형성하기 전에, 상기 하드 마스크 패턴 및 상기 하부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 하부 소오스부를 형성할 수 있다. Before the formation of the lower parts of the storage node electrode, by etching the substrate with the hard mask pattern and the lower gate electrode as a mask, it is possible to form columnar shape of the lower parts of the source. 또한, 상기 상부 채널부를 형성하기 전에, 상기 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여 상부 소오스부를 형성할 수 있다. Further, before the formation of the upper channel portion, to the substrate to etch the hard mask pattern as a mask to form the upper parts of the source. 이 경우, 상기 상부 스토리지 노드 전극은 상기 상부 소오스부 상에 형성할 수 있다. In this case, the upper storage node electrode may be formed on the top source unit.

상기 상부 스토리지 노드 전극을 형성하기 전에, 상기 상부 소오스부 상에 스토리지 노드 콘택 패드를 형성할 수 있다. Before forming the storage node of the upper electrode, it is possible to form the storage node contact pads on the top source unit.

상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 하부 게이트 전극들에 접속하는 하부 워드라인을 형성하고, 상기 제2방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 공통 드레인 영역들에 접속하는 비트라인을 형성하고, 상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 상부 게이트 전극들에 접속하는 상부 워드라인을 형성할 수 있다. Connected to the respectively formed below the gate electrode of the common drain region formed in the lower word line, and each of which is formed on the bottom of the hard mask pattern arranged in the second direction connected to the lower portion of the hard mask pattern arranged in the first direction the bit line can be formed, and forming the upper word line connected to the top gate electrodes formed respectively on the lower of the hard mask pattern arranged in the first direction.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. With reference to the accompanying drawings will be described in detail preferred embodiments of the present invention. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. However, the invention is not limited to the embodiments set forth herein may be embodied in different forms. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. Rather, the embodiments are described here examples are being provided to make this disclosure to be thorough and is transmitted to be complete, and fully the scope of the present invention to those skilled in the art. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. In the figures, the dimensions of layers and regions are exaggerated for clarity gihayeo. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. The same reference numerals throughout the specification denote like elements. 또한, 명세서 전체에 걸쳐서 '소오스'는 '드레인'과 치환가능하며, 이와 동시에 '드레인'은 '소오스'와 치환가능하다. Further, "source" throughout the specification is possible, drain, and replacement, and, at the same time "drain" can be "source" and the substituted.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 셀 어레이 영역의 일부를 나타낸 회로도이다. Figure 4 is a circuit diagram showing a part of a cell array region of a semiconductor memory device according to an embodiment of the present invention.

도 4를 참조하면, 일방향으로 상부 워드라인(W/L H ) 및 상기 상부 워드라인(W/L H )에 평행하는 하부 워드라인(W/L L )이 배열되고, 상기 워드라인들(W/L H , W/L L )에 교차하는 방향으로 비트라인들(B/L)이 배열된다. 4, the lower word line (W / L L) parallel to the one direction the upper word line (W / L H) and said upper word line (W / L H) is arranged, the word lines (W the bit lines in the cross direction (B / L) are arranged in / L H, W / L L ). 상기 상부 워드라인(W/L H ) 및 상기 비트라인(B/L)의 교차에 의해 상부 단위 셀(UC H ) 정의되며, 상기 하부 워드라인(W/L L ) 및 상기 비트라인(B/L)의 교차에 의해 하부 단위 셀(UC l ) 정의된다. Said upper word line (W / L H) and the bit line (B / L) is defined above the unit cell (UC H) by a cross, the lower word line (W / L L) and the bit line (B / of l) are defined below the unit cell (UC l) by a cross.

상기 상부 단위 셀(UC H )은 상부 트랜지스터(T H )와 상부 캐패시터(C H )를 구비한다. The upper unit cell (UC H) is provided with an upper transistor (T H) and the upper capacitor (C H). 상기 상부 트랜지스터(T H )는 게이트가 상기 상부 워드라인(W/L H )에 접속하 고, 드레인이 상기 비트라인(B/L)에 접속하며, 상기 상부 캐패시터(C H )는 스토리지 노드 전극이 상기 상부 트랜지스터(T H )의 소오스에 접속하고, 플레이트 전극이 상부 플레이트 전극 라인(P/L H )에 접속한다. The upper transistor (T H) is the gate of the upper connected to a word line (W / L H) and, and a drain connected to the bit line (B / L), the upper capacitor (C H) is a storage node electrode this is connected to the upper transistors connected to the source, and the electrode plate is an upper plate electrode line (P / L H) of (T H). 마찬가지로, 상기 하부 단위 셀(UC L )은 하부 트랜지스터(T L )와 하부 캐패시터(C L )를 구비한다. Similarly, the lower the unit cell (UC L) is provided with a lower transistor (T L) and the lower capacitor (C L). 상기 하부 트랜지스터(T L )는 게이트가 상기 하부 워드라인(W/L L )에 접속하고, 드레인이 상기 비트라인(B/L)에 접속하며, 상기 하부 캐패시터(C L )는 스토리지 노드 전극이 상기 하부 트랜지스터(T L )의 소오스에 접속하고, 플레이트 전극은 하부 플레이트 전극 라인(P/L L )에 접속한다. The lower transistor (T L) is a gate to the lower word line (W / L L) connected to, and a drain connected to the bit line (B / L), and the lower capacitor (C L) is the storage node electrode is connected to the source of the lower transistor (T L), and the plate electrode is connected to the lower electrode plate line (P / L L). 한편, 하나의 비트라인(B/L)에 접속하는 상부 트랜지스터(T H ) 및 하부 트랜지스터(T L )는 드레인을 공유한다. On the other hand, one of the bit lines an upper transistor (T H) and the lower transistor (T L) connected to the (B / L) share a drain.

도 1a 내지 도 1l는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 사시도들이고, 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 평면도들이다. Figure 1a to 1l are deulyigo perspective views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention, FIG. 2a to 2f are plan views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention admit. 도 3a 내지 도 3w는 도 2a 내지 도 2f의 절단선 AA와 절단선 BB를 따라 취해진 단면도들로서, 영역 "A"는 절단선 AA를 따라 취해진 영역이고, 영역 "B"는 절단선 BB를 따라 취해진 영역이다. As Figures 3a-3w is a sectional view taken along line AA and the cutting line BB of Fig. 2a to 2f, the area "A" is the area, taken along section line AA, area "B" is taken along the section line BB an area. 한편, 상기 사시도들에는 후술하는 층간 절연막들을 도시하지 않았다. On the other hand, it has not shown the interlayer dielectric film, which will be described later in the perspective view.

도 1a, 도 2a 및 도 3a를 참조하면, 기판(100)이 제공된다. Figure 1a, Figure 2a, and when reference to Figure 3a, a substrate 100 is provided. 상기 기판(100) 은 에스오아이(Silicon On Insulator; SOI) 기판일 수 있다. The substrate 100 is eseuoh child; may be (Silicon On Insulator SOI) substrate. 상기 에스오아이 기판은 지지기판(101), 상기 지지기판(101) 상의 매립 절연층(102) 및 상기 매립 절연층(103) 상의 반도체 활성층(103)을 갖는다. The child eseuoh substrate has a support substrate 101, a buried insulating layer 102 and the semiconductor active layer 103 on the buried insulating layer 103 on the support substrate 101. The

상기 기판(100)에 웰(well)을 형성하기 위한 불순물을 주입한다. An impurity for forming a well (well) on the substrate 100 are implanted. 상기 웰을 형성하기 위한 불순물은 P형 불순물일 수 있다. Impurities for forming said well may be a P-type impurity. 그 결과, 상기 반도체 활성층(103) 내에 P웰이 형성된다. As a result, the P-well is formed in the semiconductor active layer 103. 이어서, 상기 기판(100)에 채널 불순물을 주입한다. Then, impurities are implanted into the channel on the substrate 100.

상기 기판(100) 상에 패드 산화막(201)을 형성한다. To form a pad oxide film 201 on the substrate 100. 상기 패드 산화막(201)은 열산화 방식으로 형성될 수 있다. The pad oxide film 201 may be formed of a thermal oxidation method. 또한, 상기 패드 산화막(201)은 실리콘 산화막일 수 있다. Further, the pad oxide film 201 may be a silicon oxide film. 상기 패드 산화막(201) 상에 하드 마스크막을 적층한다. The laminated film is a hard mask on the pad oxide film 201. 상기 하드 마스크막은 상기 패드 산화막(201) 및 상기 반도체 활성층(103)에 대해 식각 선택비를 갖는 물질인 것이 바람직하다. It is a material having an etch selectivity with respect to the hard mask film is the pad oxide film 201 and the semiconductor active layer 103 is preferred. 상기 하드 마스크막은 예를 들어, 실리콘 질화막일 수 있다. For example, the hard mask film may be a silicon nitride film. 이어서, 상기 하드 마스크막을 패터닝하여 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 하드 마스크 패턴(203)을 형성한다. Then, a first direction and the hard mask pattern 203 is arranged in a second direction crossing the first direction by patterning the hard mask layer. 상기 제1방향은 절단선 AA에 평행한 X축 방향일 수 있고, 상기 제2방향은 절단선 BB에 평행한 Y축 방향일 수 있다. The first direction may be the X axis direction parallel to the cutting line AA, and the second direction may be the Y axis direction parallel to the cutting line BB. 또한, 상기 하드 마스크 패턴(203)은 정사각형 형태를 가질 수 있으며, 이 경우 상기 하드 마스크 패턴(203)의 일변의 길이는 1F(F:minimum feature size)일 수 있다. In addition, the hard mask pattern 203 may have a square shape, in which case the length of the univariate of the hard mask pattern 203 is 1F: may be a (minimum feature size F).

이어서, 상기 하드 마스크 패턴(203)을 마스크로 하여, 상기 패드 산화막(201) 및 상기 반도체 활성층(103)을 식각한다. Subsequently, the hard mask pattern 203 as a mask, and etching the pad oxide film 201 and the semiconductor active layer 103. 이러한 식각은 비등방성 식각인 것이 바람직하다. This etching is preferably a anisotropic etch. 그 결과, 상기 반도체 활성층 물질로 이루어진 제1 서브 필라가 형성되는데, 상기 제1 서브 필라는 기둥 형태의 상부 소오스부(110)이다. The result is, there is formed the first sub-pillar made of the semiconductor material active layer, the first sub-pillar is pillar top source unit 110 of the form. 상기 상부 소오스부(110)의 폭은 상기 하드 마스크 패턴의 폭(203)과 같을 수 있다. The width of the top source unit 110 may be the same as the width 203 of the hard mask pattern.

한편, 도 2a에는 단위 셀 영역(C)이 표시된다. On the other hand, Figure 2a, the unit cell area (C) is displayed. 상기 단위 셀 영역(C)의 한 변은 상기 하드 마스크 패턴(203)의 X축 방향 피치(pitch)인 2F의 피쳐 사이즈를 가지며, 다른 한 변은 상기 하드 마스크 패턴(203)의 Y축 방향 피치인 2F의 피쳐 사이즈를 갖는다. One side of the unit cell area (C) having a feature size of 2F X-axis direction pitch (pitch) of the hard mask pattern 203 and the other side is the Y-axis direction pitch of the hard mask pattern 203 It has a feature size of 2F. 그 결과, 단위 셀 영역(C)의 제곱 피쳐 사이즈는 4F 2 가 된다. As a result, the feature sizes of the square unit cell area (C) is a 4F 2.

한편, 도 1a 및 도 2a에 도시된 상기 하드 마스크 패턴(203)의 평면형상은 정사각형이나, 실제의 공정 진행시 원형으로 패터닝될 수도 있다. On the other hand, Fig. 1a and the plane shape of the hard mask pattern 203 shown in Figure 2a may be patterned into a square or, during the actual process proceeds circular.

도 1b, 도 2a 및 도 3b를 참조하면, 상기 상부 소오스부(110)가 형성된 기판 상에 제 1 절연 스페이서 물질을 적층하고 상기 제 1 절연 스페이서 물질을 에치백(etch back)함으로써, 상기 상부 소오스부(110)의 측벽 상에 제 1 절연 스페이서(207)을 형성한다. Figure 1b, if FIG. 2a and FIG. 3b, the top source unit 110 are laminated the first insulating spacer material on a substrate is formed and by etch back (etch back) to the first insulative spacer material, the top source to form a first insulating spacer 207 on the side wall of the portion 110. 상기 제 1 절연 스페이서(207)는 상기 하드 마스크 패턴(203)의 측벽 상에도 형성될 수 있다. The first insulating spacer 207 may be formed in the sidewall of the hard mask pattern 203. 상기 제 1 절연 스페이서 물질은 상기 기판(100) 즉, 상기 반도체 활성층(103)에 대해 식각선택비를 갖는 물질로 예를 들어, 실리콘 질화막일 수 있다. The first insulating spacer material may be, for example, a silicon nitride film of a material having an etch selectivity with respect to the substrate 100. In other words, the semiconductor active layer 103.

도 1b, 도 2b 및 도 3c를 참조하면, 상기 하드 마스크 패턴(203) 및 상기 제 1 절연 스페이서(207)를 마스크로 하여, 상기 기판(100) 즉, 상기 반도체 활성층(103)을 소정 깊이 만큼 식각한다. Figure 1b, there is shown 2b with reference to Figure 3c, the hard mask pattern 203 and the first insulating and the spacer 207 as a mask, the substrate 100, that is, as long as the semiconductor active layer 103 a predetermined depth etched. 상기 반도체 활성층(103)을 식각하는 것은 비등방성 식각인 것이 바람직하다. The etching the semiconductor active layer 103 is preferably an anisotropic etching. 그 결과, 상기 상부 소오스부(110)의 하부 및 상 기 제 1 절연 스페이서(207)의 하부에 상기 반도체 활성층 물질로 이루어지고, 상기 상부 소오스부(110)와 일체로서 그의 하부로 연장된 제2 서브 필라가 형성된다. The result, in the lower portion of the lower and the upper group the first insulating spacer 207, the top source unit 110 is made of the semiconductor active layer material and extending integrally with the top source 110 in its lower second a sub-pillar is formed. 이어서, 상기 하드 마스크 패턴(203) 및 상기 제 1 절연 스페이서(207)를 마스크로 하여 상기 제2 서브 필라의 측벽들을 소정 폭 만큼 식각한다. Subsequently, the hard mask pattern 203 and the first insulating spacer 207 as a mask by etching the first predetermined width of the side wall of the second sub-pillar. 상기 제2 서브 필라의 측벽들을 식각하는 것은 등방성 식각인 것이 바람직하다. The etching of the second side wall of the sub-pillar is preferably a isotropic etching. 그 결과, 상기 상부 소오스부(110)의 하부에 상기 하드 마스크 패턴(203)의 폭 보다 작은 폭을 갖고 기둥 형태인 상부 채널부(112)가 형성된다. As a result, the lower portion of the top source unit 110 has a width less than that of the hard mask pattern 203 is formed with a columnar shape in the upper channel section 112.

이어서, 상기 상부 채널부(112)가 형성된 기판 상에 제 1 게이트 절연막(212)을 형성한다. Then, a first gate insulating film 212 on the substrate of the upper channel portion 112 is formed. 자세하게는 상기 제 1 게이트 절연막(212)은 상기 상부 채널부(112)의 측벽, 상기 상부 채널부(112)들 사이에 노출된 반도체 활성층(103) 및 상기 상부 채널부(112)가 형성됨으로써 노출된 상기 상부 소오스부(110)의 하부면 상에 형성된다. Particularly, the first gate insulating film 212 is exposed by forming the side walls, the semiconductor active layer 103 and the upper channel portion 112 exposed between the upper channel section 112 of the upper channel portion 112 a is formed on the lower surface of the top source 110. 상기 상부 게이트 절연막(212)은 상기 기판을 열산화하는 방법을 사용하여 형성된 열산화막인 것이 바람직하나, 이에 한정되지 않고 증착산화막일 수도 있다. The upper gate insulating film 212 is a preferably a thermal oxide film formed by using a method of thermal oxidation of the substrate, may be a deposited oxide film is not limited to this. 한편, 상기 상부 게이트 절연막(212)은 실리콘 산화막(SiO 2 ), 하프늄 산화막(HfO 2 ), 탄탈륨 산화막(Ta 2 O 5 ) 또는 ONO(oxide/nitride/oxide)막일 수 있다. On the other hand, the upper gate insulating film 212 may makil silicon oxide film (SiO 2), hafnium oxide (HfO 2), tantalum oxide (Ta 2 O 5), or ONO (oxide / nitride / oxide) .

이어서, 상기 상부 게이트 절연막(212)이 형성된 기판(100) 상에 상부 게이트 전극막을 적층한다. Subsequently, the stacked upper gate electrode film on a substrate 100, the upper gate insulating film 212 is formed. 상기 상부 게이트 전극막은 n형 또는 p형 불순물이 도핑된 폴리실리콘막 또는 실리콘 게르마늄막일 수 있다. The top gate electrode may makil film n-type or p-type impurity-doped polysilicon film or silicon germanium. 상기 상부 게이트 절연막(212)을 식각 저지막으로 사용하여 상기 상부 게이트 전극막을 에치백한다. By using the upper gate insulating film 212, the etch barrier layer is etched back to the top gate electrode film. 그 결과, 상기 상부 게이트 전극막은 상기 상부 채널부(112), 상기 상부 소오스부(110), 상기 제 1 절연 스페이서(207) 및 상기 기판(100)에 의해 형성된 공간 내에 잔류하며, 상기 잔류하는 상기 상부 게이트 전극막은 상부 게이트 전극(215)을 형성한다. As a result, and it remains in the upper gate electrode film is the upper channel section 112, the top source unit 110, the first insulating spacer 207 and the space formed by the substrate 100, wherein said residual to form the upper gate electrode film above the gate electrode 215. 상기 상부 게이트 전극(215)은 상기 상부 채널부(112)의 외주를 둘러싸는 서라운딩 게이트 전극(surrounding gate electrode)이다. The top gate electrode 215 is the surrounding gate electrode (surrounding gate electrode) surrounding the outer periphery of the upper channel section 112.

도 1b, 도 2b 및 도 3d를 참조하면, 상기 상부 게이트 전극(215)이 형성된 기판(100)에 n형 불순물 예컨대, 인(P) 또는 비소(As)를 이온 주입하여, 상기 상부 채널부(112) 사이의 기판(100)에 공통 드레인 영역(120a)을 형성한다. When Figure 1b, Figure 2b, and to Fig. 3d, wherein the upper gate electrode 215 is formed, ion implantation of n-type impurity, e.g., phosphorus (P) or arsenic (As) to the substrate 100, the upper channel part ( 112) forms a common drain region (120a) on the substrate 100 between.

도 1c, 도 2b 및 도 3e를 참조하면, 상기 하드 마스크 패턴(203) 및 상기 상부 게이트 전극(215)을 마스크로 하여 상기 상부 게이트 절연막(212) 및 상기 기판(100) 즉, 상기 반도체 활성층(103)을 식각한다. Figure 1c, there is shown 2b with reference to Figure 3e, the hard mask pattern 203 and the upper gate to the electrode 215 as a mask, the upper gate insulating film 212 and the substrate 100. In other words, the semiconductor active layer ( 103) is etched. 이러한 식각은 비등방성 식각인 것이 바람직하다. This etching is preferably a anisotropic etch. 그 결과, 상기 반도체 활성층(103) 물질로 형성되며, 상기 상부 채널부(112)와 일체로서 그의 하부로 연장된 제3 서브 필라가 형성된다. As a result, formed in the semiconductor active layer 103 material, integrally with the upper channel portion 112 it is formed in the third sub-pillar extending to its bottom. 상기 제3 서브 필라는 기둥 형태의 공통 드레인부(120)이며, 상기 공통 드레인부(120)는 상기 상부 채널부(112)의 폭보다 넓은 폭을 갖는다. The third sub-pillar is the common drain portion 120 of the columnar shape, the common drain region 120 has a wider width than a width of the upper channel section 112. 상기 공통 드레인부(120)는 상기 공통 드레인 영역(120a)을 구비한다. The common drain 120 is provided with the common drain region (120a).

한편, 상기 상부 게이트 전극(215)은 상기 상부 게이트 절연막(212)에 의해 상기 상부 소오스부(110) 및 상기 공통 드레인부(120)과 절연된다. On the other hand, the top gate electrode 215 is insulated from the top source 110 and the common drain region 120 by the upper gate insulating film 212.

도 1d, 도 2c 및 도 3f를 참조하면, 상기 공통 드레인부(120)가 형성된 기판 상에 제 2 절연 스페이서 물질을 적층하고 상기 제 2 절연 스페이서 물질을 에치백 함으로써, 상기 공통 드레인부(120)의 측벽 상에 제 2 절연 스페이서(217)를 형성한다. Figure 1d, when FIG. 2c and FIG. 3f, by laminating a second insulating spacer material on a substrate wherein the common drain region 120 is formed, and etching back the second insulating spacer material, the common drain 120 and on the side walls form a second insulating spacer (217). 상기 제 2 절연 스페이서(217)는 상기 제 1 절연 스페이서(207) 및 상기 상부 게이트 전극(215)의 측벽 상에도 형성될 수 있다. The second insulation spacers 217 may be formed in the sidewall of the first insulating spacer 207 and the upper gate electrode 215. 상기 제 2 절연 스페이서 물질은 상기 기판 즉, 상기 반도체 활성층(103)에 대해 식각선택비를 갖는 물질로 예를 들어, 실리콘 질화막일 수 있다. It said second insulating spacer material may be, for example, a silicon nitride film of a material having an etch selectivity with respect to the substrate that is, the semiconductor active layer 103.

이어서, 상기 하드 마스크 패턴(203) 및 상기 제 2 절연 스페이서(217)를 마스크로 하여, 상기 기판(100) 즉, 상기 반도체 활성층(103)을 소정 깊이만큼 식각한다. Then, the etching the hard mask pattern 203 and the second insulating spacers and 217 as a mask, the substrate 100, that is, the semiconductor active layer 103 by a predetermined depth. 상기 반도체 활성층(103)을 소정 깊이만큼 식각하는 것은 비등방성 식각인 것이 바람직하다. It is etched by a predetermined depth of the semiconductor active layer 103 is preferably an anisotropic etching. 그 결과, 상기 공통 드레인부(120)의 하부 및 상기 제 2 절연 스페이서(217)의 하부에 상기 반도체 활성층 물질로 이루어지고, 상기 공통 드레인부(120)와 일체로서 그의 하부로 연장된 제4 서브 필라가 형성된다. As a result, the lower portion of the lower portion and the second insulating spacer 217, the common drain 120 is made of the semiconductor active layer material, the fourth sub-extension as one body with the common drain region 120 in its lower a pillar is formed. 이어서, 상기 하드 마스크 패턴(203) 및 상기 제 2 절연 스페이서(217)를 마스크로 하여 상기 제4 서브 필라의 측벽들을 소정 폭만큼 식각한다. Subsequently, the hard mask pattern 203 and the second insulating spacer 217 as a mask by etching said fourth predetermined sidewalls of the sub-pillar width. 상기 제4 서브 필라의 측벽들을 소정 폭만큼 식각하는 것은 등방성 식각인 것이 바람직하다. The etching by the predetermined width of the side walls of the fourth sub-pillar is preferably a isotropic etching. 그 결과, 상기 공통 드레인부(120)의 하부에 상기 공통 드레인부(120)의 폭 보다 작은 폭을 갖는 기둥 형태의 하부 채널부(122)가 형성된다. As a result, the lower portion on the lower channel portion 122 of the columnar shape having a width smaller than a width of the common drain region 120 of the common drain region 120 are formed.

이어서, 상기 하부 채널부(122)가 형성된 기판 상에 하부 게이트 절연막(222)을 형성한다. Then, to form a lower gate insulating film 222 on the substrate of the lower channel portion 122 is formed. 자세하게는 상기 하부 게이트 절연막(222)은 상기 하부 채널부(122)의 측벽, 상기 하부 채널부(122)에 의해 노출된 상기 공통 드레인부(120)의 하부면 및 상기 하부 채널부(122)들 사이에 노출된 반도체 활성층(103) 상에 형성 한다. Particularly the side walls, the lower surface and the lower channel section 122 of the common drain region 120 exposed through the lower channel section 122 of the lower gate insulating film 222 of the lower channel portion 122 It is formed on the semiconductor active layer 103 exposed between. 상기 하부 게이트 절연막(222)은 상기 기판을 열산화하는 방법을 사용하여 형성된 열산화막인 것이 바람직하나, 이에 한정되지 않고 증착산화막일 수도 있다. The lower gate insulating film 222 is a preferably a thermal oxide film formed by using a method of thermal oxidation of the substrate, may be a deposited oxide film it is not limited to this. 한편, 상기 하부 게이트 절연막(222)은 실리콘 산화막(SiO 2 ), 하프늄 산화막(HfO 2 ), 탄탈륨 산화막(Ta 2 O 5 ) 또는 ONO(oxide/nitride/oxide)막일 수 있다. On the other hand, the lower gate insulating film 222 can makil silicon oxide film (SiO 2), hafnium oxide (HfO 2), tantalum oxide (Ta 2 O 5), or ONO (oxide / nitride / oxide) .

이어서, 상기 하부 게이트 절연막(222)이 형성된 기판(100) 상에 하부 게이트 전극막을 적층한다. Then, the bottom gate electrode stack film on a substrate 100 is formed of the lower gate insulating film 222. 상기 하부 게이트 전극막은 n형 또는 p형 불순물이 도핑된 폴리실리콘막 또는 실리콘 게르마늄막일 수 있다. The bottom gate electrode may makil film n-type or p-type impurity-doped polysilicon film or silicon germanium. 이어서, 상기 하부 게이트 절연막(222)을 식각 저지막으로 사용하여 상기 하부 게이트 전극막을 에치백한다. Next, using the lower gate insulating film 222 is etched back to the etch barrier layer on the lower gate electrode film. 그 결과, 상기 하부 게이트 전극막은 상기 하부 채널부(122), 상기 공통 드레인부(120), 상기 제 2 절연 스페이서(217) 및 상기 기판(100)에 의해 형성된 공간 내에 잔류하며, 상기 잔류하는 상기 하부 게이트 전극막은 하부 게이트 전극(225)을 형성한다. As a result, the residue in the bottom gate electrode film of the lower channel portion 122, the common drain portion 120, the second insulating spacer 217 and the space formed by said substrate (100), the said residue to form a lower gate electrode film underlying gate electrode 225. 이때, 상기 하부 게이트 전극(225)은 상기 하부 채널부(122)의 외주를 둘러싸는 서라운딩 게이트 전극의 형태를 갖는다. In this case, the bottom gate electrode (225) has a standing form of rounding the gate electrode surrounding the periphery of the lower channel section 122.

도 1d, 도 2c 및 도 3g를 참조하면, 상기 하부 게이트 전극(225)이 형성된 기판(100)에 n형 불순물 예컨대, 인(P) 또는 비소(As)를 이온 주입하여 상기 하부 채널부(122)들 사이의 기판(100)에 하부 소오스 영역(130a)을 형성한다. Figure 1d, Figure 2c, and Referring to Figure 3g, the lower gate electrode 225, the n-type impurity on a substrate 100 formed, for example, phosphorus (P) or arsenic (As) ion the lower channel unit (122 injected ) to form the lower source region (130a) on the substrate 100 between. 추가적으로, 상기 하부 소오스 영역(130a)을 형성하기 위한 불순물의 도즈보다 낮은 도즈로 n형 불순물을 주입하여, LDD 영역을 형성할 수도 있다. Additionally, by implanting n-type impurity at a lower dose than the dose of the impurity for forming the source region lower portion (130a), may be formed in the LDD region.

도 1e, 도 2c 및 도 3h를 참조하면, 상기 하드 마스크 패턴(203) 및 상기 하 부 게이트 전극(225)을 마스크로 하여 상기 하부 게이트 절연막(222) 및 상기 기판 즉, 상기 반도체 활성층(103)을 소정 깊이 만큼 식각한다. Figure 1e, Fig. 2c and see if the hard mask pattern 203 and the lower section gate electrode 225, ie the lower gate insulating film 222 and the substrate as a mask, the semiconductor active layer 103 for 3h a predetermined etched to the depth. 상기 반도체 활성층(103)을 식각하는 것은 비등방성 식각인 것이 바람직하다. The etching the semiconductor active layer 103 is preferably an anisotropic etching. 그 결과, 상기 반도체 활성층(103) 물질로 형성되며, 상기 하부 채널부(122)와 일체로서 그의 하부로 연장된 제5 서브 필라가 형성된다. As a result, formed in the semiconductor active layer 103 material, integrally with the lower channel section 122 it is formed in the fifth sub-pillar extending to its bottom. 상기 제5 서브 필라는 하부 소오스부(130)를 형성하며, 상기 하부 소오스부(130)는 상기 하부 채널부(122)의 폭보다 넓은 폭을 갖는다. The fifth sub-pillar forms a lower source portion 130, the lower source portion 130 has a wider width than the width of the lower channel section 122. 상기 하부 소오스부(130)는 상기 하부 소오스 영역(130a)을 구비한다. The lower source unit 130 is provided with the lower source region (130a).

한편, 상기 하부 게이트 전극(225)은 상기 하부 게이트 절연막(222)에 의해 상기 공통 드레인부(120) 및 상기 하부 소오스부(130)와 절연된다. On the other hand, the bottom gate electrode 225 is insulated and said common drain region 120 and the lower source unit 130 by the bottom gate insulating film 222.

도 1e, 도 2c 및 도 3i를 참조하면, 상기 하부 소오스부(130)가 형성된 기판(100)에 n형 불순물 예컨대, 인(P) 또는 비소(As)를 이온 주입하되, 상기 하부 소오스 영역(130a) 내의 불순물 농도보다 고농도로 이온주입한다. Figure 1e, Fig. 2c, and Referring to Figure 3i, the lower source 130 is an n-type impurity on a substrate 100 formed, for example, phosphorus (P) or, but an ion implantation of arsenic (As), said lower source region ( It is implanted at a high concentration than the impurity concentration in the 130a). 그 결과, 상기 반도체 활성층(103) 내에 고농도 불순물 영역이 형성된다. As a result, a high concentration impurity region formed in the semiconductor active layer 103.

도 1f, 도 2c 및 도 3j를 참조하면, 상기 하드 마스크 패턴(203) 및 상기 하부 게이트 전극(225)을 마스크로 하여 상기 고농도 불순물 영역이 형성된 상기 반도체 활성층(103)을 식각하되, 상기 매립 절연층(102)이 노출될 때까지 식각한다. But Figure 1f, when Fig. 2c, and to Fig. 3j, etching the hard mask pattern 203 and the semiconductor active layer 103 to the bottom gate electrode 225 as a mask, said heavily-doped impurity region formed in said buried insulating etched until the layer 102 is exposed. 이러한 식각은 비등방성 식각인 것이 바람직하다. This etching is preferably a anisotropic etch. 그 결과, 상기 반도체 활성층(103) 물질로 형성되며, 상기 하부 소오스부(130)와 일체로서 그의 하부로 연장된 제6 서브 필라가 형성된다. As a result, formed in the semiconductor active layer 103 material, integrally with the lower source portion 130 it is formed with a sixth sub-pillar extending to its bottom. 상기 제6 서브 필라는 하부 스토리지 노드 전극부(140)를 형성한다. The sixth sub-pillar forms a lower storage node electrode (140).

이로써, 상기 상부 소오스부(110), 상기 상부 채널부(112), 상기 공통 드레인부(120), 상기 하부 채널부(122), 상기 하부 소오스부(130) 및 상기 하부 스토리지 노드 전극부(140)는 하나의 필라를 형성한다. Thus, the top source unit 110, the upper channel section 112, the common drain portion 120, the lower channel portion 122, the lower source portion 130 and the lower storage node electrode (140 ) forms a single pillar.

도 1g, 도 2c 및 도 3k를 참조하면, 상기 하부 스토리지 노드 전극부(140)가 형성된 기판(100) 상에 유전체 물질을 적층하고, 상기 적층된 유전체 물질을 상기 매립절연막이 노출되도록 에치백 하여 유전체막 스페이서(242)를 형성한다. Figure 1g, when Fig. 2c, and to Fig. 3k, the lower the storage node electrode 140 is laminated to the dielectric material on a substrate 100 formed, and by that the buried insulation film of the laminated dielectric material etched back so as to expose to form the dielectric spacer layer (242). 상기 유전체막 스페이서(242)는 적어도 상기 하부 스토리지 노드 전극부(140)의 외주를 둘러싸도록 형성하는 것이 바람직하다. The dielectric spacer layer 242 is preferably formed so as to surround the outer periphery of at least the lower storage node electrode (140). 나아가, 상기 유전체막 스페이서(242)은 상기 하부 소오스부(130)의 외주를 둘러싸도록 형성할 수 있다. Furthermore, the dielectric spacer layer 242 can be formed so as to surround the outer periphery of the lower source 130.

상기 유전체막 스페이서(242)가 형성된 기판(100) 상에 플레이트 전극 물질을 적층한다. And laminating a plate material on a substrate electrode 100 is formed in the dielectric spacer layer (242). 상기 플레이트 전극 물질은 적어도 상기 필라들 사이의 공간을 매립하도록 형성하는 것이 바람직하다. The plate electrode material is preferably formed so as to fill the space between at least the pillars. 이어서, 상기 적층된 플레이트 전극 물질을 소정 깊이 만큼 에치백하여, 적어도 상기 하부 스토리지 노드 전극부(140)의 외주를 둘러싸는 플레이트 전극(245)을 형성한다. Then, a predetermined electrode material for the laminated plate is etched back to a depth as to form at least the electrode plate 245 to surround the outer periphery of the lower storage node electrode (140). 상기 플레이트 전극(245)은 상기 하부 스토리지 노드 전극부들(140) 사이에도 형성되어, 복수개의 하부 스토리지 노드 전극부들(140)의 외주를 둘러싸도록 형성된다. The electrode plate 245 is also formed between the lower storage node electrode portions 140, it is formed so as to surround the outer periphery of the plurality of lower storage node electrode parts 140. 바람직하게는 상기 플레이트 전극(245)의 높이는 상기 하부 스토리지 노드 전극부(140)의 높이 보다 높은 것이 바람직하다. Preferably the height of the electrode plate 245 is higher than the height of the lower storage node electrode (140). 한편, 상기 플레이트 전극 물질은 도우핑된 폴리실리콘일 수 있다. On the other hand, the plate electrode material may be doped polysilicon.

도 1g, 도 2c 및 도 3l을 참조하면, 상기 플레이트 전극(245)이 형성된 기판 상에 상기 제 1 층간절연막(250)을 적층하되, 상기 필라들 사이의 공간을 충분히 매립할 정도의 두께로 적층한다. Figure 1g, when Fig. 2c, and to Fig. 3l, but laminating the first interlayer insulating film 250 on the substrate of the plate electrode 245 is formed, deposited to a thickness enough to sufficiently fill the spaces between the pillars do. 이어서, 상기 제 1 층간절연막(250)을 상기 하드 마스크 패턴(203)의 표면이 노출될 때까지 평탄화한다. Then, the planarized until the first interlayer insulating film 250 to be the exposed surfaces of the hard mask pattern 203. 이때, 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing) 공정 또는 에치백 공정일 수 있다. In this case, the planarization process may be a chemical mechanical polishing (chemical mechanical polishing) process or the etch-back process.

도 1h, 도 2d 및 도 3m을 참조하면, 상기 평탄화된 제 1 층간절연막(250)을 사진식각법을 사용하여 선택적으로 식각함으로써, 상기 제 1 층간절연막(250) 내에 제 1 트렌치(250a)를 형성한다. Figure 1h, Referring to Fig. 2d and Fig. 3m, wherein the planarization of the first interlayer insulating film 250 using a photolithography method, optionally, the first trench (250a) in the first interlayer insulating film 250 by etching forms. 상기 제 1 트렌치(250a)는 상기 제 1 트렌치(250a) 내에 상기 하부 소오스부(130)의 측벽이 노출되지 않으면서, 상기 하부 게이트 전극(225)의 측벽을 노출시킬 수 있을 정도의 깊이를 갖도록 형성하되, X축 방향으로 연장되도록 형성한다. The first trench (250a) is the first trench (250a) in without being exposed to the side wall of the lower source 130, so as to have a depth to the extent that the side wall of the bottom gate electrode 225 can be exposed but it formed, and formed so as to extend in the X-axis direction. 따라서, 상기 제 1 트렌치(250a) 내에 상기 하부 게이트 전극(225)의 측벽 상에 형성된 상기 유전체막 스페이서(242)의 상부 일부가 노출된다. Thus, the upper portion of the first trench wherein the dielectric spacer layer 242 is formed on the side wall of the bottom gate electrode 225 in a (250a) is exposed. 바람직하게는 상기 제 1 트렌치(250a)의 폭은 상기 하부 게이트 전극(225)의 양측벽들 사이의 폭 보다 큰 것이 바람직하다. Preferably the width of the first trench (250a) is preferably larger than the width between the side walls of the lower gate electrode 225.

이어서, 상기 제 1 트렌치(250a) 내에 노출된 상기 유전막 스페이서(242)의 상부 일부를 식각하여 상기 제 1 트렌치(250a) 내에 하부 게이트 전극(225)의 측벽을 노출시킨다. Then, to expose the sidewalls of the first trench (250a) of the dielectric spacer 242, a bottom gate electrode 225 is etched in the upper part of the first trench (250a) of the impression in the. 이어서, 산화막 습식식각액을 사용하여 상기 하부 게이트 전극(225)의 측벽을 계면처리할 수 있다. It can then be subjected to surface treatment of the side wall of the bottom gate electrode 225 using a wet chemical etch the oxide film. 그런 다음, 상기 하부 게이트 전극(225)의 측벽이 노출된 기판 상에 제 1 배선 도전막을 적층하고, 상기 제 1 배선 도전막을 상기 하부 게이트 전극(225)의 상부 일부가 노출될 정도로 에치백한다. Laminated Then, a film first wiring conductive on the side wall is exposed to the substrate of the bottom gate electrode 225, and etched back to the first wiring conductive film so that the upper portion of the bottom gate electrode 225 is exposed. 그 결과, 상기 X축으로 서로 인접하는 하부 게이트 전극(225)들 사이에 하부 워드라인(255) 이 형성된다. As a result, the lower word line (255) between the bottom gate electrode 225 adjacent to each other in the X-axis is formed. 나아가, 상기 제 1 트렌치(250a)가 상기 하부 게이트 전극(225)의 폭 보다 크게 형성된 경우, 상기 하부 워드라인(255)은 상기 하부 게이트 전극(225)의 외주를 둘러싸면서 X축 방향으로 연장된다. Further, the first trench (250a) if significantly formed than the width of the bottom gate electrode 225, the lower word line (255) is surrounding a periphery of the lower gate electrode 225 and extends in the X-axis direction . 따라서, 상기 하부 워드라인(255)을 따라 전송되는 신호의 지연을 방지할 수 있다. Therefore, it is possible to prevent the delay of the signal transmitted along the lower word line (255).

도 1h, 도 2d 및 도 3n을 참조하면, 상기 하부 워드라인(255)이 형성된 기판 상에 제 2 층간 절연막(260)을 적층하되, 상기 제 1 트렌치(250a)를 충분히 매립할 정도의 두께로 적층한다. When FIG. 1h, see Fig. 2d and Fig. 3n, a thickness of the degree to 2, but laminating the interlayer insulating film 260, sufficient embedding the first trench (250a) on the substrate the lower wordline 255, is formed It is laminated. 이어서, 제 2 층간절연막(260)을 상기 하드 마스크 패턴(203)의 표면이 노출될 때까지 평탄화한다. Then, a planarized until the second surface of the interlayer insulating film 260, the hard mask pattern 203 is exposed. 이때, 평탄화 공정은 화학적 기계적 연마 공정 또는 에치백 공정일 수 있다. In this case, the planarization process may be a chemical mechanical polishing process or the etch-back process.

도 1i, 도 2e 및 도 3o를 참조하면, 상기 평탄화된 제 2 층간절연막(260) 및 상기 제 1 층간절연막(250) 내에 제 2 트렌치(260a)를 형성한다. Figure 1i, there is shown and 2e to Fig. 3o, thereby forming a second trench (260a) in said planarized second interlayer insulating film 260 and the first interlayer insulating film 250. 상기 제 2 트렌치(260a)는 상기 제 2 트렌치(260a) 내에 상기 하부 게이트 전극(225)이 노출되지 않으면서, 상기 공통 드레인부(120)의 측벽의 적어도 일부를 노출시킬 수 있을 정도의 깊이를 갖도록 형성하되, Y축 방향으로 연장되도록 형성한다. The second trench (260a) has a depth enough to expose at least a portion of the side wall of the stand, if the bottom gate electrode 225 is not exposed, the common drain 120 in the second trench (260a) but it formed so as to form so as to extend in the Y-axis direction. 따라서, 상기 제 2 트렌치(260a) 내에는 상기 공통 드레인부(120)의 측벽 상에 형성된 상기 제 2 절연 스페이서(도 3n의 217)의 일부가 노출된다. Thus, in the second trench (260a) is a part of the second insulation spacers (217 of FIG. 3n) formed on the side wall of said common drain region 120 is exposed. 바람직하게는 상기 제 2 트렌치(260a)의 폭은 상기 공통 드레인부(120)의 양측벽들 사이의 폭 보다 큰 것이 바람직하다. Preferably the width of the second trench (260a) is preferably larger than the width between the side walls of the common drain region (120).

이어서, 상기 제 2 절연 스페이서(217)의 상기 제 2 트렌치(260a) 내에 노출된 부분만을 식각하여 상기 제 2 트렌치(260a) 내에 공통 드레인부(120)의 측벽의 적어도 일부를 노출시키되, 상기 하부 게이트 전극(225)이 노출되지 않도록 한다. Then, the second insulating sikidoe expose at least a portion of the side wall of the spacer 217, the second trench common drain unit 120 in only the etching the exposed portion of the second trench (260a) in (260a) of the lower to prevent the gate electrode 225 is not exposed. 이어서, 상기 공통 드레인부(120)의 측벽이 노출된 기판 상에 제 2 배선 도전막을 적층하고, 상기 제 2 배선 도전막을 상기 공통 드레인부(120)의 측벽의 상부 일부가 노출될 정도로 에치백한다. Then, the etch-back to said common drain region lamination film second wire conductive to the substrate side wall is exposed for 120, and the second wiring conductive film so that the upper part of the side wall of said common drain region 120 is exposed . 그 결과, 상기 Y축 방향으로 서로 인접하는 공통 드레인부(120)들 사이에 비트라인(265)이 형성된다. As a result, the bit line 265 is formed between the common drain region (120) adjacent each other in the Y-axis direction. 나아가, 상기 제 2 트렌치(260a)가 상기 공통 드레인부(120)의 폭 보다 크게 형성된 경우, 상기 비트라인(265)은 상기 공통 드레인부(120)의 외주를 둘러싸면서 Y축 방향으로 연장된다. Further, when the second trench (260a) is largely formed than the width of the common drain region 120, the bit line 265 extends in the Y-axis direction surrounding the outer circumference of the common drain region (120). 따라서, 상기 비트라인(265)을 따라 전송되는 신호의 지연을 방지할 수 있다. Therefore, it is possible to prevent the delay of the signal transmitted along the bit line (265).

이어서, 도 1i, 도 2e 및 도 3p를 참조하면, 상기 비트라인(265)이 형성된 기판 상에 제 3 층간 절연막(270)을 적층하되, 상기 제 2 트렌치(260a)를 충분히 매립할 정도의 두께로 적층한다. Next, Fig. 1i, Figure 2e and Figure Referring to 3p, the bit line (265) a third laminate an interlayer insulating film 270 on a substrate is formed, wherein the thickness enough to sufficiently fill the second trench (260a) It is laminated to the. 이어서, 제 3 층간 절연막(270)을 상기 하드 마스크 패턴(203)의 표면이 노출될 때까지 평탄화한다. Then, a planarized until the three exposed surfaces of the interlayer insulating film 270, the hard mask pattern 203. 이때, 평탄화 공정은 화학적 기계적 연마 공정 또는 에치백 공정일 수 있다. In this case, the planarization process may be a chemical mechanical polishing process or the etch-back process.

이어서, 도 1j, 도 2f 및 도 3q을 참조하면, 상기 평탄화된 제 3 층간절연막(270), 상기 제 2 층간절연막(260) 및 상기 제 1 층간절연막(250) 내에 제 3 트렌치(270a)를 형성한다. Next, Fig. 1j, there is shown 2f and with reference to 3q, it said planarizing the third interlayer insulating film 270, the third trench (270a) in the second interlayer insulating film 260 and the first interlayer insulating film 250, forms. 상기 제 3 트렌치(270a)는 상기 제 3 트렌치(270a) 내에 상기 공통 드레인부(120)가 노출되지 않고, 상기 상부 게이트 전극(215)의 측벽의 적어도 일부를 노출시킬 수 있을 정도의 깊이를 갖도록 형성하되, X축 방향으로 연장되도록 형성한다. The third trench (270a) is the third trench (270a), the common drain 120 is not exposed in a, so as to have a depth enough to expose at least a portion of the sidewall of the upper gate electrode 215 but it formed, and formed so as to extend in the X-axis direction. 바람직하게는 상기 제 3 트렌치(270a)의 폭은 상기 상부 게이트 전극(215)의 양측벽들 사이의 폭 보다 큰 것이 바람직하다. Preferably the width of the third trench (270a) is preferably larger than the width between the side walls of the upper gate electrode 215.

이어서, 상기 제 3 트렌치(270a) 내에 상부 게이트 전극(215)의 측벽이 노출된 기판 상에 제 3 배선 도전막을 적층하고, 상기 제 3 배선 도전막을 상기 상부 게이트 전극(215)의 상부 일부가 노출될 정도로 에치백한다. Then, the third trench third wiring conductive laminated film, the third wiring conductive film, the upper top part of the exposure of the gate electrode 215 on the substrate side walls are exposed to the upper gate electrode 215 in the (270a) It should be enough to etch back. 그 결과, 상기 X축으로 서로 인접하는 상부 게이트 전극(215)들 사이에 상부 워드라인(275)이 형성된다. As a result, the upper word line (275) between the top gate electrodes 215 adjacent to each other in the X-axis is formed. 나아가, 상기 제 3 트렌치(270a)가 상기 상부 게이트 전극(215)의 양측벽들 사이의 폭 보다 크게 형성된 경우, 상기 상부 워드라인(275)은 상기 상부 게이트 전극(215)의 외주를 둘러싸면서 X축 방향으로 연장된다. Furthermore, while the third trench (270a), the case is formed larger than the width between the side walls of the upper gate electrode 215, the upper word line 275 to surround the outer periphery of the upper gate electrode 215 X and it extends in the axial direction.

도 1j, 도 2f 및 도 3r을 참조하면, 상기 상부 워드라인(275)이 형성된 기판 상에 제 4 층간 절연막(280)을 적층하되, 상기 제 3 트렌치(270a)를 충분히 매립하고 또한 상기 제 3 층간 절연막(270)에 대해 소정의 높이를 갖도록 형성한다. Figure 1j, Referring to Figure 2f and 3r, the upper word line (275) is, but the fourth laminate an interlayer insulating film 280 on the substrate are formed, and sufficiently embedding the third trench (270a), also the third It is formed to have a predetermined height for the interlayer insulating film 270. the 이어서, 상기 적층된 제 4 층간 절연막(280)을 평탄화하되, 상기 하드 마스크 패턴(203)으로부터 소정의 높이를 갖도록 평탄화한다. Subsequently, but flattening the stacked fourth interlayer insulating film 280, and planarized so as to have a predetermined height from the hard mask pattern 203.

도 1j, 도 2f 및 도 3s를 참조하면, 상기 제 4 층간 절연막(280) 내에 상기 하드 마스크 패턴(203)을 노출시키는 콘택홀(280a)을 형성한다. Figure 1j, there is shown 2f and FIG. 3s, thereby forming a contact hole (280a) exposing the hard mask pattern 203 in the fourth interlayer insulating film 280.

도 1k, 도 2f 및 도 3t를 참조하면, 상기 콘택홀(280a) 내에 노출된 상기 하드 마스크 패턴(도 3s의 203) 및 상기 제 1 절연 스페이서(도 3s의 207)를 제거하여, 상기 패드 산화막(도 3s의 105)의 상부 및 상기 상부 소오스부(110)의 측벽을 노출시킨다. And Fig. 1k, there is shown 2f and with reference to FIG. 3t, removing said hard mask pattern (203 of Fig. 3s) and the first insulation spacers (207 of Fig. 3s) exposed within the contact hole (280a), said pad oxide film to expose the side wall of the top and the top source part 110 (105 of Fig. 3s). 이 때, 상기 상부 게이트 전극(215)의 상부 일부 또한 노출될 수 있다. The upper part of this time, the upper gate electrode 215 may also be exposed. 상기 하드 마스크 패턴(도 3s의 203) 및 상기 제 1 절연 스페이서(도 3s의 207)는 습식식각법을 사용하여 제거할 수 있다. The hard mask pattern (203 of Fig. 3s) and the first insulation spacers (207 of Fig. 3s) may be removed using a wet etching method. 이어서, 상기 패드 산화막(도 3s 의 105)을 제거하여 상기 상부 소오스부(110)의 상부를 노출시킨다. Then, to expose the upper portion of the upper source 110 by removing the pad oxide film (105 in Fig. 3s). 상기 패드 산화막(도 3s의 105)을 제거함에 있어서, 상기 콘택홀(280a) 주위의 층간 절연막(280)도 일부 식각될 수 있어, 상기 콘택홀(280a)의 폭은 다소 넓어질 수 있다. In the pad oxide film (105 in Fig. 3s) removing the interlayer insulating film 280 surrounding the contact hole (280a) can also be part of the etching, the width of the contact hole (280a) can be slightly extended. 그 결과, 상기 콘택홀(280a) 내에 상기 상부 게이트 전극(215)과 더불어서 상부 워드라인(275)의 상부 일부 또한 노출될 수 있다. As a result, in the contact hole (280a), along with the upper gate electrode 215 it may be also a part exposed top of the upper word line (275).

도 1k, 도 2f 및 도 3u를 참조하면, 상기 노출된 상부 소오스 영역(110)을 구비하는 기판 상에 제 3 절연 스페이서막을 적층한다. When Fig. 1k, and FIG 2f to Fig. 3u, and laminating the third insulating spacer film on the substrate having the exposed top source region 110. 상기 제 3 절연 스페이서막은 상기 층간 절연막(280) 및 상기 상부 소오스부(110)에 대해 식각선택비를 갖는 물질 예를 들어, 실리콘 질화막으로 형성할 수 있다. The third insulating film spacer, for example, substances having the interlayer insulating film 280 and the etch selectivity for the top source section 110 ratio, can be formed of a silicon nitride film. 이어서, 상기 제 3 절연 스페이서막을 상기 상부 소오스부(110)의 표면이 노출되도록 에치백하여, 상기 콘택홀(280a)의 측벽 상에 제 3 절연 스페이서(283)를 형성한다. Then, the third insulating spacer film and etched back such that the exposed surface of the top source 110 to form a third insulating spacer 283 on the sidewall of the contact hole (280a). 그 결과, 상기 제 3 절연 스페이서(283)는 상기 콘택홀(280a) 내에 노출된 상기 상부 게이트 전극(215)의 상부 및 상기 상부 워드라인(275)의 상부를 덮을 수 있다. As a result, the third insulating spacer 283 may cover the upper portion of the upper and the upper word line (275) of the upper gate electrode 215 exposed in the contact hole (280a).

이어서, 상기 제 3 절연 스페이서(283)에 의해서 노출된 상부 소오스부(110)에 불순물, 예컨대, 인(P) 또는 비소(As)이온을 주입하여 상부 소오스 영역을 형성한다. Then, to form the third insulating impurity in the top source part 110 exposed by the spacer 283, for example, phosphorus (P) or arsenic (As) ion implanting the top source region.

도 1k, 도 2f 및 도 3v를 참조하면, 상기 제 3 절연 스페이서들(283) 사이의 공간이 충분히 매립되도록 콘택 패드 도전막을 적층한다. Figure 1k, there is shown 2f and with reference to FIG. 3v, wherein the laminated film so that the conductive contact pad is sufficiently filled the space between the third insulating spacer 283. 상기 도전막은 n형 불순물이 포함된 폴리실리콘막일 수 있다. Wherein the conductive film containing the n-type impurity, the polysilicon may be layer. 상기 콘택 패드 도전막을 상기 제 4 층간 절연막(280)의 표면이 노출될 때까지 평탄화하여, 상기 제 3 절연 스페이서들(283) 사이에 상기 상부 소오스부(110)과 콘택되는 스토리지 노드 콘택 패드(284)를 형성한다. A conductive film of the contact pad flattened until the exposed surface of the fourth interlayer insulating film 280, the third insulating spacers (283) on the storage node that is contact with the upper source 110 contact pads (284 between ) to form.

이어서, 상기 스토리지 노드 콘택 패드(284)가 형성된 기판 상에 스토리지 노드 전극막을 적층하고, 상기 전극막을 패터닝하여 상부 스토리지 노드 전극(285)을 형성한다. Then, the storage node and the contact pad 284 is formed of a lamination film storage node electrodes on the substrate, by patterning the electrode film to form an upper storage node electrode (285). 상기 전극막은 n형 불순물이 도핑된 폴리실리콘막, 티타늄막, 니켈막, 티타늄 질화막 또는 루테늄막일 수 있다. The electrode film is n-type impurity-doped polysilicon film, a titanium film, a nickel film, a titanium nitride film or may be a ruthenium layer.

도 1l, 도 2f 및 도 3w를 참조하면, 상기 상부 스토리지 노드 전극(285)의 표면들 및 상기 제 4 층간 절연막(280) 상에 상부 유전체막(290)을 적층하고, 상기 유전체막(290) 상에 상기 상부 스토리지 노드 전극(285)들을 감싸는 플레이트 전극(295)을 형성한다. Figure 1l, Fig. 2f and the surface and the fourth laminated an upper dielectric layer 290 on the interlayer insulating film 280, and the dielectric film 290, the reference to 3w, the upper storage node electrode (285) on the wrapping of the upper storage node electrode 285 to form a plate electrode (295).

이하, 도 1l, 도 2f 및 도 3w를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 소자를 설명한다. Hereinafter, with reference to 1l, Fig. 2f and 3w again, will be described a semiconductor device according to an embodiment of the present invention.

먼저 기판(100)이 제공된다. First, there is provided a substrate 100. 상기 기판(100)은 지지기판(101) 및 상기 지지기판(101) 상에 위치하는 절연층(102)을 구비한다. And the substrate 100 is provided with a supporting substrate 101 and the insulating layer 102 disposed on the support substrate 101. The 상기 기판(101)은 SOI 기판일 수 있고, 이 경우, 상기 절연층(102)은 SOI 기판의 매립 절연층일 수 있다. The substrate 101 may be a SOI substrate, in this case, the insulating layer 102 can be a layer buried insulator of the SOI substrate.

상기 기판(100) 즉, 상기 절연층(102) 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열되고, 반도체 물질로 형성된 필라들이 위치한다. The substrate 100, that is, are arranged in a second direction crossing the first direction and the first direction on the insulating layer 102, and the positions are formed of a semiconductor material, the pillar. 상기 제1방향은 도 2f의 AA 방향과 평행한 X축 방향일 수 있고, 상기 제2방향은 도 2f의 BB 방향과 평행한 Y축 방향일 수 있다. The first direction may be the X-axis direction parallel to the direction AA of Figure 2f, the second direction may be the Y-axis direction parallel to the direction BB of Figure 2f. 상기 각 필라는 하부 채널부(122), 상부 채널부(112) 및 상기 하부 채널부(122)과 상기 상부 채널부(112) 사이에 위치하는 공통 드레인부(120)를 구비한다. Wherein each pillar is provided with a common drain section 120 which is located between the lower channel portion 122, the upper channel section 112 and the lower channel section 122 and the upper channel portion (112). 상기 공통 드레인부(120)는 불순물이 주입된 공통 드레인 영역(120a)을 구비한다. The common drain 120 is provided with a common drain region (120a), the impurity is implanted. 상기 하부 채널부(122)의 외주에 상기 하부 채널부(122)를 둘러싸는 하부 게이트 전극(225)이 위치하며, 상기 상부 채널부(112)의 외주에 상기 상부 채널부(112)를 둘러싸는 상부 게이트 전극(215)이 위치한다. The outer circumference of the lower channel portion 122 enclosing the upper channel portion 112 on the outer periphery of the bottom gate electrode 225 is located, and the upper channel portion (112) surrounding the lower channel portion 122 the top gate electrode 215 is positioned.

상기 필라는 상기 하부 채널부(122)의 하부로 연장된 서브 필라를 더 구비할 수 있다. The pillars may further include a sub-pillar extending to the bottom of the lower channel section 122. 상기 서브 필라는 하부 소오스부(130)일 수 있다. The sub-pillar may be a lower source portion 130. The 또한, 상기 필라는 상기 상부 채널부(112)의 상부로 연장된 서브 필라를 더 구비할 수 있다. Further, the pillar may further include a sub-pillar extending to the upper portion of the upper channel section 112. 상기 상부 채널부(112)의 상부로 연장된 서브 필라는 상부 소오스부(110)일 수 있다. A sub-pillar extending to the upper portion of the upper channel portion 112 may be a top source 110. 따라서, 상기 필라는 서로 연장되어 연결된 상부 소오스부(110), 상부 채널부(112), 공통 드레인부(120), 하부 채널부(122) 및 하부 소오스부(130)를 구비할 수 있다. Thus, the pillar may have a top source part 110, the upper channel section 112, the common drain 120, a lower channel section 122 and the lower source 130 connected to each other extend.

상기 상부 소오스부(110), 상기 상부 채널부(112), 상기 상부 채널부(112)의 측벽 상에 형성된 상부 게이트 전극(215), 상기 공통 드레인부(120)는 상부 트랜지스터(도 4의 T H )를 형성한다. Of the upper source 110, the upper channel portion 112, the top gate electrode 215, the common drain 120 formed on a side wall of the upper channel portion 112 is the upper transistor (Fig. 4 T to form H). 마찬가지로, 상기 하부 소오스부(130), 상기 하부 채널부(122), 상기 하부 채널부(122)의 측벽 상에 형성된 하부 게이트 전극(225), 상기 공통 드레인부(120)는 하부 트랜지스터(도 4의 T L )를 형성한다. Similarly, the lower source portion 130, the lower channel portion 122, the bottom gate electrode 225, the common drain 120 formed on a side wall of the lower channel portion 122 has a lower transistor (Fig. 4 to form a T L). 도시된 바와 같이, 상부 트랜지스터(도 4의 T H )와 상기 하부 트랜지스터(도 4의 T L )는 수직 채널 트랜지스터이다. As shown, the upper transistor (T L in Fig. 4) (Fig. 4, T H) and the lower transistor is a vertical-channel transistor. 결과적으로, 하나의 필라에 드레인을 공유하는 두개의 수직 채널 트랜지스터들이 형성된다. As a result, formed are two vertical channel transistors that share the drain on one of the pillar. 이와는 달리, 상기 필라는 상기 하부 소오스부(130) 및 상기 상부 소오스부(110)를 구비하지 않을 수도 있다. Alternatively, the pillars may not be provided with a source of the lower portion 130 and the top source 110. 이 경우, 상기 상부 채널부(112)의 상부 일부에 상부 소오스영역을 형성하여 상기 상부 소오스부(110)의 역할을 대신할 수 있도록 할 수 있고, 후술하는 하부 스토리지 노드 전극부의 상부 일부가 상기 하부 소오스부(130)의 역할을 대신할 수 있도록 할 수 있다. In this case, the in the upper part of the upper channel portion (112) form the upper source region may be to replace the role of the top source part 110, the upper part portion below the lower storage node electrode is the lower It may be to replace the role of the source 130. 그러나, 상기 하부 소오스부(130) 및 상기 상부 소오스부(110)를 형성함으로써, 안정적인 소자동작을 구현할 수 있다. However, by forming the source and the lower portion 130 and the top source 110, it can implement a stable element operation.

상기 하부 게이트 전극(225)과 상기 하부 채널부(122) 사이에는 하부 게이트 절연막(222)이 개재되고, 상기 하부 게이트 절연막(222)은 연장되어 상기 하부 게이트 전극(225)과 상기 공통 드레인부(120) 사이 및 상기 하부 게이트 전극(225)과 상기 하부 소오스부(130) 사이에도 위치한다. The bottom gate electrode 225 and the lower channel section 122 between the lower gate insulating film 222 is interposed and the lower gate insulating film 222 extends the common drain from the lower gate electrode 225 part ( 120) is also located between the gate and the lower electrode 225 and the lower source 130. 마찬가지로, 상기 상부 게이트 전극(215)과 상기 상부 채널부(112) 사이에는 상부 게이트 절연막(212)이 개재되고, 상기 상부 게이트 절연막(212)은 연장되어 상기 상부 게이트 전극(215)과 상기 공통 드레인부(120) 사이 및 상기 상부 게이트 전극(215)과 상기 상부 소오스부(110) 사이에도 위치한다. Once again, the top gate being between the electrode 215 and the upper channel portion 112 is interposed the upper gate insulating film 212, the upper gate insulating film 212 extends the upper gate electrode 215 and the common drain located in between section 120 and between the upper gate electrode 215 and the top source 110.

상기 필라는 상기 하부 소오스부(130)의 하부로 연장된다. The pillar extends into the lower portion of the lower source 130. 상기 하부 소오스부(130)의 하부로 연장된 영역은 하부 스토리지 노드 전극부(140)일 수 있다. An area extending to the bottom of the lower source 130 can be a lower storage node electrode (140). 상기 하부 스토리지 노드 전극부(140)에 주입된 불순물의 농도는 상기 하부 소오스부(130)에 주입된 불순물의 농도에 비해 높은 것이 바람직하다. The concentration of the impurity implanted into the lower storage node electrode 140 is preferably higher than the concentration of the impurity injected into the source and the lower part 130.

상기 하부 스토리지 노드 전극부(140)의 외주에 상기 하부 스토리지 노드 전극부(140)를 둘러싸는 하부 플레이트 전극(245)이 제공된다. This is a lower plate electrode (245) surrounding the lower storage node electrode 140 to the outer periphery of the lower storage node electrode 140 is provided. 상기 하부 스토리지 노드 전극부(140)와 상기 하부 플레이트 전극(245) 사이에 유전막 스페이서(242)가 개재된다. A dielectric spacer 242 between the lower storage node electrode 140 and the lower plate electrode 245 is disposed. 따라서, 상기 하부 스토리지 노드 전극부(140), 상기 유전막 스페이서(242) 및 상기 하부 플레이트 전극(245)은 하부 캐패시터(도 4의 C L )를 형성한다. Therefore, the lower the storage node electrode 140, the dielectric spacer 242 and the lower plate electrode 245 forms the lower capacitor (C L in Figure 4). 나아가, 상기 하부 플레이트 전극(245)은 연장되어 상기 하부 스토리지 노드 전극부들(140) 사이에도 위치하고, 나아가 복수개의 하부 스토리지 노드 전극부들(140)의 외주를 둘러싸도록 형성된다. Further, the lower plate electrode 245 is located to extend between the lower storage node electrode portions 140, and further is formed so as to surround the plurality of the lower outer circumference of the storage node electrode parts 140. 이러한 상기 하부 플레이트 전극(245)은 도 4에 도시한 하부 플레이트 전극 라인(P/L L )에 해당할 수 있다. The said lower plate electrode 245 may correspond to the lower plate electrode line (P / L L) shown in Fig.

한편, 상기 상부 소오스부(110)의 상부에 상부 스토리지 노드 전극(285)이 위치할 수 있다. On the other hand, to the upper storage node electrode 285 it is positioned on top of the top source 110. 나아가, 상기 상부 소오스부(110)와 상기 상부 스토리지 노드 전극(285) 사이에 스토리지 노드 콘택 패드(284)가 위치할 수 있다. Furthermore, it is the top source unit 110 and the upper storage node electrode 285, storage node contact pad 284 between the can be located. 이와는 달리, 상기 상부 스토리지 노드 전극(285)과 상기 스토리지 노드 콘택 패드(284)는 일체로 형성될 수 있다. Alternatively, the upper storage node electrode 285 and the storage node contact pad 284 may be integrally formed. 상기 상부 스토리지 노드 전극(285) 상에 상기 상부 스토리지 노드 전극(285)을 감싸는 상부 플레이트 전극(295)이 제공된다. On the upper storage node electrode (285) surrounding the upper storage node electrode 285 it is provided with an upper plate electrode (295). 상기 상부 스토리지 노드 전극(285)과 상부 플레이트 전극(295) 사이에는 상부 유전체막(290)이 개재된다. Between the upper storage node electrode 285 and upper plate electrode 295, there is interposed the upper dielectric layer 290. 따라서, 상기 상부 스토리지 노드 전극(285), 상기 상부 유전체막(290) 및 상기 상부 플레이트 전극(295)은 상부 캐패시터(도 4의 C H )를 형성한다. Thus, the upper storage node electrode 285, the upper dielectric layer 290 and the upper plate electrode 295, forms the upper capacitor (C H in Fig. 4). 또한, 상기 상부 플레이트 전극(295)은 연장되어 상기 상부 스토리지 노드 전극들(285) 사이에도 위치하고, 나아가 복수개의 상부 스토리지 노드 전극들(285)을 감싸도록 형성된다. In addition, the extension of the upper plate electrode 295 is located in between the upper storage node electrode 285 is formed further to surround the plurality of storage nodes of the upper electrode 285. 따라서, 상기 상부 플레이트 전극(295)은 도 4에 도시한 상부 플레이트 전극 라인(P/L H )에 해당할 수 있다. Thus, the top plate electrode 295 may correspond to the upper plate electrode line (P / L H) shown in Fig.

한편, 상기 하부 플레이트 전극(245) 상부에 상기 X축 방향으로 배열된 필라들의 하부 게이트 전극(225)들에 접속하는 하부 워드라인(255, 도 4의 W/L L )이 제공된다. On the other hand, the lower word line (255, W / L L in Fig. 4) for connecting to the lower plate electrode 245, the upper bottom gate electrode 225 of the pillars arranged in the X-axis direction in this, is provided. 바람직하게는 상기 하부 워드라인(255)은 상기 하부 게이트 전극(225)의 외주를 둘러싸는 형태를 갖는다. Preferably, the lower word line (255) has a shape surrounding the outer periphery of the bottom gate electrode 225. 상기 하부 워드라인(255)은 상기 유전막 스페이서(242)에 의해서 상기 하부 소오스부(130)와 절연되며, 상기 하부 플레이트 전극(245) 상에 위치하는 제 1 층간 절연막(250)에 의해서 상기 하부 플레이트 전극(245)과 절연된다. It said lower word line (255) is the lower plate by a first interlayer insulating film 250 located on the lower plate electrode 245 is insulated from the lower source unit 130 by the dielectric spacer (242) It is insulated from the electrode (245).

상기 하부 워드라인(255) 및 상기 하부 플레이트 전극(245) 상부에 상기 하부 워드라인(255)과 교차하는 비트 라인(265, 도 4의 B/L)이 제공된다. The lower word lines 255 and bit lines crossing the said lower word line (255) on an upper part of the lower plate electrode 245 is provided (265, B / L in Fig. 4). 상기 비트 라인(265)은 상기 Y축 방향으로 배열된 필라들의 공통 드레인부(120)들에 접속한다. The bit line 265 is connected to the common drain portion 120 of the pillars arranged in the Y-axis direction. 바람직하게는 상기 비트 라인(265)은 상기 공통 드레인부(120)의 외주를 둘러싸는 형태를 갖는다. Preferably, the bit line 265 has a shape that surrounds the outer periphery of the common drain region (120). 상기 비트라인(265)은 상기 제 1 층간 절연막(250)에 의해서 상기 하부 플레이트 전극(245)과 절연되며, 상기 하부 워드라인(255) 상에 위치하는 제 2 층간절연막(260)에 의해서 상기 하부 워드라인(255)과 절연되며, 제 2 층간절연막(260) 및 절연 스페이서(217)에 의해서 상기 하부 게이트 전극(225)와 절연된다. The bit line 265 is the lower portion by the second interlayer insulating film 260 for the first and insulated from the inter-layer insulating film 250, the lower plate electrode 245 by, disposed on the lower word line (255) isolated and the word line 255 and, the second insulating interlayer and the insulating film 260 and the insulating spacer 217, the bottom gate electrode 225 by the.

상기 비트라인(265) 및 상기 하부 워드라인(255) 상부에 상기 하부 워드라인(255)과 평행하게 배열된 상부 워드라인(275)이 제공된다. The bit line 265 and the lower word line (255), the lower word line (255) parallel to the upper word line (275) and arranged on the top are provided. 상기 상부 워드라인 (275)은 상기 X축 방향으로 배열된 필라들의 상부 게이트 전극(215)들에 접속한다. The upper word line 275 is connected to the top gate electrodes 215 of the pillars arranged in the X-axis direction. 바람직하게는, 상기 상부 워드라인(275)은 상기 상부 게이트 전극(215)의 외주를 둘러싸는 형태를 갖는다. Preferably, the upper word line (275) has a shape surrounding the outer periphery of the upper gate electrode 215. 또한, 상기 상부 워드라인(275)은 상기 제 2 층간절연막(260)에 의해서 상기 하부 워드라인(255)과 절연되며, 상기 비트라인(265) 상에 위치하는 제 3 층간절연막(270)에 의해서 상기 비트라인(265) 및 상기 공통 드레인부(120)와 절연된다. Further, the upper word line 275 is insulated from the lower word line (255) by the second interlayer insulating film 260, by a third interlayer insulating film 270 is disposed on the bit line (265) It is isolated and the bit line 265 and the common drain region (120).

상술한 바와 같이, 하나의 필라가 두 개의 수직 채널 트랜지스터들을 구비함으로써, 종래 하나의 필라에 하나의 수직 채널 트랜지스터를 형성한 경우에 비해 소자의 평면적이 1/2로 감소한다. As described above, by applying one of the pillar having two vertical channel transistor, it is reduced to one-half of the planar element, compared to the case of forming a vertical-channel transistor in the conventional single pillar. 나아가, 이를 하나의 트랜지스터와 하나의 캐패시터를 구비하는 DRAM 소자에 적용할 경우, 하나의 단위 셀 영역(도 2a의 C)에 두 개의 셀이 상하부로 위치하게 된다. Further, when applying it to a DRAM device having one transistor and one capacitor, a unit cell area is two cells in (C of FIG. 2a) is positioned in the top and bottom. 즉, 4F 2 제곱 피쳐 사이즈에 두 개의 셀이 상하부로 위치하게 되므로, 하나의 셀이 차지하는 제곱 피쳐 사이즈는 2F 2 가 된다. That is, since the two cells are located in upper and lower portions to 4F 2 square feature size, the square feature size, one cell is occupied by a 2F 2. 결과적으로 DRAM 소자의 집적도를 현격하게 향상시킬 수 있다. As a result, it is possible to significantly increase the degree of integration of the DRAM device.

상술한 바와 같이 본 발명에 따르면, 하나의 필라가 두 개의 수직 채널 트랜지스터들을 구비함으로써 소자의 평면적을 감소시킬 수 있으며, 나아가 이를 DRAM 소자에 적용할 경우 DRAM 소자의 집적도를 현격하게 향상시킬 수 있다. According to the invention as described above, there is a single pillar can be reduced in plan of the device by providing two vertical channel transistors, the case further to apply them to the DRAM device can significantly improve the degree of integration of the DRAM device.

Claims (33)

  1. 기판; Board;
    상기 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 필라들이 위치하되, 상기 각 필라는 하부 채널부, 상부 채널부 및 상기 하부 채널부과 상기 상부 채널부 사이에 위치하는 공통 드레인부를 구비하고; But the first direction and arranged in the pillar in a second direction intersecting the first direction are disposed on the substrate, wherein each pillar is located between the lower channel portion, the upper channel portion and the lower channel imposing the upper channel portion comprising a common drain, and;
    상기 하부 채널부의 외주를 둘러싸는 하부 게이트 전극; Bottom gate electrode surrounding the periphery of the lower channel portion; And
    상기 상부 채널부의 외주를 둘러싸는 상부 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자. Semiconductor device comprising a top gate electrode surrounding the periphery of the upper channel portion.
  2. 제 1 항에 있어서, According to claim 1,
    상기 필라는 상기 하부 채널부의 하부에 위치하는 하부 스토리지 노드 전극부를 더 구비하고, The pillars, and further comprising a lower storage node electrode located below the lower channel portion,
    상기 반도체 소자는 상기 상부 채널부의 상부에 위치하는 상부 스토리지 노드 전극을 더 포함하는 것을 특징으로 하는 반도체 소자. The semiconductor device is a semiconductor device according to claim 1, further comprising an upper storage node electrode which is located above the upper channel portion.
  3. 제 2 항에 있어서, 3. The method of claim 2,
    상기 필라들의 상기 하부 스토리지 노드 전극부들을 둘러싸는 하부 플레이트 전극을 더 구비하는 것을 특징으로 하는 반도체 소자. Semiconductor device according to claim 1, further comprising a lower plate electrodes surrounding the lower storage node electrode portions of the pillar.
  4. 제 2 항에 있어서, 3. The method of claim 2,
    상기 필라는 상기 하부 채널부와 상기 하부 스토리지 노드 전극부 사이에 위치하는 하부 소오스부를 더 포함하는 것을 특징으로 하는 반도체 소자. The pillar is a semiconductor device according to claim 1, further comprising a lower source which is located between the lower channel portion and the lower portion of storage node electrodes.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 하부 게이트 전극은 상기 공통 드레인부 및 상기 하부 소오스부와 전기적으로 절연된 것을 특징으로 하는 반도체 소자. The lower gate electrode is a semiconductor device, it characterized in that the electrically insulated and said common drain region and the source and the lower part.
  6. 제 2 항에 있어서, 3. The method of claim 2,
    상기 필라는 상기 상부 채널부와 상기 상부 스토리지 노드 전극 사이에 위치하는 상부 소오스부를 더 포함하는 것을 특징으로 하는 반도체 소자. The pillar is a semiconductor device according to claim 1, further comprising a top source which is located between the upper channel portion and the upper storage node electrode.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 상부 게이트 전극은 상기 공통 드레인부 및 상기 상부 소오스부와 전기적으로 절연된 것을 특징으로 하는 반도체 소자. The top gate electrode is a semiconductor device, characterized in that the electrically insulated and said common drain region and the upper source unit.
  8. 제 6 항에 있어서, 7. The method of claim 6,
    상기 상부 소오스부와 상기 상부 스토리지 노드 전극 사이에 위치하는 스토리지 노드 콘택 패드를 더 구비하는 것을 특징으로 하는 반도체 소자. Semiconductor device according to claim 1, further comprising a storage node contact pad located between the top source part and the upper storage node electrode.
  9. 제 1 항에 있어서, According to claim 1,
    상기 제1방향으로 배열된 필라들의 하부 게이트 전극들에 접속하는 하부 워드라인을 더 포함하는 것을 특징으로 하는 반도체 소자. Semiconductor device according to claim 1, further comprising a lower word line connected to the first pillar of the bottom of the gate electrode arranged in the first direction.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 하부 워드라인은 상기 하부 게이트 전극의 외주를 둘러싸는 것을 특징으로 하는 반도체 소자. The lower word line is a semiconductor device, characterized in that surrounding the outer periphery of the lower gate electrode.
  11. 제 1 항에 있어서, According to claim 1,
    상기 제2방향으로 배열된 필라들의 공통 드레인부들에 접속하는 비트 라인을 더 포함하는 것을 특징으로 하는 반도체 소자. Semiconductor device further comprises a bit line connected to a common drain portions of the pillars arranged in the second direction.
  12. 제 11 항에 있어서, 12. The method of claim 11,
    상기 비트 라인은 상기 공통 드레인부를 둘러싸는 것을 특징으로 하는 반도체 소자. The bit line is a semiconductor device, characterized in that surrounding parts of the common drain.
  13. 제 1 항에 있어서, According to claim 1,
    상기 제1방향으로 배열된 필라들의 상부 게이트 전극들에 접속하는 상부 워드라인을 더 포함하는 것을 특징으로 하는 반도체 소자. Semiconductor device according to claim 1, further including an upper word line connected to said first direction, an upper gate electrode of the array of pillars with.
  14. 제 13 항에 있어서, 14. The method of claim 13,
    상기 상부 워드라인은 상기 상부 게이트 전극을 둘러싸는 것을 특징으로 하는 반도체 소자. The upper word line is a semiconductor device, characterized in that surrounding the upper gate electrode.
  15. 제 1 항에 있어서, According to claim 1,
    상기 필라는 상기 하부 채널부의 하부에 위치하는 하부 소오스부 및 상기 상부 채널부의 상부에 위치하는 상부 소오스부를 더 구비하는 것을 특징으로 하는 반도체 소자. The pillar is a semiconductor device according to claim 1, further comprising a top source which is located in the upper source and the lower portion and the upper parts of the channel located beneath the lower channel portion.
  16. 제 1 항에 있어서, According to claim 1,
    상기 기판은 지지기판 및 상기 지지기판 상에 위치하는 절연층을 구비하고, 상기 필라들은 상기 절연층 상에 위치하는 것을 특징으로 하는 반도체 소자. The pillars are the semiconductor elements, characterized in that disposed on the insulating layer and the substrate comprises a supporting substrate and an insulating layer disposed on the support substrate.
  17. 제 16 항에 있어서, 17. The method of claim 16,
    상기 기판은 SOI 기판이고, 상기 절연층은 SOI 기판의 매립 절연층인 것을 특징으로 하는 반도체 소자. Wherein the substrate is an SOI substrate, the insulating layer is a semiconductor device characterized in that the buried insulating layer of the SOI substrate.
  18. 기판; Board;
    상기 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 필라들이 위치하되, 상기 각 필라는 연속하여 위치하는 하부 스토리지 노드 전극부, 하부 소오스부, 하부 채널부, 공통 드레인부, 상부 채널부 및 상부 소오스부를 구비하고; But first to the first direction and arranged in the pillar in a second direction intersecting the first direction on the substrate, each of the pillars has portions underlying the storage node electrode are continuously located, the lower the source unit, the lower channel portion, the common drain having parts of the upper channel portion and the upper parts of the source;
    상기 상부 소오스부의 상부에 위치하는 상부 스토리지 노드 전극; An upper storage node electrode disposed above the top parts of the source;
    상기 하부 채널부의 외주를 둘러싸는 하부 게이트 전극; Bottom gate electrode surrounding the periphery of the lower channel portion;
    상기 상부 채널부의 외주를 둘러싸는 상부 게이트 전극; Top gate electrode surrounding the periphery of the upper channel portion;
    상기 제1방향으로 배열된 필라들의 하부 게이트 전극들에 접속하는 하부 워드라인; The lower word line to be connected to the lower gate electrode of the pillars arranged in the first direction;
    상기 제2방향으로 배열된 필라들의 공통 드레인부들에 접속하는 비트 라인; Bit lines connected to a common drain portions of the pillars arranged in the second direction; And
    상기 제1방향으로 배열된 필라들의 상부 게이트 전극들에 접속하는 상부 워드라인을 포함하는 것을 특징으로 하는 반도체 소자. A semiconductor device characterized in that it comprises an upper word line connected to said first direction, an upper gate electrode of the array of pillars with.
  19. 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 하드 마스크 패턴들을 형성하고; Forming first direction and the hard mask pattern is arranged in a second direction crossing the first direction on the substrate;
    상기 각 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여, 상기 하드 마스크 패턴의 폭보다 좁은 폭을 갖는 기둥 형태의 상부 채널부를 형성하고; And performing each of the hard mask pattern as a mask by etching the substrate, forming an upper channel portion of the columnar shape having a smaller width than a width of the hard mask pattern;
    상기 상부 채널부의 외주에 상기 상부 채널부를 둘러싸는 상부 게이트 전극을 형성하고; The outer circumference of the upper channel portion and said upper channel portion is formed to surround an upper gate electrode;
    상기 상부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 공통 드레인부를 형성하고; Etching the substrate to the top gate electrode as a mask, to form a common drain of the pillar shape;
    상기 공통 드레인부의 측벽에 절연 스페이서를 형성하고; Forming an insulating spacer on a sidewall of the common drain portion;
    상기 하드 마스크 패턴 및 상기 절연 스페이서를 마스크로 하여 상기 기판을 식각하여, 상기 공통 드레인부의 폭보다 좁은 폭을 갖는 기둥 형태의 하부 채널부를 형성하고; And the hard mask pattern and the insulating spacers as a mask by etching the substrate, forming a lower channel of the columnar shape having a narrower width than the common drain portion;
    상기 하부 채널부의 외주에 상기 하부 채널부를 둘러싸는 하부 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device comprising: forming a channel of the lower portion surrounding the bottom gate electrode on the outer circumference of the lower channel portion.
  20. 제 19 항에 있어서, 20. The method of claim 19,
    상기 하부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 하부 스토리지 노드 전극부를 형성하고; And the lower gate electrode as a mask by etching the substrate, to form columnar shape of the lower parts of the storage node electrode;
    상기 하드 마스크 패턴을 제거하고; Removing the hard mask pattern;
    상기 상부 채널부 상에 상부 스토리지 노드 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device according to claim 1, further comprising forming an upper electrode on the storage node, the upper channel portion.
  21. 제 20 항에 있어서, 21. The method of claim 20,
    상기 하드 마스크 패턴을 제거하기 전에, Before removing the hard mask pattern,
    상기 필라들의 상기 하부 스토리지 노드 전극부들을 둘러싸는 하부 플레이트 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device according to claim 1, further comprising forming a lower plate electrode surrounding the lower storage node electrode portions of the pillar.
  22. 제 20 항에 있어서, 21. The method of claim 20,
    상기 하부 스토리지 노드 전극부를 형성하기 전에, Before the formation of the lower parts of the storage node electrode,
    상기 하드 마스크 패턴 및 상기 하부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 하부 소오스부를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The hard mask pattern and a method of producing a semiconductor device according to claim 1, further comprising forming by etching the substrate to the lower gate electrode as a mask, pillars in the form of parts of the lower source.
  23. 제 20 항에 있어서, 21. The method of claim 20,
    상기 상부 채널부를 형성하기 전에, 상기 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여 상부 소오스부를 형성하는 것을 더 포함하고, Before the formation of the upper channel portion, by etching the substrate with the hard mask pattern as a mask, and further comprising forming an upper source,
    상기 상부 스토리지 노드 전극은 상기 상부 소오스부 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The upper storage node electrode manufacturing method of the semiconductor device characterized in that formed on the top source unit.
  24. 제 23 항에 있어서, 24. The method of claim 23,
    상기 상부 스토리지 노드 전극을 형성하기 전에, 상기 상부 소오스부 상에 스토리지 노드 콘택 패드를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Before forming the storage node of the upper electrode, the method of producing a semiconductor device according to claim 1, further comprising forming a storage node contact pads on the top source unit.
  25. 제 19 항에 있어서, 20. The method of claim 19,
    상기 상부 채널부를 형성하는 것은 상기 하드 마스크 패턴을 이용하여 상기 기판을 소정 깊이만큼 비등방성 식각하여 상기 하드 마스크 패턴 하부에 서브 필라를 형성하고, 상기 서브 필라의 측벽을 소정 폭만큼 등방성 식각하는 것을 포함하 는 것을 특징으로 하는 반도체 소자의 제조방법. The formation of the upper channel portion comprises an isotropic etching by a predetermined side wall of the sub-pillar by anisotropic etching by a predetermined the substrate by using the hard mask pattern depth to form a sub-pillar on the hard mask pattern bottom, width the method of producing a semiconductor device, characterized in that the ha.
  26. 제 19 항에 있어서, 20. The method of claim 19,
    상기 상부 게이트 전극을 형성하기 전에 상기 상부 채널부의 외주에 상부 게이트 절연막을 형성하는 것을 더 포함하고, Prior to forming the upper gate electrode, and further comprising forming an upper gate insulating film on the outer periphery of the upper channel portion,
    상기 상부 게이트 전극을 형성하는 것은 상기 상부 게이트 절연막이 형성된 기판 상에 게이트 도전막을 적층하고, 상기 게이트 도전막을 에치백하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device characterized by comprising etching back the gate conductive film is laminated on a substrate formed with the top gate insulating film, a conductive film is the gate to form the upper gate electrode.
  27. 제 19 항에 있어서, 20. The method of claim 19,
    상기 하부 채널부를 형성하는 것은 상기 절연 스페이서를 마스크로 하여 상기 기판을 소정 깊이만큼 비등방성 식각하여 상기 공통 드레인부 하부에 서브 필라를 형성하고, 상기 서브 필라의 측벽을 소정 폭만큼 등방성 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The lower channel is of forming comprises isotropic etching by forming a sub-pillar on said common drain region lower to the substrate a predetermined depth by anisotropic etching using the insulating spacers as a mask, and a predetermined side wall of the sub-pillar width the method of producing a semiconductor device characterized in that.
  28. 제 19 항에 있어서, 20. The method of claim 19,
    상기 하부 게이트 전극을 형성하기 전에 상기 하부 채널부의 외주에 하부 게이트 절연막을 형성하는 것을 더 포함하고, Before the formation of the lower gate electrode, and further comprising forming a lower gate insulating film on the outer periphery of the lower channel portion,
    상기 하부 게이트 전극을 형성하는 것은 상기 하부 게이트 절연막이 형성된 기판 상에 게이트 도전막을 적층하고, 상기 게이트 도전막을 에치백하는 것을 포함 하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device characterized by comprising etching back the gate conductive film is laminated on a substrate on which the lower gate insulating film is formed, and the conductive film is the gate to form the bottom gate electrode.
  29. 제 19 항에 있어서, 20. The method of claim 19,
    상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 하부 게이트 전극들에 접속하는 하부 워드라인을 형성하고, And forming a lower word line connected to the first bottom gate electrode formed on each bottom of the hard mask pattern arranged in the first direction,
    상기 제2방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 공통 드레인 영역들에 접속하는 비트라인을 형성하고, And forming a bit line connected to each of the common drain region formed in the lower portion of the hard mask pattern arranged in the second direction,
    상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 상부 게이트 전극들에 접속하는 상부 워드라인을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device according to claim 1, further comprising forming an upper word line connected to the first upper gate electrode formed in each bottom of the hard mask pattern arranged in the first direction.
  30. 제 29 항에 있어서, 30. The method of claim 29,
    상기 하부 워드라인을 형성하는 것은 상기 하부 게이트 전극이 형성된 기판 상에 층간절연막을 형성하고, The formation of the lower word lines and an interlayer insulating film on the substrate having the lower gate electrode,
    상기 층간절연막 내에 트렌치를 형성하되, 상기 트렌치는 상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 위치하는 하부 게이트 전극들의 측벽들을 노출시키고, To form a trench in said interlayer insulating film, said trench to expose the sidewalls of the lower gate electrode, each located at the bottom of the hard mask pattern arranged in the first direction,
    상기 트렌치 내에 배선 도전막을 적층하고, And a laminated film conductive wiring in the trench,
    상기 배선 도전막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device characterized by comprising etching the wiring conductive film.
  31. 제 29 항에 있어서, 30. The method of claim 29,
    상기 비트라인을 형성하는 것은 상기 하부 게이트 전극이 형성된 기판 상에 층간절연막을 형성하고, The formation of the bit lines and an interlayer insulating film on the substrate on which the lower gate electrode is formed,
    상기 층간절연막 내에 트렌치를 형성하되, 상기 트렌치는 상기 제2방향으로 배열된 하드 마스크 패턴들의 하부에 각각 위치하는 공통 드레인부들의 측벽들을 노출시키고, To form a trench in said interlayer insulating film, said trench to expose the side wall of the common drain portions respectively located to the lower of the hard mask pattern arranged in the second direction,
    상기 트렌치 내에 배선 도전막을 적층하고, And a laminated film conductive wiring in the trench,
    상기 배선 도전막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device characterized by comprising etching the wiring conductive film.
  32. 제 29 항에 있어서, 30. The method of claim 29,
    상기 상부 워드라인을 형성하는 것은 상기 하부 게이트 전극이 형성된 기판 상에 층간절연막을 형성하고, The formation of the upper word line and forming an interlayer insulating film on the substrate having the lower gate electrode,
    상기 층간절연막 내에 트렌치를 형성하되, 상기 트렌치는 상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 위치하는 상부 게이트 전극들의 측벽들을 노출시키고, To form a trench in said interlayer insulating film, said trench to expose the sidewalls of the upper gate electrode that are positioned on the lower portion of the hard mask pattern arranged in the first direction,
    상기 트렌치 내에 배선 도전막을 적층하고, And a laminated film conductive wiring in the trench,
    상기 배선 도전막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of producing a semiconductor device characterized by comprising etching the wiring conductive film.
  33. 제 19 항에 있어서, 20. The method of claim 19,
    상기 기판은 지지기판, 상기 지지기판 상에 위치하는 매립절연층 및 상기 매립절연층 상에 위치하는 반도체 활성층을 구비하는 SOI 기판이고, Wherein the substrate is a SOI substrate having a buried insulating layer and the semiconductor active layer disposed on the embedded insulating layer positioned on the support substrate, the support substrate,
    상기 상부 채널부, 상기 공통 드레인부 및 상기 하부 채널부는 상기 반도체 활성층을 식각함으로써 형성된 것을 특징으로 하는 반도체 소자의 제조방법. The upper channel section, said common drain region and the lower channel portion The method of producing a semiconductor device characterized in that is formed by etching the semiconductor active layer.
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