KR100660891B1 - Semiconductor device having vertical channel transistor and method for manufacturing the same - Google Patents

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윤재만
김봉수
박동건
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Abstract

A semiconductor device and a manufacturing method thereof are provided to improve the degree of integration by using an improved pillar structure with two vertical channel transistors. A semiconductor device includes a substrate(100), a plurality of pillars, a lower gate electrode, and an upper gate electrode. The plurality of pillars are arranged along first and second directions on the substrate. Each pillar is composed of a lower channel portion, an upper channel portion and a common drain portion(120) between the lower and the upper channel portions. The lower gate electrode(225) is used for enclosing a first periphery of the lower channel portion of the pillar. The upper gate electrode(215) is used for enclosing a second periphery of the upper channel portion of the pillar.

Description

수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법{Semiconductor Device Having Vertical Channel Transistor And Method For Manufacturing The Same}Semiconductor Device Having Vertical Channel Transistor And Method For Manufacturing The Same
도 1a 내지 도 1l는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 사시도들이다.1A to 1L are perspective views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 평면도들이다.2A through 2F are plan views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 3a 내지 도 3w는 도 2a 내지 도 2f의 절단선 A-A와 절단선 B-B를 따라 취해진 단면도들이다.3A-3W are cross-sectional views taken along cut line A-A and cut line B-B of FIGS. 2A-2F.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 셀 어레이 영역의 일부를 나타낸 회로도이다.4 is a circuit diagram illustrating a portion of a cell array region of a semiconductor device according to an embodiment of the present invention.
(도면의 주요 부위에 대한 부호의 설명)(Explanation of symbols for main parts of drawing)
100 : 기판 101 : 지지기판100 substrate 101 support substrate
102 : 매립절연막 103 : 반도체 활성층102: buried insulating film 103: semiconductor active layer
140 : 하부 스토리지 노드 전극부 245 : 하부 플레이트 전극140: lower storage node electrode portion 245: lower plate electrode
130 : 하부 소오스부 122 : 하부 채널부130: lower source portion 122: lower channel portion
225 : 하부 게이트 전극 255 : 하부 워드라인225: lower gate electrode 255: lower word line
120 : 공통 드레인부 265 : 비트 라인120: common drain portion 265: bit line
112 : 상부 채널부 215 : 상부 게이트 전극112: upper channel portion 215: upper gate electrode
275 : 상부 워드라인 110 : 상부 소오스부275: upper word line 110: upper source portion
284 : 상부 스토리지 전극 패드 285 : 상부 스토리지 전극284: upper storage electrode pad 285: upper storage electrode
295 : 상부 플레이트 전극295: upper plate electrode
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device having a vertical channel transistor and a method of manufacturing the same.
게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 플래너 타입의 트랜지스터를 채용하는 반도체 소자에 있어서, 반도체 소자의 집적 밀도가 증가함에 따라 채널 길이를 감소시키고자 하는 시도가 계속되고 있다. 그러나, 채널 길이를 감소시키면 드레인 유기 장벽 저하(DIBL:drain induced barrier lowering), 핫 캐리어 효과(hot carrier effect) 및 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)가 발생한다. 이러한 단채널 효과를 방지하기 위하여, 접합 영역의 깊이를 감축시키는 방법 및 채널 영역에 그루브(groove)를 형성하여 상대적으로 채널 길이를 연장하는 방법 등 다양한 방법이 제안되었다.In a semiconductor device employing a planar type transistor in which a gate electrode is formed on a semiconductor substrate and a junction region is formed on both sides of the gate electrode, attempts to reduce the channel length continue as the integration density of the semiconductor device increases. have. However, reducing the channel length results in short channel effects such as drain induced barrier lowering (DIBL), hot carrier effect and punch through. In order to prevent such a short channel effect, various methods have been proposed, such as a method of reducing the depth of the junction region and a method of extending the channel length by forming a groove in the channel region.
그러나, 반도체 메모리 소자, 특히, DRAM(dynamic random access memory)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라, 단채널 효과를 방지하기 위한 상기 시도들도 한계에 다다르고 있다.However, as the integration density of semiconductor memory devices, particularly dynamic random access memory (DRAM), is approaching giga bits, the above attempts to prevent short channel effects are also reaching their limit.
이를 해결하기 위해, 수직 채널을 구비하는 트랜지스터들이 개시되었다.To address this, transistors with vertical channels have been disclosed.
미국특허 제5,885,864호는 수직 채널을 갖는 트랜지스터를 구비하는 메모리 셀을 개시한다. 상기 메모리 셀은 실리콘 물질의 필라부를 둘러싸는 게이트 전극, 상기 필라부의 상부 부분에 위치하는 제1 소오스/드레인 전극 및 상기 필라부의 베이스에서 실질적으로 수평으로 연장된 실리콘 물질 내에 위치하는 제2 소오스/드레인 전극을 구비하는 억세스 트랜지스터; 및 상기 제1 소오스/드레인 전극에 연결된 스토리지 전극을 구비하는 스토리지 캐패시터를 포함한다.U. S. Patent No. 5,885, 864 discloses a memory cell having a transistor having a vertical channel. The memory cell includes a gate electrode surrounding a pillar portion of a silicon material, a first source / drain electrode positioned at an upper portion of the pillar portion, and a second source / drain positioned in a silicon material substantially horizontally extending from the base of the pillar portion. An access transistor having an electrode; And a storage capacitor having a storage electrode connected to the first source / drain electrode.
또한, 스노우치 등(K. Sunouchi et. al)은 "64/256 메가비트 DRAM을 위한 서라운딩 게이트 트랜지스터 셀(A Surrounding Gate Transistor Cell for 64/256Mbit DRAMs)"이라는 제목의 논문을 Techn. Digest IEDM, pp.23-25, 1989에 개시하였다. 상기 논문은 서라운딩 게이트 트랜지스터 셀을 개시한다. 상기 셀은 필라 실리콘 아일랜드를 둘러싸는 트랜스퍼 게이트와 캐패시터 전극을 구비한다. 상기 실리콘 필라의 상부에 비트 라인이 콘택된다. 즉, 하나의 메모리 셀을 위한 모든 소자들이 하나의 실리콘 필라에 위치한다.K. Sunouchi et. Al. Also published a paper entitled, “A Surrounding Gate Transistor Cell for 64/256 Mbit DRAMs” in Techn. Digest IEDM, pp. 23-25, 1989. The paper discloses a surrounding gate transistor cell. The cell has a transfer gate and a capacitor electrode surrounding the pillar silicon islands. A bit line is contacted over the silicon pillar. That is, all the elements for one memory cell are located in one silicon pillar.
상기 미국특허 및 상기 논문에 개시된 셀은 하나의 실리콘 필라영역에 트랜지스터와 캐패시터를 구비하므로 4F2의 소자 평면적을 갖게 된다. 따라서, 소자의 평면적을 줄이는데 있어서 한계를 내포하고 있다.The cell disclosed in the US patent and the paper includes a transistor and a capacitor in one silicon pillar region, and thus has a device planar area of 4F 2 . Therefore, there is a limit in reducing the planar area of the device.
본 발명이 이루고자 하는 기술적 과제는 초고집적 소자에 적용될 수 있는 반도체 소자를 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a semiconductor device that can be applied to an ultra-high integration device.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 초고집적 소자에 적용할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.In addition, another technical problem to be achieved by the present invention is to provide a method for manufacturing a semiconductor device that can be applied to an ultra-high integration device.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 소자를 제공한다. 상기 반도체 소자는 기판을 구비한다. 상기 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 필라들이 위치한다. 상기 각 필라는 하부 채널부, 상부 채널부 및 상기 하부 채널부과 상기 상부 채널부 사이에 위치하는 공통 드레인부를 구비한다. 상기 하부 채널부의 외주를 둘러싸는 하부 게이트 전극이 제공되고, 상기 상부 채널부의 외주를 둘러싸는 상부 게이트 전극이 제공된다.In order to achieve the above technical problem, an aspect of the present invention provides a semiconductor device. The semiconductor device has a substrate. Pillars arranged in a first direction and in a second direction crossing the first direction are positioned on the substrate. Each pillar includes a lower channel portion, an upper channel portion, and a common drain portion positioned between the lower channel portion and the upper channel portion. A lower gate electrode surrounding the outer circumference of the lower channel portion is provided, and an upper gate electrode surrounding the outer circumference of the upper channel portion is provided.
상기 필라는 상기 하부 채널부의 하부에 위치하는 하부 스토리지 노드 전극부를 더 구비하고, 상기 반도체 소자는 상기 상부 채널부의 상부에 위치하는 상부 스토리지 노드 전극을 더 포함할 수 있다. 나아가, 상기 반도체 소자는 상기 필라들의 상기 하부 스토리지 노드 전극부들을 둘러싸는 하부 플레이트 전극을 더 구비할 수 있다. The pillar may further include a lower storage node electrode disposed below the lower channel portion, and the semiconductor device may further include an upper storage node electrode positioned above the upper channel portion. In addition, the semiconductor device may further include a lower plate electrode surrounding the lower storage node electrode portions of the pillars.
또한, 상기 필라는 상기 하부 채널부와 상기 하부 스토리지 노드 전극부 사이에 위치하는 하부 소오스부를 더 구비할 수 있다. 이 때, 상기 하부 게이트 전극은 상기 공통 드레인부 및 상기 하부 소오스부와 전기적으로 절연된다.The pillar may further include a lower source part disposed between the lower channel part and the lower storage node electrode part. In this case, the lower gate electrode is electrically insulated from the common drain portion and the lower source portion.
한편, 상기 필라는 상기 상부 채널부와 상기 상부 스토리지 노드 전극 사이에 위치하는 상부 소오스부를 더 포함할 수 있다. 이 때, 상기 상부 게이트 전극은 상기 공통 드레인부 및 상기 상부 소오스부와 전기적으로 절연된다. 상기 반도체 소자는 상기 상부 소오스부와 상기 상부 스토리지 노드 전극 사이에 위치하는 스토리지 노드 콘택 패드를 더 구비할 수 있다.The pillar may further include an upper source portion disposed between the upper channel portion and the upper storage node electrode. In this case, the upper gate electrode is electrically insulated from the common drain portion and the upper source portion. The semiconductor device may further include a storage node contact pad positioned between the upper source portion and the upper storage node electrode.
상기 반도체 소자는 상기 제1방향으로 배열된 필라들의 하부 게이트 전극들에 접속하는 하부 워드라인을 더 포함할 수 있다. 이 때, 상기 하부 워드라인은 상기 하부 게이트 전극의 외주를 둘러쌀 수 있다.The semiconductor device may further include a lower word line connected to lower gate electrodes of pillars arranged in the first direction. In this case, the lower word line may surround the outer circumference of the lower gate electrode.
한편, 상기 반도체 소자는 상기 제2방향으로 배열된 필라들의 공통 드레인부들에 접속하는 비트 라인을 더 포함할 수 있다. 이 때, 상기 비트 라인은 상기 공통 드레인부를 둘러쌀 수 있다.The semiconductor device may further include a bit line connected to common drain portions of the pillars arranged in the second direction. In this case, the bit line may surround the common drain portion.
또한, 상기 제1방향으로 배열된 필라들의 상부 게이트 전극들에 접속하는 상부 워드라인을 더 포함할 수 있다. 이 때, 상기 상부 워드라인은 상기 상부 게이트 전극을 둘러쌀 수 있다.The device may further include an upper word line connected to upper gate electrodes of the pillars arranged in the first direction. In this case, the upper word line may surround the upper gate electrode.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 소자의 제조방법을 제공한다. 상기 제조방법은 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 하드 마스크 패턴들을 형성하고; 상기 각 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여, 상기 하드 마스크 패턴의 폭보다 좁은 폭을 갖는 기둥 형태의 상부 채널부를 형성하고; 상기 상부 채널부의 외주에 상부 게이트 전극을 형성하고; 상기 상부 게이트 전극을 마스크로 하여 상기 기판을 식각 하여, 기둥 형태의 공통 드레인부를 형성하고; 상기 공통 드레인부의 측벽에 절연 스페이서를 형성하고; 상기 하드 마스크 패턴 및 상기 절연 스페이서를 마스크로 하여 상기 기판을 식각하여, 상기 공통 드레인부의 폭보다 좁은 폭을 갖는 기둥 형태의 하부 채널부를 형성하고; 상기 하부 채널부의 외주에 하부 게이트 전극을 형성하는 것을 포함한다.In order to achieve the above technical problem, an aspect of the present invention provides a method of manufacturing a semiconductor device. The manufacturing method includes forming hard mask patterns arranged on a substrate in a first direction and a second direction crossing the first direction; Etching the substrate using the hard mask patterns as masks to form columnar upper channel portions having a width narrower than that of the hard mask patterns; Forming an upper gate electrode on an outer circumference of the upper channel portion; Etching the substrate by using the upper gate electrode as a mask to form a common drain portion having a pillar shape; Forming insulating spacers on sidewalls of the common drain portion; Etching the substrate using the hard mask pattern and the insulating spacer as a mask to form a lower channel portion having a pillar shape having a width smaller than that of the common drain portion; And forming a lower gate electrode on an outer circumference of the lower channel portion.
상기 하부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 하부 스토리지 노드 전극부를 형성하고; 상기 하드 마스크 패턴을 제거하고; 상기 상부 채널부 상에 상부 스토리지 노드 전극을 형성할 수 있다.Etching the substrate using the lower gate electrode as a mask to form a lower storage node electrode part having a pillar shape; Removing the hard mask pattern; An upper storage node electrode may be formed on the upper channel portion.
상기 하부 스토리지 노드 전극부를 형성하기 전에, 상기 하드 마스크 패턴 및 상기 하부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 하부 소오스부를 형성할 수 있다. 또한, 상기 상부 채널부를 형성하기 전에, 상기 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여 상부 소오스부를 형성할 수 있다. 이 경우, 상기 상부 스토리지 노드 전극은 상기 상부 소오스부 상에 형성할 수 있다.Before forming the lower storage node electrode portion, the substrate may be etched using the hard mask pattern and the lower gate electrode as a mask to form a lower source portion having a pillar shape. In addition, before forming the upper channel portion, the substrate may be etched using the hard mask pattern as a mask to form an upper source portion. In this case, the upper storage node electrode may be formed on the upper source portion.
상기 상부 스토리지 노드 전극을 형성하기 전에, 상기 상부 소오스부 상에 스토리지 노드 콘택 패드를 형성할 수 있다.Before forming the upper storage node electrode, a storage node contact pad may be formed on the upper source portion.
상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 하부 게이트 전극들에 접속하는 하부 워드라인을 형성하고, 상기 제2방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 공통 드레인 영역들에 접속하는 비트라인을 형성하고, 상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 상부 게이트 전극들에 접속하는 상부 워드라인을 형성할 수 있다.A lower word line is formed to connect lower gate electrodes formed under the hard mask patterns arranged in the first direction, and connected to common drain regions formed under the hard mask patterns arranged in the second direction. A bit line may be formed, and an upper word line may be formed to connect upper gate electrodes formed under the hard mask patterns arranged in the first direction.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 명세서 전체에 걸쳐서 '소오스'는 '드레인'과 치환가능하며, 이와 동시에 '드레인'은 '소오스'와 치환가능하다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout. In addition, throughout the specification, 'source' may be substituted for 'drain', and at the same time, 'drain' may be substituted for 'source'.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 셀 어레이 영역의 일부를 나타낸 회로도이다.4 is a circuit diagram illustrating a portion of a cell array region of a semiconductor memory device according to an embodiment of the present invention.
도 4를 참조하면, 일방향으로 상부 워드라인(W/LH) 및 상기 상부 워드라인(W/LH)에 평행하는 하부 워드라인(W/LL)이 배열되고, 상기 워드라인들(W/LH, W/LL)에 교차하는 방향으로 비트라인들(B/L)이 배열된다. 상기 상부 워드라인(W/LH) 및 상기 비트라인(B/L)의 교차에 의해 상부 단위 셀(UCH) 정의되며, 상기 하부 워드라인(W/LL) 및 상기 비트라인(B/L)의 교차에 의해 하부 단위 셀(UCl) 정의된다. Referring to FIG. 4, an upper word line W / L H and a lower word line W / L L parallel to the upper word line W / L H are arranged in one direction, and the word lines W are arranged. Bit lines B / L are arranged in a direction intersecting / L H and W / L L. An upper unit cell UC H is defined by the intersection of the upper word line W / L H and the bit line B / L, and the lower word line W / L L and the bit line B / L. The lower unit cell UC l is defined by the intersection of L).
상기 상부 단위 셀(UCH)은 상부 트랜지스터(TH)와 상부 캐패시터(CH)를 구비한다. 상기 상부 트랜지스터(TH)는 게이트가 상기 상부 워드라인(W/LH)에 접속하 고, 드레인이 상기 비트라인(B/L)에 접속하며, 상기 상부 캐패시터(CH)는 스토리지 노드 전극이 상기 상부 트랜지스터(TH)의 소오스에 접속하고, 플레이트 전극이 상부 플레이트 전극 라인(P/LH)에 접속한다. 마찬가지로, 상기 하부 단위 셀(UCL)은 하부 트랜지스터(TL)와 하부 캐패시터(CL)를 구비한다. 상기 하부 트랜지스터(TL)는 게이트가 상기 하부 워드라인(W/LL)에 접속하고, 드레인이 상기 비트라인(B/L)에 접속하며, 상기 하부 캐패시터(CL)는 스토리지 노드 전극이 상기 하부 트랜지스터(TL)의 소오스에 접속하고, 플레이트 전극은 하부 플레이트 전극 라인(P/LL)에 접속한다. 한편, 하나의 비트라인(B/L)에 접속하는 상부 트랜지스터(TH) 및 하부 트랜지스터(TL)는 드레인을 공유한다.The upper unit cell UC H includes an upper transistor T H and an upper capacitor C H. The upper transistor T H has a gate connected to the upper word line W / L H , a drain connected to the bit line B / L, and the upper capacitor C H is a storage node electrode. The source electrode is connected to the source of the upper transistor T H , and the plate electrode is connected to the upper plate electrode line P / L H. Similarly, the lower unit cell UC L includes a lower transistor T L and a lower capacitor C L. The lower transistor T L has a gate connected to the lower word line W / L L , a drain connected to the bit line B / L, and the lower capacitor C L is connected to a storage node electrode. The source of the lower transistor T L is connected, and the plate electrode is connected to the lower plate electrode line P / L L. Meanwhile, the upper transistor T H and the lower transistor T L connected to one bit line B / L share a drain.
도 1a 내지 도 1l는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 사시도들이고, 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 평면도들이다. 도 3a 내지 도 3w는 도 2a 내지 도 2f의 절단선 A-A와 절단선 B-B를 따라 취해진 단면도들로서, 영역 "A"는 절단선 A-A를 따라 취해진 영역이고, 영역 "B"는 절단선 B-B를 따라 취해진 영역이다. 한편, 상기 사시도들에는 후술하는 층간 절연막들을 도시하지 않았다.1A to 1L are perspective views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 2A to 2F are plan views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention. admit. 3A-3W are cross-sectional views taken along cut line AA and cut line BB of FIGS. 2A-2F, wherein region “A” is an area taken along cut line AA and region “B” is taken along cut line BB. Area. In the meantime, the interlayer insulating layers described below are not illustrated.
도 1a, 도 2a 및 도 3a를 참조하면, 기판(100)이 제공된다. 상기 기판(100) 은 에스오아이(Silicon On Insulator; SOI) 기판일 수 있다. 상기 에스오아이 기판은 지지기판(101), 상기 지지기판(101) 상의 매립 절연층(102) 및 상기 매립 절연층(103) 상의 반도체 활성층(103)을 갖는다.1A, 2A, and 3A, a substrate 100 is provided. The substrate 100 may be a silicon on insulator (SOI) substrate. The SOH substrate has a support substrate 101, a buried insulating layer 102 on the support substrate 101, and a semiconductor active layer 103 on the buried insulating layer 103.
상기 기판(100)에 웰(well)을 형성하기 위한 불순물을 주입한다. 상기 웰을 형성하기 위한 불순물은 P형 불순물일 수 있다. 그 결과, 상기 반도체 활성층(103) 내에 P웰이 형성된다. 이어서, 상기 기판(100)에 채널 불순물을 주입한다.Impurities for forming a well are implanted into the substrate 100. The impurities for forming the wells may be P-type impurities. As a result, P wells are formed in the semiconductor active layer 103. Subsequently, channel impurities are implanted into the substrate 100.
상기 기판(100) 상에 패드 산화막(201)을 형성한다. 상기 패드 산화막(201)은 열산화 방식으로 형성될 수 있다. 또한, 상기 패드 산화막(201)은 실리콘 산화막일 수 있다. 상기 패드 산화막(201) 상에 하드 마스크막을 적층한다. 상기 하드 마스크막은 상기 패드 산화막(201) 및 상기 반도체 활성층(103)에 대해 식각 선택비를 갖는 물질인 것이 바람직하다. 상기 하드 마스크막은 예를 들어, 실리콘 질화막일 수 있다. 이어서, 상기 하드 마스크막을 패터닝하여 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 하드 마스크 패턴(203)을 형성한다. 상기 제1방향은 절단선 A-A에 평행한 X축 방향일 수 있고, 상기 제2방향은 절단선 B-B에 평행한 Y축 방향일 수 있다. 또한, 상기 하드 마스크 패턴(203)은 정사각형 형태를 가질 수 있으며, 이 경우 상기 하드 마스크 패턴(203)의 일변의 길이는 1F(F:minimum feature size)일 수 있다.A pad oxide film 201 is formed on the substrate 100. The pad oxide layer 201 may be formed by thermal oxidation. In addition, the pad oxide layer 201 may be a silicon oxide layer. A hard mask film is stacked on the pad oxide film 201. The hard mask layer may be a material having an etch selectivity with respect to the pad oxide layer 201 and the semiconductor active layer 103. The hard mask layer may be, for example, a silicon nitride layer. Subsequently, the hard mask layer is patterned to form a hard mask pattern 203 arranged in a first direction and a second direction crossing the first direction. The first direction may be an X axis direction parallel to the cutting line A-A, and the second direction may be a Y axis direction parallel to the cutting line B-B. In addition, the hard mask pattern 203 may have a square shape. In this case, the length of one side of the hard mask pattern 203 may be 1F (minimum feature size).
이어서, 상기 하드 마스크 패턴(203)을 마스크로 하여, 상기 패드 산화막(201) 및 상기 반도체 활성층(103)을 식각한다. 이러한 식각은 비등방성 식각인 것이 바람직하다. 그 결과, 상기 반도체 활성층 물질로 이루어진 제1 서브 필라가 형성되는데, 상기 제1 서브 필라는 기둥 형태의 상부 소오스부(110)이다. 상기 상부 소오스부(110)의 폭은 상기 하드 마스크 패턴의 폭(203)과 같을 수 있다.Subsequently, the pad oxide film 201 and the semiconductor active layer 103 are etched using the hard mask pattern 203 as a mask. Such etching is preferably anisotropic etching. As a result, a first sub pillar made of the semiconductor active layer material is formed, and the first sub pillar is the upper source portion 110 having a pillar shape. The width of the upper source portion 110 may be the same as the width 203 of the hard mask pattern.
한편, 도 2a에는 단위 셀 영역(C)이 표시된다. 상기 단위 셀 영역(C)의 한 변은 상기 하드 마스크 패턴(203)의 X축 방향 피치(pitch)인 2F의 피쳐 사이즈를 가지며, 다른 한 변은 상기 하드 마스크 패턴(203)의 Y축 방향 피치인 2F의 피쳐 사이즈를 갖는다. 그 결과, 단위 셀 영역(C)의 제곱 피쳐 사이즈는 4F2가 된다.2A shows the unit cell region C. FIG. One side of the unit cell region C has a feature size of 2F which is an X-axis pitch of the hard mask pattern 203, and the other side has a Y-axis pitch of the hard mask pattern 203. Has a feature size of 2F. As a result, the squared feature size of the unit cell region C is 4F 2 .
한편, 도 1a 및 도 2a에 도시된 상기 하드 마스크 패턴(203)의 평면형상은 정사각형이나, 실제의 공정 진행시 원형으로 패터닝될 수도 있다.Meanwhile, the planar shape of the hard mask pattern 203 illustrated in FIGS. 1A and 2A may be square, but may be patterned in a circle during an actual process.
도 1b, 도 2a 및 도 3b를 참조하면, 상기 상부 소오스부(110)가 형성된 기판 상에 제 1 절연 스페이서 물질을 적층하고 상기 제 1 절연 스페이서 물질을 에치백(etch back)함으로써, 상기 상부 소오스부(110)의 측벽 상에 제 1 절연 스페이서(207)을 형성한다. 상기 제 1 절연 스페이서(207)는 상기 하드 마스크 패턴(203)의 측벽 상에도 형성될 수 있다. 상기 제 1 절연 스페이서 물질은 상기 기판(100) 즉, 상기 반도체 활성층(103)에 대해 식각선택비를 갖는 물질로 예를 들어, 실리콘 질화막일 수 있다.1B, 2A, and 3B, by stacking a first insulating spacer material on the substrate on which the upper source part 110 is formed and etching back the first insulating spacer material, the upper source The first insulating spacer 207 is formed on the sidewall of the part 110. The first insulating spacer 207 may also be formed on sidewalls of the hard mask pattern 203. The first insulating spacer material is a material having an etch selectivity with respect to the substrate 100, that is, the semiconductor active layer 103, and may be, for example, a silicon nitride layer.
도 1b, 도 2b 및 도 3c를 참조하면, 상기 하드 마스크 패턴(203) 및 상기 제 1 절연 스페이서(207)를 마스크로 하여, 상기 기판(100) 즉, 상기 반도체 활성층(103)을 소정 깊이 만큼 식각한다. 상기 반도체 활성층(103)을 식각하는 것은 비등방성 식각인 것이 바람직하다. 그 결과, 상기 상부 소오스부(110)의 하부 및 상 기 제 1 절연 스페이서(207)의 하부에 상기 반도체 활성층 물질로 이루어지고, 상기 상부 소오스부(110)와 일체로서 그의 하부로 연장된 제2 서브 필라가 형성된다. 이어서, 상기 하드 마스크 패턴(203) 및 상기 제 1 절연 스페이서(207)를 마스크로 하여 상기 제2 서브 필라의 측벽들을 소정 폭 만큼 식각한다. 상기 제2 서브 필라의 측벽들을 식각하는 것은 등방성 식각인 것이 바람직하다. 그 결과, 상기 상부 소오스부(110)의 하부에 상기 하드 마스크 패턴(203)의 폭 보다 작은 폭을 갖고 기둥 형태인 상부 채널부(112)가 형성된다.Referring to FIGS. 1B, 2B, and 3C, the substrate 100, that is, the semiconductor active layer 103 is formed by a predetermined depth using the hard mask pattern 203 and the first insulating spacer 207 as a mask. Etch it. The etching of the semiconductor active layer 103 is preferably anisotropic etching. As a result, a second lower portion of the upper source portion 110 and a lower portion of the first insulating spacer 207 made of the semiconductor active layer material and integrally extended with the lower portion of the upper source portion 110. Sub pillars are formed. Subsequently, sidewalls of the second sub-pillar are etched by a predetermined width using the hard mask pattern 203 and the first insulating spacer 207 as a mask. Etching the sidewalls of the second sub-pillar is preferably isotropic etching. As a result, an upper channel portion 112 having a width smaller than the width of the hard mask pattern 203 and having a pillar shape is formed under the upper source portion 110.
이어서, 상기 상부 채널부(112)가 형성된 기판 상에 제 1 게이트 절연막(212)을 형성한다. 자세하게는 상기 제 1 게이트 절연막(212)은 상기 상부 채널부(112)의 측벽, 상기 상부 채널부(112)들 사이에 노출된 반도체 활성층(103) 및 상기 상부 채널부(112)가 형성됨으로써 노출된 상기 상부 소오스부(110)의 하부면 상에 형성된다. 상기 상부 게이트 절연막(212)은 상기 기판을 열산화하는 방법을 사용하여 형성된 열산화막인 것이 바람직하나, 이에 한정되지 않고 증착산화막일 수도 있다. 한편, 상기 상부 게이트 절연막(212)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5) 또는 ONO(oxide/nitride/oxide)막일 수 있다.Subsequently, a first gate insulating layer 212 is formed on the substrate on which the upper channel portion 112 is formed. In detail, the first gate insulating layer 212 is exposed by forming sidewalls of the upper channel portion 112, the semiconductor active layer 103 exposed between the upper channel portions 112, and the upper channel portion 112. It is formed on the lower surface of the upper source portion 110. The upper gate insulating film 212 is preferably a thermal oxide film formed using a method of thermally oxidizing the substrate, but is not limited thereto, and may be a deposition oxide film. The upper gate insulating layer 212 may be a silicon oxide layer SiO 2 , a hafnium oxide layer HfO 2 , a tantalum oxide layer Ta 2 O 5 , or an ONO (oxide / nitride / oxide) layer.
이어서, 상기 상부 게이트 절연막(212)이 형성된 기판(100) 상에 상부 게이트 전극막을 적층한다. 상기 상부 게이트 전극막은 n형 또는 p형 불순물이 도핑된 폴리실리콘막 또는 실리콘 게르마늄막일 수 있다. 상기 상부 게이트 절연막(212)을 식각 저지막으로 사용하여 상기 상부 게이트 전극막을 에치백한다. 그 결과, 상기 상부 게이트 전극막은 상기 상부 채널부(112), 상기 상부 소오스부(110), 상기 제 1 절연 스페이서(207) 및 상기 기판(100)에 의해 형성된 공간 내에 잔류하며, 상기 잔류하는 상기 상부 게이트 전극막은 상부 게이트 전극(215)을 형성한다. 상기 상부 게이트 전극(215)은 상기 상부 채널부(112)의 외주를 둘러싸는 서라운딩 게이트 전극(surrounding gate electrode)이다.Subsequently, an upper gate electrode layer is stacked on the substrate 100 on which the upper gate insulating layer 212 is formed. The upper gate electrode layer may be a polysilicon layer or a silicon germanium layer doped with n-type or p-type impurities. The upper gate electrode layer is etched back using the upper gate insulating layer 212 as an etch stop layer. As a result, the upper gate electrode layer remains in a space formed by the upper channel portion 112, the upper source portion 110, the first insulating spacer 207, and the substrate 100. The upper gate electrode film forms the upper gate electrode 215. The upper gate electrode 215 is a surrounding gate electrode surrounding the outer circumference of the upper channel part 112.
도 1b, 도 2b 및 도 3d를 참조하면, 상기 상부 게이트 전극(215)이 형성된 기판(100)에 n형 불순물 예컨대, 인(P) 또는 비소(As)를 이온 주입하여, 상기 상부 채널부(112) 사이의 기판(100)에 공통 드레인 영역(120a)을 형성한다.1B, 2B, and 3D, n-type impurities such as phosphorus (P) or arsenic (As) are ion-implanted into the substrate 100 on which the upper gate electrode 215 is formed, and thus the upper channel portion ( The common drain region 120a is formed in the substrate 100 between the 112.
도 1c, 도 2b 및 도 3e를 참조하면, 상기 하드 마스크 패턴(203) 및 상기 상부 게이트 전극(215)을 마스크로 하여 상기 상부 게이트 절연막(212) 및 상기 기판(100) 즉, 상기 반도체 활성층(103)을 식각한다. 이러한 식각은 비등방성 식각인 것이 바람직하다. 그 결과, 상기 반도체 활성층(103) 물질로 형성되며, 상기 상부 채널부(112)와 일체로서 그의 하부로 연장된 제3 서브 필라가 형성된다. 상기 제3 서브 필라는 기둥 형태의 공통 드레인부(120)이며, 상기 공통 드레인부(120)는 상기 상부 채널부(112)의 폭보다 넓은 폭을 갖는다. 상기 공통 드레인부(120)는 상기 공통 드레인 영역(120a)을 구비한다.Referring to FIGS. 1C, 2B, and 3E, the upper gate insulating layer 212 and the substrate 100, that is, the semiconductor active layer may be formed using the hard mask pattern 203 and the upper gate electrode 215 as a mask. Etch 103). Such etching is preferably anisotropic etching. As a result, a third sub-pillar formed of the semiconductor active layer 103 material and extending downwardly as a single body with the upper channel portion 112 is formed. The third sub pillar is a common drain portion 120 having a pillar shape, and the common drain portion 120 has a width wider than that of the upper channel portion 112. The common drain part 120 includes the common drain area 120a.
한편, 상기 상부 게이트 전극(215)은 상기 상부 게이트 절연막(212)에 의해 상기 상부 소오스부(110) 및 상기 공통 드레인부(120)과 절연된다.The upper gate electrode 215 is insulated from the upper source portion 110 and the common drain portion 120 by the upper gate insulating layer 212.
도 1d, 도 2c 및 도 3f를 참조하면, 상기 공통 드레인부(120)가 형성된 기판 상에 제 2 절연 스페이서 물질을 적층하고 상기 제 2 절연 스페이서 물질을 에치백 함으로써, 상기 공통 드레인부(120)의 측벽 상에 제 2 절연 스페이서(217)를 형성한다. 상기 제 2 절연 스페이서(217)는 상기 제 1 절연 스페이서(207) 및 상기 상부 게이트 전극(215)의 측벽 상에도 형성될 수 있다. 상기 제 2 절연 스페이서 물질은 상기 기판 즉, 상기 반도체 활성층(103)에 대해 식각선택비를 갖는 물질로 예를 들어, 실리콘 질화막일 수 있다.1D, 2C, and 3F, by stacking a second insulating spacer material on the substrate on which the common drain part 120 is formed and etching back the second insulating spacer material, the common drain part 120 is formed. The second insulating spacer 217 is formed on the sidewalls of the second insulating spacer 217. The second insulating spacer 217 may also be formed on sidewalls of the first insulating spacer 207 and the upper gate electrode 215. The second insulating spacer material may be a material having an etch selectivity with respect to the substrate, that is, the semiconductor active layer 103, and may be, for example, a silicon nitride layer.
이어서, 상기 하드 마스크 패턴(203) 및 상기 제 2 절연 스페이서(217)를 마스크로 하여, 상기 기판(100) 즉, 상기 반도체 활성층(103)을 소정 깊이만큼 식각한다. 상기 반도체 활성층(103)을 소정 깊이만큼 식각하는 것은 비등방성 식각인 것이 바람직하다. 그 결과, 상기 공통 드레인부(120)의 하부 및 상기 제 2 절연 스페이서(217)의 하부에 상기 반도체 활성층 물질로 이루어지고, 상기 공통 드레인부(120)와 일체로서 그의 하부로 연장된 제4 서브 필라가 형성된다. 이어서, 상기 하드 마스크 패턴(203) 및 상기 제 2 절연 스페이서(217)를 마스크로 하여 상기 제4 서브 필라의 측벽들을 소정 폭만큼 식각한다. 상기 제4 서브 필라의 측벽들을 소정 폭만큼 식각하는 것은 등방성 식각인 것이 바람직하다. 그 결과, 상기 공통 드레인부(120)의 하부에 상기 공통 드레인부(120)의 폭 보다 작은 폭을 갖는 기둥 형태의 하부 채널부(122)가 형성된다.Subsequently, the substrate 100, ie, the semiconductor active layer 103, is etched by a predetermined depth using the hard mask pattern 203 and the second insulating spacer 217 as a mask. The etching of the semiconductor active layer 103 by a predetermined depth is preferably anisotropic etching. As a result, a fourth sub made of the semiconductor active layer material under the common drain portion 120 and under the second insulating spacer 217, and extending integrally therewith with the common drain portion 120. Pillars are formed. Subsequently, sidewalls of the fourth sub-pillar are etched by a predetermined width using the hard mask pattern 203 and the second insulating spacer 217 as a mask. Etching the sidewalls of the fourth sub-pillar by a predetermined width is preferably isotropic etching. As a result, a lower channel portion 122 having a pillar shape having a width smaller than that of the common drain portion 120 is formed below the common drain portion 120.
이어서, 상기 하부 채널부(122)가 형성된 기판 상에 하부 게이트 절연막(222)을 형성한다. 자세하게는 상기 하부 게이트 절연막(222)은 상기 하부 채널부(122)의 측벽, 상기 하부 채널부(122)에 의해 노출된 상기 공통 드레인부(120)의 하부면 및 상기 하부 채널부(122)들 사이에 노출된 반도체 활성층(103) 상에 형성 한다. 상기 하부 게이트 절연막(222)은 상기 기판을 열산화하는 방법을 사용하여 형성된 열산화막인 것이 바람직하나, 이에 한정되지 않고 증착산화막일 수도 있다. 한편, 상기 하부 게이트 절연막(222)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5) 또는 ONO(oxide/nitride/oxide)막일 수 있다.Subsequently, a lower gate insulating layer 222 is formed on the substrate on which the lower channel portion 122 is formed. In detail, the lower gate insulating layer 222 may include sidewalls of the lower channel portion 122, lower surfaces of the common drain portion 120 exposed by the lower channel portion 122, and the lower channel portions 122. It is formed on the semiconductor active layer 103 exposed in between. The lower gate insulating layer 222 is preferably a thermal oxide film formed using a method of thermally oxidizing the substrate, but is not limited thereto, and may be a deposition oxide film. The lower gate insulating layer 222 may be a silicon oxide layer (SiO 2 ), a hafnium oxide layer (HfO 2 ), a tantalum oxide layer (Ta 2 O 5 ), or an ONO (oxide / nitride / oxide) layer.
이어서, 상기 하부 게이트 절연막(222)이 형성된 기판(100) 상에 하부 게이트 전극막을 적층한다. 상기 하부 게이트 전극막은 n형 또는 p형 불순물이 도핑된 폴리실리콘막 또는 실리콘 게르마늄막일 수 있다. 이어서, 상기 하부 게이트 절연막(222)을 식각 저지막으로 사용하여 상기 하부 게이트 전극막을 에치백한다. 그 결과, 상기 하부 게이트 전극막은 상기 하부 채널부(122), 상기 공통 드레인부(120), 상기 제 2 절연 스페이서(217) 및 상기 기판(100)에 의해 형성된 공간 내에 잔류하며, 상기 잔류하는 상기 하부 게이트 전극막은 하부 게이트 전극(225)을 형성한다. 이때, 상기 하부 게이트 전극(225)은 상기 하부 채널부(122)의 외주를 둘러싸는 서라운딩 게이트 전극의 형태를 갖는다.Subsequently, a lower gate electrode layer is stacked on the substrate 100 on which the lower gate insulating layer 222 is formed. The lower gate electrode layer may be a polysilicon layer or a silicon germanium layer doped with n-type or p-type impurities. Subsequently, the lower gate electrode layer is etched back using the lower gate insulating layer 222 as an etch stop layer. As a result, the lower gate electrode layer remains in a space formed by the lower channel portion 122, the common drain portion 120, the second insulating spacer 217, and the substrate 100. The lower gate electrode film forms the lower gate electrode 225. In this case, the lower gate electrode 225 has a form of a surrounding gate electrode surrounding the outer circumference of the lower channel portion 122.
도 1d, 도 2c 및 도 3g를 참조하면, 상기 하부 게이트 전극(225)이 형성된 기판(100)에 n형 불순물 예컨대, 인(P) 또는 비소(As)를 이온 주입하여 상기 하부 채널부(122)들 사이의 기판(100)에 하부 소오스 영역(130a)을 형성한다. 추가적으로, 상기 하부 소오스 영역(130a)을 형성하기 위한 불순물의 도즈보다 낮은 도즈로 n형 불순물을 주입하여, LDD 영역을 형성할 수도 있다.1D, 2C, and 3G, n-type impurities such as phosphorus (P) or arsenic (As) are ion-implanted into the substrate 100 on which the lower gate electrode 225 is formed, and thus the lower channel portion 122 is formed. The lower source region 130a is formed in the substrate 100 between the layers. In addition, an LDD region may be formed by implanting an n-type impurity at a dose lower than that of an impurity for forming the lower source region 130a.
도 1e, 도 2c 및 도 3h를 참조하면, 상기 하드 마스크 패턴(203) 및 상기 하 부 게이트 전극(225)을 마스크로 하여 상기 하부 게이트 절연막(222) 및 상기 기판 즉, 상기 반도체 활성층(103)을 소정 깊이 만큼 식각한다. 상기 반도체 활성층(103)을 식각하는 것은 비등방성 식각인 것이 바람직하다. 그 결과, 상기 반도체 활성층(103) 물질로 형성되며, 상기 하부 채널부(122)와 일체로서 그의 하부로 연장된 제5 서브 필라가 형성된다. 상기 제5 서브 필라는 하부 소오스부(130)를 형성하며, 상기 하부 소오스부(130)는 상기 하부 채널부(122)의 폭보다 넓은 폭을 갖는다. 상기 하부 소오스부(130)는 상기 하부 소오스 영역(130a)을 구비한다.1E, 2C, and 3H, the lower gate insulating layer 222 and the substrate, that is, the semiconductor active layer 103 using the hard mask pattern 203 and the lower gate electrode 225 as a mask. Is etched to a predetermined depth. The etching of the semiconductor active layer 103 is preferably anisotropic etching. As a result, a fifth sub-pillar formed of a material of the semiconductor active layer 103 and extending downwardly as a single body with the lower channel part 122 is formed. The fifth sub pillar forms a lower source portion 130, and the lower source portion 130 has a width wider than that of the lower channel portion 122. The lower source portion 130 includes the lower source region 130a.
한편, 상기 하부 게이트 전극(225)은 상기 하부 게이트 절연막(222)에 의해 상기 공통 드레인부(120) 및 상기 하부 소오스부(130)와 절연된다.The lower gate electrode 225 is insulated from the common drain portion 120 and the lower source portion 130 by the lower gate insulating layer 222.
도 1e, 도 2c 및 도 3i를 참조하면, 상기 하부 소오스부(130)가 형성된 기판(100)에 n형 불순물 예컨대, 인(P) 또는 비소(As)를 이온 주입하되, 상기 하부 소오스 영역(130a) 내의 불순물 농도보다 고농도로 이온주입한다. 그 결과, 상기 반도체 활성층(103) 내에 고농도 불순물 영역이 형성된다.1E, 2C, and 3I, n-type impurities such as phosphorus (P) or arsenic (As) are ion-implanted into the substrate 100 on which the lower source portion 130 is formed, and the lower source region ( Ion implantation is carried out at a higher concentration than the impurity concentration in 130a). As a result, a high concentration impurity region is formed in the semiconductor active layer 103.
도 1f, 도 2c 및 도 3j를 참조하면, 상기 하드 마스크 패턴(203) 및 상기 하부 게이트 전극(225)을 마스크로 하여 상기 고농도 불순물 영역이 형성된 상기 반도체 활성층(103)을 식각하되, 상기 매립 절연층(102)이 노출될 때까지 식각한다. 이러한 식각은 비등방성 식각인 것이 바람직하다. 그 결과, 상기 반도체 활성층(103) 물질로 형성되며, 상기 하부 소오스부(130)와 일체로서 그의 하부로 연장된 제6 서브 필라가 형성된다. 상기 제6 서브 필라는 하부 스토리지 노드 전극부(140)를 형성한다.1F, 2C, and 3J, the semiconductor active layer 103 having the high concentration impurity region is etched using the hard mask pattern 203 and the lower gate electrode 225 as a mask, and the buried insulation Etch until layer 102 is exposed. Such etching is preferably anisotropic etching. As a result, a sixth sub-pillar formed of a material of the semiconductor active layer 103 and extending downwardly as a unit with the lower source portion 130 is formed. The sixth sub pillar forms the lower storage node electrode unit 140.
이로써, 상기 상부 소오스부(110), 상기 상부 채널부(112), 상기 공통 드레인부(120), 상기 하부 채널부(122), 상기 하부 소오스부(130) 및 상기 하부 스토리지 노드 전극부(140)는 하나의 필라를 형성한다.Accordingly, the upper source unit 110, the upper channel unit 112, the common drain unit 120, the lower channel unit 122, the lower source unit 130, and the lower storage node electrode unit 140. ) Forms one pillar.
도 1g, 도 2c 및 도 3k를 참조하면, 상기 하부 스토리지 노드 전극부(140)가 형성된 기판(100) 상에 유전체 물질을 적층하고, 상기 적층된 유전체 물질을 상기 매립절연막이 노출되도록 에치백 하여 유전체막 스페이서(242)를 형성한다. 상기 유전체막 스페이서(242)는 적어도 상기 하부 스토리지 노드 전극부(140)의 외주를 둘러싸도록 형성하는 것이 바람직하다. 나아가, 상기 유전체막 스페이서(242)은 상기 하부 소오스부(130)의 외주를 둘러싸도록 형성할 수 있다.1G, 2C, and 3K, a dielectric material is stacked on a substrate 100 on which the lower storage node electrode unit 140 is formed, and the stacked dielectric material is etched back to expose the buried insulating layer. The dielectric film spacer 242 is formed. The dielectric layer spacer 242 may be formed to surround at least the outer circumference of the lower storage node electrode unit 140. In addition, the dielectric layer spacer 242 may be formed to surround the outer circumference of the lower source portion 130.
상기 유전체막 스페이서(242)가 형성된 기판(100) 상에 플레이트 전극 물질을 적층한다. 상기 플레이트 전극 물질은 적어도 상기 필라들 사이의 공간을 매립하도록 형성하는 것이 바람직하다. 이어서, 상기 적층된 플레이트 전극 물질을 소정 깊이 만큼 에치백하여, 적어도 상기 하부 스토리지 노드 전극부(140)의 외주를 둘러싸는 플레이트 전극(245)을 형성한다. 상기 플레이트 전극(245)은 상기 하부 스토리지 노드 전극부들(140) 사이에도 형성되어, 복수개의 하부 스토리지 노드 전극부들(140)의 외주를 둘러싸도록 형성된다. 바람직하게는 상기 플레이트 전극(245)의 높이는 상기 하부 스토리지 노드 전극부(140)의 높이 보다 높은 것이 바람직하다. 한편, 상기 플레이트 전극 물질은 도우핑된 폴리실리콘일 수 있다.A plate electrode material is stacked on the substrate 100 on which the dielectric film spacer 242 is formed. Preferably, the plate electrode material is formed to fill at least the space between the pillars. Subsequently, the stacked plate electrode materials are etched back to a predetermined depth to form a plate electrode 245 surrounding at least the outer circumference of the lower storage node electrode unit 140. The plate electrode 245 is also formed between the lower storage node electrode portions 140 and is formed to surround the outer circumference of the plurality of lower storage node electrode portions 140. Preferably, the height of the plate electrode 245 is higher than the height of the lower storage node electrode unit 140. Meanwhile, the plate electrode material may be doped polysilicon.
도 1g, 도 2c 및 도 3l을 참조하면, 상기 플레이트 전극(245)이 형성된 기판 상에 상기 제 1 층간절연막(250)을 적층하되, 상기 필라들 사이의 공간을 충분히 매립할 정도의 두께로 적층한다. 이어서, 상기 제 1 층간절연막(250)을 상기 하드 마스크 패턴(203)의 표면이 노출될 때까지 평탄화한다. 이때, 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing) 공정 또는 에치백 공정일 수 있다.Referring to FIGS. 1G, 2C, and 3L, the first interlayer insulating layer 250 is stacked on a substrate on which the plate electrode 245 is formed, and is stacked to a thickness sufficient to fill a space between the pillars. do. Subsequently, the first interlayer insulating layer 250 is planarized until the surface of the hard mask pattern 203 is exposed. In this case, the planarization process may be a chemical mechanical polishing process or an etch back process.
도 1h, 도 2d 및 도 3m을 참조하면, 상기 평탄화된 제 1 층간절연막(250)을 사진식각법을 사용하여 선택적으로 식각함으로써, 상기 제 1 층간절연막(250) 내에 제 1 트렌치(250a)를 형성한다. 상기 제 1 트렌치(250a)는 상기 제 1 트렌치(250a) 내에 상기 하부 소오스부(130)의 측벽이 노출되지 않으면서, 상기 하부 게이트 전극(225)의 측벽을 노출시킬 수 있을 정도의 깊이를 갖도록 형성하되, X축 방향으로 연장되도록 형성한다. 따라서, 상기 제 1 트렌치(250a) 내에 상기 하부 게이트 전극(225)의 측벽 상에 형성된 상기 유전체막 스페이서(242)의 상부 일부가 노출된다. 바람직하게는 상기 제 1 트렌치(250a)의 폭은 상기 하부 게이트 전극(225)의 양측벽들 사이의 폭 보다 큰 것이 바람직하다.1H, 2D, and 3M, the planarized first interlayer insulating film 250 is selectively etched by using a photolithography method to thereby form a first trench 250a in the first interlayer insulating film 250. Form. The first trench 250a may have a depth sufficient to expose the sidewall of the lower gate electrode 225 without exposing sidewalls of the lower source portion 130 in the first trench 250a. It is formed to extend in the X-axis direction. Accordingly, an upper portion of the dielectric layer spacer 242 formed on the sidewall of the lower gate electrode 225 is exposed in the first trench 250a. Preferably, the width of the first trench 250a is greater than the width between both sidewalls of the lower gate electrode 225.
이어서, 상기 제 1 트렌치(250a) 내에 노출된 상기 유전막 스페이서(242)의 상부 일부를 식각하여 상기 제 1 트렌치(250a) 내에 하부 게이트 전극(225)의 측벽을 노출시킨다. 이어서, 산화막 습식식각액을 사용하여 상기 하부 게이트 전극(225)의 측벽을 계면처리할 수 있다. 그런 다음, 상기 하부 게이트 전극(225)의 측벽이 노출된 기판 상에 제 1 배선 도전막을 적층하고, 상기 제 1 배선 도전막을 상기 하부 게이트 전극(225)의 상부 일부가 노출될 정도로 에치백한다. 그 결과, 상기 X축으로 서로 인접하는 하부 게이트 전극(225)들 사이에 하부 워드라인(255) 이 형성된다. 나아가, 상기 제 1 트렌치(250a)가 상기 하부 게이트 전극(225)의 폭 보다 크게 형성된 경우, 상기 하부 워드라인(255)은 상기 하부 게이트 전극(225)의 외주를 둘러싸면서 X축 방향으로 연장된다. 따라서, 상기 하부 워드라인(255)을 따라 전송되는 신호의 지연을 방지할 수 있다.Subsequently, an upper portion of the dielectric layer spacer 242 exposed in the first trench 250a is etched to expose sidewalls of the lower gate electrode 225 in the first trench 250a. Subsequently, the sidewall of the lower gate electrode 225 may be interfaced using an oxide wet etching solution. Thereafter, a first wiring conductive layer is stacked on the substrate on which the sidewalls of the lower gate electrode 225 are exposed, and the first wiring conductive layer is etched back to an extent that an upper portion of the lower gate electrode 225 is exposed. As a result, a lower word line 255 is formed between the lower gate electrodes 225 adjacent to each other on the X axis. Further, when the first trench 250a is formed larger than the width of the lower gate electrode 225, the lower word line 255 extends in the X-axis direction while surrounding the outer circumference of the lower gate electrode 225. . Accordingly, delay of a signal transmitted along the lower word line 255 may be prevented.
도 1h, 도 2d 및 도 3n을 참조하면, 상기 하부 워드라인(255)이 형성된 기판 상에 제 2 층간 절연막(260)을 적층하되, 상기 제 1 트렌치(250a)를 충분히 매립할 정도의 두께로 적층한다. 이어서, 제 2 층간절연막(260)을 상기 하드 마스크 패턴(203)의 표면이 노출될 때까지 평탄화한다. 이때, 평탄화 공정은 화학적 기계적 연마 공정 또는 에치백 공정일 수 있다.Referring to FIGS. 1H, 2D, and 3N, a second interlayer insulating layer 260 is stacked on a substrate on which the lower word line 255 is formed, and the thickness of the first trench 250a is sufficiently filled. Laminated. Next, the second interlayer insulating film 260 is planarized until the surface of the hard mask pattern 203 is exposed. In this case, the planarization process may be a chemical mechanical polishing process or an etch back process.
도 1i, 도 2e 및 도 3o를 참조하면, 상기 평탄화된 제 2 층간절연막(260) 및 상기 제 1 층간절연막(250) 내에 제 2 트렌치(260a)를 형성한다. 상기 제 2 트렌치(260a)는 상기 제 2 트렌치(260a) 내에 상기 하부 게이트 전극(225)이 노출되지 않으면서, 상기 공통 드레인부(120)의 측벽의 적어도 일부를 노출시킬 수 있을 정도의 깊이를 갖도록 형성하되, Y축 방향으로 연장되도록 형성한다. 따라서, 상기 제 2 트렌치(260a) 내에는 상기 공통 드레인부(120)의 측벽 상에 형성된 상기 제 2 절연 스페이서(도 3n의 217)의 일부가 노출된다. 바람직하게는 상기 제 2 트렌치(260a)의 폭은 상기 공통 드레인부(120)의 양측벽들 사이의 폭 보다 큰 것이 바람직하다.1I, 2E, and 3O, a second trench 260a is formed in the planarized second interlayer insulating layer 260 and the first interlayer insulating layer 250. The second trench 260a may be deep enough to expose at least a portion of the sidewall of the common drain 120 without exposing the lower gate electrode 225 in the second trench 260a. It is formed to have, but is formed to extend in the Y-axis direction. Accordingly, a portion of the second insulating spacer 217 of FIG. 3N formed on the sidewall of the common drain 120 is exposed in the second trench 260a. Preferably, the width of the second trench 260a is larger than the width between both sidewalls of the common drain 120.
이어서, 상기 제 2 절연 스페이서(217)의 상기 제 2 트렌치(260a) 내에 노출된 부분만을 식각하여 상기 제 2 트렌치(260a) 내에 공통 드레인부(120)의 측벽의 적어도 일부를 노출시키되, 상기 하부 게이트 전극(225)이 노출되지 않도록 한다. 이어서, 상기 공통 드레인부(120)의 측벽이 노출된 기판 상에 제 2 배선 도전막을 적층하고, 상기 제 2 배선 도전막을 상기 공통 드레인부(120)의 측벽의 상부 일부가 노출될 정도로 에치백한다. 그 결과, 상기 Y축 방향으로 서로 인접하는 공통 드레인부(120)들 사이에 비트라인(265)이 형성된다. 나아가, 상기 제 2 트렌치(260a)가 상기 공통 드레인부(120)의 폭 보다 크게 형성된 경우, 상기 비트라인(265)은 상기 공통 드레인부(120)의 외주를 둘러싸면서 Y축 방향으로 연장된다. 따라서, 상기 비트라인(265)을 따라 전송되는 신호의 지연을 방지할 수 있다.Subsequently, only portions exposed in the second trenches 260a of the second insulating spacers 217 are etched to expose at least a portion of sidewalls of the common drain part 120 in the second trenches 260a. The gate electrode 225 is not exposed. Subsequently, a second wiring conductive film is stacked on the substrate on which the sidewalls of the common drain part 120 are exposed, and the second wiring conductive film is etched back so that the upper portion of the sidewall of the common drain part 120 is exposed. . As a result, the bit lines 265 are formed between the common drain portions 120 adjacent to each other in the Y-axis direction. Further, when the second trench 260a is formed larger than the width of the common drain portion 120, the bit line 265 extends in the Y-axis direction while surrounding the outer circumference of the common drain portion 120. Accordingly, delay of a signal transmitted along the bit line 265 may be prevented.
이어서, 도 1i, 도 2e 및 도 3p를 참조하면, 상기 비트라인(265)이 형성된 기판 상에 제 3 층간 절연막(270)을 적층하되, 상기 제 2 트렌치(260a)를 충분히 매립할 정도의 두께로 적층한다. 이어서, 제 3 층간 절연막(270)을 상기 하드 마스크 패턴(203)의 표면이 노출될 때까지 평탄화한다. 이때, 평탄화 공정은 화학적 기계적 연마 공정 또는 에치백 공정일 수 있다.Subsequently, referring to FIGS. 1I, 2E, and 3P, a third interlayer insulating layer 270 is stacked on the substrate on which the bit line 265 is formed, and the thickness enough to sufficiently fill the second trench 260a. Laminate. Next, the third interlayer insulating film 270 is planarized until the surface of the hard mask pattern 203 is exposed. In this case, the planarization process may be a chemical mechanical polishing process or an etch back process.
이어서, 도 1j, 도 2f 및 도 3q을 참조하면, 상기 평탄화된 제 3 층간절연막(270), 상기 제 2 층간절연막(260) 및 상기 제 1 층간절연막(250) 내에 제 3 트렌치(270a)를 형성한다. 상기 제 3 트렌치(270a)는 상기 제 3 트렌치(270a) 내에 상기 공통 드레인부(120)가 노출되지 않고, 상기 상부 게이트 전극(215)의 측벽의 적어도 일부를 노출시킬 수 있을 정도의 깊이를 갖도록 형성하되, X축 방향으로 연장되도록 형성한다. 바람직하게는 상기 제 3 트렌치(270a)의 폭은 상기 상부 게이트 전극(215)의 양측벽들 사이의 폭 보다 큰 것이 바람직하다.1J, 2F, and 3Q, a third trench 270a is formed in the planarized third interlayer insulating layer 270, the second interlayer insulating layer 260, and the first interlayer insulating layer 250. Form. The third trench 270a may have a depth sufficient to expose at least a portion of the sidewall of the upper gate electrode 215 without the common drain 120 being exposed in the third trench 270a. It is formed to extend in the X-axis direction. Preferably, the width of the third trench 270a is larger than the width between both sidewalls of the upper gate electrode 215.
이어서, 상기 제 3 트렌치(270a) 내에 상부 게이트 전극(215)의 측벽이 노출된 기판 상에 제 3 배선 도전막을 적층하고, 상기 제 3 배선 도전막을 상기 상부 게이트 전극(215)의 상부 일부가 노출될 정도로 에치백한다. 그 결과, 상기 X축으로 서로 인접하는 상부 게이트 전극(215)들 사이에 상부 워드라인(275)이 형성된다. 나아가, 상기 제 3 트렌치(270a)가 상기 상부 게이트 전극(215)의 양측벽들 사이의 폭 보다 크게 형성된 경우, 상기 상부 워드라인(275)은 상기 상부 게이트 전극(215)의 외주를 둘러싸면서 X축 방향으로 연장된다.Subsequently, a third wiring conductive film is stacked on the substrate in which the sidewalls of the upper gate electrode 215 are exposed in the third trench 270a, and the third wiring conductive film is exposed to an upper portion of the upper gate electrode 215. Etch back enough. As a result, an upper word line 275 is formed between the upper gate electrodes 215 adjacent to each other on the X axis. Furthermore, when the third trench 270a is formed larger than the width between both sidewalls of the upper gate electrode 215, the upper word line 275 surrounds the outer circumference of the upper gate electrode 215 and is X. Extend in the axial direction.
도 1j, 도 2f 및 도 3r을 참조하면, 상기 상부 워드라인(275)이 형성된 기판 상에 제 4 층간 절연막(280)을 적층하되, 상기 제 3 트렌치(270a)를 충분히 매립하고 또한 상기 제 3 층간 절연막(270)에 대해 소정의 높이를 갖도록 형성한다. 이어서, 상기 적층된 제 4 층간 절연막(280)을 평탄화하되, 상기 하드 마스크 패턴(203)으로부터 소정의 높이를 갖도록 평탄화한다. Referring to FIGS. 1J, 2F, and 3R, a fourth interlayer insulating layer 280 is stacked on the substrate on which the upper word line 275 is formed, and the third trench 270a is sufficiently filled with the third interlayer insulating film 280. The interlayer insulating film 270 is formed to have a predetermined height. Subsequently, the stacked fourth interlayer insulating film 280 is planarized, but planarized to have a predetermined height from the hard mask pattern 203.
도 1j, 도 2f 및 도 3s를 참조하면, 상기 제 4 층간 절연막(280) 내에 상기 하드 마스크 패턴(203)을 노출시키는 콘택홀(280a)을 형성한다.1J, 2F, and 3S, a contact hole 280a is formed in the fourth interlayer insulating layer 280 to expose the hard mask pattern 203.
도 1k, 도 2f 및 도 3t를 참조하면, 상기 콘택홀(280a) 내에 노출된 상기 하드 마스크 패턴(도 3s의 203) 및 상기 제 1 절연 스페이서(도 3s의 207)를 제거하여, 상기 패드 산화막(도 3s의 105)의 상부 및 상기 상부 소오스부(110)의 측벽을 노출시킨다. 이 때, 상기 상부 게이트 전극(215)의 상부 일부 또한 노출될 수 있다. 상기 하드 마스크 패턴(도 3s의 203) 및 상기 제 1 절연 스페이서(도 3s의 207)는 습식식각법을 사용하여 제거할 수 있다. 이어서, 상기 패드 산화막(도 3s 의 105)을 제거하여 상기 상부 소오스부(110)의 상부를 노출시킨다. 상기 패드 산화막(도 3s의 105)을 제거함에 있어서, 상기 콘택홀(280a) 주위의 층간 절연막(280)도 일부 식각될 수 있어, 상기 콘택홀(280a)의 폭은 다소 넓어질 수 있다. 그 결과, 상기 콘택홀(280a) 내에 상기 상부 게이트 전극(215)과 더불어서 상부 워드라인(275)의 상부 일부 또한 노출될 수 있다.1K, 2F, and 3T, the pad oxide layer may be removed by removing the hard mask pattern 203 of FIG. 3S and the first insulating spacer 207 of FIG. 3S exposed in the contact hole 280a. An upper portion of 105 of FIG. 3S and a sidewall of the upper source portion 110 are exposed. In this case, an upper portion of the upper gate electrode 215 may also be exposed. The hard mask pattern 203 of FIG. 3S and the first insulating spacer 207 of FIG. 3S may be removed using a wet etching method. Subsequently, the pad oxide layer 105 of FIG. 3S is removed to expose the upper portion of the upper source portion 110. In removing the pad oxide layer 105 of FIG. 3S, the interlayer insulating layer 280 around the contact hole 280a may be partially etched, and thus the width of the contact hole 280a may be somewhat wider. As a result, an upper portion of the upper word line 275 may also be exposed in the contact hole 280a as well as the upper gate electrode 215.
도 1k, 도 2f 및 도 3u를 참조하면, 상기 노출된 상부 소오스 영역(110)을 구비하는 기판 상에 제 3 절연 스페이서막을 적층한다. 상기 제 3 절연 스페이서막은 상기 층간 절연막(280) 및 상기 상부 소오스부(110)에 대해 식각선택비를 갖는 물질 예를 들어, 실리콘 질화막으로 형성할 수 있다. 이어서, 상기 제 3 절연 스페이서막을 상기 상부 소오스부(110)의 표면이 노출되도록 에치백하여, 상기 콘택홀(280a)의 측벽 상에 제 3 절연 스페이서(283)를 형성한다. 그 결과, 상기 제 3 절연 스페이서(283)는 상기 콘택홀(280a) 내에 노출된 상기 상부 게이트 전극(215)의 상부 및 상기 상부 워드라인(275)의 상부를 덮을 수 있다.1K, 2F, and 3U, a third insulating spacer layer is stacked on the substrate having the exposed upper source region 110. The third insulating spacer layer may be formed of a material having an etching selectivity with respect to the interlayer insulating layer 280 and the upper source portion 110, for example, a silicon nitride layer. Next, the third insulating spacer layer is etched back to expose the surface of the upper source portion 110 to form a third insulating spacer 283 on the sidewall of the contact hole 280a. As a result, the third insulating spacer 283 may cover the upper portion of the upper gate electrode 215 and the upper word line 275 exposed in the contact hole 280a.
이어서, 상기 제 3 절연 스페이서(283)에 의해서 노출된 상부 소오스부(110)에 불순물, 예컨대, 인(P) 또는 비소(As)이온을 주입하여 상부 소오스 영역을 형성한다.Subsequently, impurities, for example, phosphorus (P) or arsenic (As) ions, are implanted into the upper source portion 110 exposed by the third insulating spacer 283 to form the upper source region.
도 1k, 도 2f 및 도 3v를 참조하면, 상기 제 3 절연 스페이서들(283) 사이의 공간이 충분히 매립되도록 콘택 패드 도전막을 적층한다. 상기 도전막은 n형 불순물이 포함된 폴리실리콘막일 수 있다. 상기 콘택 패드 도전막을 상기 제 4 층간 절연막(280)의 표면이 노출될 때까지 평탄화하여, 상기 제 3 절연 스페이서들(283) 사이에 상기 상부 소오스부(110)과 콘택되는 스토리지 노드 콘택 패드(284)를 형성한다.1K, 2F, and 3V, a contact pad conductive layer is stacked to sufficiently fill the space between the third insulating spacers 283. The conductive film may be a polysilicon film containing n-type impurities. The contact pad conductive layer is planarized until the surface of the fourth interlayer insulating layer 280 is exposed, so that the storage node contact pads 284 are in contact with the upper source portion 110 between the third insulating spacers 283. ).
이어서, 상기 스토리지 노드 콘택 패드(284)가 형성된 기판 상에 스토리지 노드 전극막을 적층하고, 상기 전극막을 패터닝하여 상부 스토리지 노드 전극(285)을 형성한다. 상기 전극막은 n형 불순물이 도핑된 폴리실리콘막, 티타늄막, 니켈막, 티타늄 질화막 또는 루테늄막일 수 있다.Subsequently, a storage node electrode layer is stacked on the substrate on which the storage node contact pads 284 are formed, and the electrode layer is patterned to form an upper storage node electrode 285. The electrode film may be a polysilicon film, a titanium film, a nickel film, a titanium nitride film, or a ruthenium film doped with n-type impurities.
도 1l, 도 2f 및 도 3w를 참조하면, 상기 상부 스토리지 노드 전극(285)의 표면들 및 상기 제 4 층간 절연막(280) 상에 상부 유전체막(290)을 적층하고, 상기 유전체막(290) 상에 상기 상부 스토리지 노드 전극(285)들을 감싸는 플레이트 전극(295)을 형성한다.1L, 2F, and 3W, an upper dielectric layer 290 is stacked on surfaces of the upper storage node electrode 285 and the fourth interlayer insulating layer 280, and the dielectric layer 290 is formed. A plate electrode 295 is formed on the upper storage node electrode 285.
이하, 도 1l, 도 2f 및 도 3w를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 소자를 설명한다.Hereinafter, a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1L, 2F, and 3W.
먼저 기판(100)이 제공된다. 상기 기판(100)은 지지기판(101) 및 상기 지지기판(101) 상에 위치하는 절연층(102)을 구비한다. 상기 기판(101)은 SOI 기판일 수 있고, 이 경우, 상기 절연층(102)은 SOI 기판의 매립 절연층일 수 있다.First, the substrate 100 is provided. The substrate 100 includes a support substrate 101 and an insulating layer 102 positioned on the support substrate 101. The substrate 101 may be an SOI substrate, and in this case, the insulating layer 102 may be a buried insulating layer of the SOI substrate.
상기 기판(100) 즉, 상기 절연층(102) 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열되고, 반도체 물질로 형성된 필라들이 위치한다. 상기 제1방향은 도 2f의 A-A 방향과 평행한 X축 방향일 수 있고, 상기 제2방향은 도 2f의 B-B 방향과 평행한 Y축 방향일 수 있다. 상기 각 필라는 하부 채널부(122), 상부 채널부(112) 및 상기 하부 채널부(122)과 상기 상부 채널부(112) 사이에 위치하는 공통 드레인부(120)를 구비한다. 상기 공통 드레인부(120)는 불순물이 주입된 공통 드레인 영역(120a)을 구비한다. 상기 하부 채널부(122)의 외주에 상기 하부 채널부(122)를 둘러싸는 하부 게이트 전극(225)이 위치하며, 상기 상부 채널부(112)의 외주에 상기 상부 채널부(112)를 둘러싸는 상부 게이트 전극(215)이 위치한다.Pillars formed on the substrate 100, that is, in the second direction crossing the first direction and intersecting the first direction, are formed on the insulating layer 102. The first direction may be an X-axis direction parallel to the A-A direction of FIG. 2F, and the second direction may be a Y-axis direction parallel to the B-B direction of FIG. 2F. Each pillar has a lower channel portion 122, an upper channel portion 112, and a common drain portion 120 positioned between the lower channel portion 122 and the upper channel portion 112. The common drain unit 120 includes a common drain region 120a in which impurities are injected. The lower gate electrode 225 surrounding the lower channel portion 122 is positioned at the outer circumference of the lower channel portion 122, and the upper channel portion 112 is surrounded at the outer circumference of the upper channel portion 112. The upper gate electrode 215 is located.
상기 필라는 상기 하부 채널부(122)의 하부로 연장된 서브 필라를 더 구비할 수 있다. 상기 서브 필라는 하부 소오스부(130)일 수 있다. 또한, 상기 필라는 상기 상부 채널부(112)의 상부로 연장된 서브 필라를 더 구비할 수 있다. 상기 상부 채널부(112)의 상부로 연장된 서브 필라는 상부 소오스부(110)일 수 있다. 따라서, 상기 필라는 서로 연장되어 연결된 상부 소오스부(110), 상부 채널부(112), 공통 드레인부(120), 하부 채널부(122) 및 하부 소오스부(130)를 구비할 수 있다.The pillar may further include a sub pillar extending below the lower channel portion 122. The sub pillar may be the lower source portion 130. In addition, the pillar may further include a sub pillar extending to an upper portion of the upper channel portion 112. The sub pillar extending above the upper channel part 112 may be the upper source part 110. Accordingly, the pillar may include an upper source unit 110, an upper channel unit 112, a common drain unit 120, a lower channel unit 122, and a lower source unit 130 that are extended to each other.
상기 상부 소오스부(110), 상기 상부 채널부(112), 상기 상부 채널부(112)의 측벽 상에 형성된 상부 게이트 전극(215), 상기 공통 드레인부(120)는 상부 트랜지스터(도 4의 TH)를 형성한다. 마찬가지로, 상기 하부 소오스부(130), 상기 하부 채널부(122), 상기 하부 채널부(122)의 측벽 상에 형성된 하부 게이트 전극(225), 상기 공통 드레인부(120)는 하부 트랜지스터(도 4의 TL)를 형성한다. 도시된 바와 같이, 상부 트랜지스터(도 4의 TH)와 상기 하부 트랜지스터(도 4의 TL)는 수직 채널 트랜지스터이다. 결과적으로, 하나의 필라에 드레인을 공유하는 두개의 수직 채널 트랜지스터들이 형성된다. 이와는 달리, 상기 필라는 상기 하부 소오스부(130) 및 상기 상부 소오스부(110)를 구비하지 않을 수도 있다. 이 경우, 상기 상부 채널부(112)의 상부 일부에 상부 소오스영역을 형성하여 상기 상부 소오스부(110)의 역할을 대신할 수 있도록 할 수 있고, 후술하는 하부 스토리지 노드 전극부의 상부 일부가 상기 하부 소오스부(130)의 역할을 대신할 수 있도록 할 수 있다. 그러나, 상기 하부 소오스부(130) 및 상기 상부 소오스부(110)를 형성함으로써, 안정적인 소자동작을 구현할 수 있다.The upper source portion 110, the upper channel portion 112, the upper gate electrode 215 formed on the sidewalls of the upper channel portion 112, and the common drain portion 120 are upper transistors (T in FIG. 4). H ) is formed. Similarly, the lower source portion 130, the lower channel portion 122, the lower gate electrode 225 formed on the sidewalls of the lower channel portion 122, and the common drain portion 120 are lower transistors (FIG. 4). T L ). As shown, the upper transistor (T H in FIG. 4) and the lower transistor (T L in FIG. 4) are vertical channel transistors. As a result, two vertical channel transistors sharing a drain are formed in one pillar. Alternatively, the pillar may not include the lower source portion 130 and the upper source portion 110. In this case, an upper source region may be formed on an upper portion of the upper channel portion 112 to replace the role of the upper source portion 110. It may be to take the role of the source unit 130. However, by forming the lower source portion 130 and the upper source portion 110, it is possible to implement a stable device operation.
상기 하부 게이트 전극(225)과 상기 하부 채널부(122) 사이에는 하부 게이트 절연막(222)이 개재되고, 상기 하부 게이트 절연막(222)은 연장되어 상기 하부 게이트 전극(225)과 상기 공통 드레인부(120) 사이 및 상기 하부 게이트 전극(225)과 상기 하부 소오스부(130) 사이에도 위치한다. 마찬가지로, 상기 상부 게이트 전극(215)과 상기 상부 채널부(112) 사이에는 상부 게이트 절연막(212)이 개재되고, 상기 상부 게이트 절연막(212)은 연장되어 상기 상부 게이트 전극(215)과 상기 공통 드레인부(120) 사이 및 상기 상부 게이트 전극(215)과 상기 상부 소오스부(110) 사이에도 위치한다.A lower gate insulating layer 222 is interposed between the lower gate electrode 225 and the lower channel portion 122, and the lower gate insulating layer 222 extends to extend the lower gate electrode 225 and the common drain portion ( It is also located between the 120 and between the lower gate electrode 225 and the lower source portion 130. Similarly, an upper gate insulating film 212 is interposed between the upper gate electrode 215 and the upper channel part 112, and the upper gate insulating film 212 extends to the upper gate electrode 215 and the common drain. It is also located between the portions 120 and between the upper gate electrode 215 and the upper source portion 110.
상기 필라는 상기 하부 소오스부(130)의 하부로 연장된다. 상기 하부 소오스부(130)의 하부로 연장된 영역은 하부 스토리지 노드 전극부(140)일 수 있다. 상기 하부 스토리지 노드 전극부(140)에 주입된 불순물의 농도는 상기 하부 소오스부(130)에 주입된 불순물의 농도에 비해 높은 것이 바람직하다.The pillar extends below the lower source portion 130. The region extending below the lower source portion 130 may be the lower storage node electrode portion 140. The concentration of the impurities injected into the lower storage node electrode unit 140 may be higher than the concentration of the impurities injected into the lower source unit 130.
상기 하부 스토리지 노드 전극부(140)의 외주에 상기 하부 스토리지 노드 전극부(140)를 둘러싸는 하부 플레이트 전극(245)이 제공된다. 상기 하부 스토리지 노드 전극부(140)와 상기 하부 플레이트 전극(245) 사이에 유전막 스페이서(242)가 개재된다. 따라서, 상기 하부 스토리지 노드 전극부(140), 상기 유전막 스페이서(242) 및 상기 하부 플레이트 전극(245)은 하부 캐패시터(도 4의 CL)를 형성한다. 나아가, 상기 하부 플레이트 전극(245)은 연장되어 상기 하부 스토리지 노드 전극부들(140) 사이에도 위치하고, 나아가 복수개의 하부 스토리지 노드 전극부들(140)의 외주를 둘러싸도록 형성된다. 이러한 상기 하부 플레이트 전극(245)은 도 4에 도시한 하부 플레이트 전극 라인(P/LL)에 해당할 수 있다.A lower plate electrode 245 surrounding the lower storage node electrode unit 140 is provided on an outer circumference of the lower storage node electrode unit 140. A dielectric layer spacer 242 is interposed between the lower storage node electrode unit 140 and the lower plate electrode 245. Accordingly, the lower storage node electrode unit 140, the dielectric layer spacer 242, and the lower plate electrode 245 form a lower capacitor C L of FIG. 4. Further, the lower plate electrode 245 extends to be positioned between the lower storage node electrode portions 140, and further surrounds the outer circumference of the plurality of lower storage node electrode portions 140. The lower plate electrode 245 may correspond to the lower plate electrode line P / L L illustrated in FIG. 4.
한편, 상기 상부 소오스부(110)의 상부에 상부 스토리지 노드 전극(285)이 위치할 수 있다. 나아가, 상기 상부 소오스부(110)와 상기 상부 스토리지 노드 전극(285) 사이에 스토리지 노드 콘택 패드(284)가 위치할 수 있다. 이와는 달리, 상기 상부 스토리지 노드 전극(285)과 상기 스토리지 노드 콘택 패드(284)는 일체로 형성될 수 있다. 상기 상부 스토리지 노드 전극(285) 상에 상기 상부 스토리지 노드 전극(285)을 감싸는 상부 플레이트 전극(295)이 제공된다. 상기 상부 스토리지 노드 전극(285)과 상부 플레이트 전극(295) 사이에는 상부 유전체막(290)이 개재된다. 따라서, 상기 상부 스토리지 노드 전극(285), 상기 상부 유전체막(290) 및 상기 상부 플레이트 전극(295)은 상부 캐패시터(도 4의 CH)를 형성한다. 또한, 상기 상부 플레이트 전극(295)은 연장되어 상기 상부 스토리지 노드 전극들(285) 사이에도 위치하고, 나아가 복수개의 상부 스토리지 노드 전극들(285)을 감싸도록 형성된다. 따라서, 상기 상부 플레이트 전극(295)은 도 4에 도시한 상부 플레이트 전극 라인(P/LH)에 해당할 수 있다.The upper storage node electrode 285 may be positioned on the upper source unit 110. In addition, a storage node contact pad 284 may be positioned between the upper source unit 110 and the upper storage node electrode 285. Alternatively, the upper storage node electrode 285 and the storage node contact pad 284 may be integrally formed. An upper plate electrode 295 is provided on the upper storage node electrode 285 to surround the upper storage node electrode 285. An upper dielectric layer 290 is interposed between the upper storage node electrode 285 and the upper plate electrode 295. Accordingly, the upper storage node electrode 285, the upper dielectric layer 290, and the upper plate electrode 295 form an upper capacitor C H in FIG. 4. In addition, the upper plate electrode 295 extends to be positioned between the upper storage node electrodes 285 and is formed to surround the plurality of upper storage node electrodes 285. Therefore, the upper plate electrode 295 may correspond to the upper plate electrode line P / L H illustrated in FIG. 4.
한편, 상기 하부 플레이트 전극(245) 상부에 상기 X축 방향으로 배열된 필라들의 하부 게이트 전극(225)들에 접속하는 하부 워드라인(255, 도 4의 W/LL)이 제공된다. 바람직하게는 상기 하부 워드라인(255)은 상기 하부 게이트 전극(225)의 외주를 둘러싸는 형태를 갖는다. 상기 하부 워드라인(255)은 상기 유전막 스페이서(242)에 의해서 상기 하부 소오스부(130)와 절연되며, 상기 하부 플레이트 전극(245) 상에 위치하는 제 1 층간 절연막(250)에 의해서 상기 하부 플레이트 전극(245)과 절연된다.Meanwhile, a lower word line 255 (W / L L of FIG. 4) is provided on the lower plate electrode 245 to connect the lower gate electrodes 225 of the pillars arranged in the X-axis direction. Preferably, the lower word line 255 has a shape surrounding the outer circumference of the lower gate electrode 225. The lower word line 255 is insulated from the lower source portion 130 by the dielectric layer spacer 242 and the lower plate by the first interlayer insulating layer 250 disposed on the lower plate electrode 245. It is insulated from the electrode 245.
상기 하부 워드라인(255) 및 상기 하부 플레이트 전극(245) 상부에 상기 하부 워드라인(255)과 교차하는 비트 라인(265, 도 4의 B/L)이 제공된다. 상기 비트 라인(265)은 상기 Y축 방향으로 배열된 필라들의 공통 드레인부(120)들에 접속한다. 바람직하게는 상기 비트 라인(265)은 상기 공통 드레인부(120)의 외주를 둘러싸는 형태를 갖는다. 상기 비트라인(265)은 상기 제 1 층간 절연막(250)에 의해서 상기 하부 플레이트 전극(245)과 절연되며, 상기 하부 워드라인(255) 상에 위치하는 제 2 층간절연막(260)에 의해서 상기 하부 워드라인(255)과 절연되며, 제 2 층간절연막(260) 및 절연 스페이서(217)에 의해서 상기 하부 게이트 전극(225)와 절연된다.A bit line 265 (B / L of FIG. 4) intersecting the lower word line 255 is provided on the lower word line 255 and the lower plate electrode 245. The bit line 265 is connected to the common drain portions 120 of the pillars arranged in the Y-axis direction. Preferably, the bit line 265 has a form surrounding the outer circumference of the common drain portion 120. The bit line 265 is insulated from the lower plate electrode 245 by the first interlayer insulating layer 250, and is lowered by the second interlayer insulating layer 260 positioned on the lower word line 255. It is insulated from the word line 255, and is insulated from the lower gate electrode 225 by the second interlayer insulating layer 260 and the insulating spacer 217.
상기 비트라인(265) 및 상기 하부 워드라인(255) 상부에 상기 하부 워드라인(255)과 평행하게 배열된 상부 워드라인(275)이 제공된다. 상기 상부 워드라인 (275)은 상기 X축 방향으로 배열된 필라들의 상부 게이트 전극(215)들에 접속한다. 바람직하게는, 상기 상부 워드라인(275)은 상기 상부 게이트 전극(215)의 외주를 둘러싸는 형태를 갖는다. 또한, 상기 상부 워드라인(275)은 상기 제 2 층간절연막(260)에 의해서 상기 하부 워드라인(255)과 절연되며, 상기 비트라인(265) 상에 위치하는 제 3 층간절연막(270)에 의해서 상기 비트라인(265) 및 상기 공통 드레인부(120)와 절연된다.An upper word line 275 is disposed on the bit line 265 and the lower word line 255 in parallel with the lower word line 255. The upper word line 275 is connected to the upper gate electrodes 215 of the pillars arranged in the X-axis direction. Preferably, the upper word line 275 has a shape surrounding the outer circumference of the upper gate electrode 215. In addition, the upper word line 275 is insulated from the lower word line 255 by the second interlayer insulating layer 260 and by the third interlayer insulating layer 270 disposed on the bit line 265. The bit line 265 is insulated from the common drain unit 120.
상술한 바와 같이, 하나의 필라가 두 개의 수직 채널 트랜지스터들을 구비함으로써, 종래 하나의 필라에 하나의 수직 채널 트랜지스터를 형성한 경우에 비해 소자의 평면적이 1/2로 감소한다. 나아가, 이를 하나의 트랜지스터와 하나의 캐패시터를 구비하는 DRAM 소자에 적용할 경우, 하나의 단위 셀 영역(도 2a의 C)에 두 개의 셀이 상하부로 위치하게 된다. 즉, 4F2 제곱 피쳐 사이즈에 두 개의 셀이 상하부로 위치하게 되므로, 하나의 셀이 차지하는 제곱 피쳐 사이즈는 2F2가 된다. 결과적으로 DRAM 소자의 집적도를 현격하게 향상시킬 수 있다.As described above, since one pillar includes two vertical channel transistors, the planar area of the device is reduced to 1/2 compared with the case of forming one vertical channel transistor in one pillar. Furthermore, when this is applied to a DRAM device having one transistor and one capacitor, two cells are positioned up and down in one unit cell region (C of FIG. 2A). That is, since two cells are positioned up and down in the 4F 2 square feature size, the square feature size occupied by one cell becomes 2F 2 . As a result, the degree of integration of the DRAM device can be significantly improved.
상술한 바와 같이 본 발명에 따르면, 하나의 필라가 두 개의 수직 채널 트랜지스터들을 구비함으로써 소자의 평면적을 감소시킬 수 있으며, 나아가 이를 DRAM 소자에 적용할 경우 DRAM 소자의 집적도를 현격하게 향상시킬 수 있다.As described above, according to the present invention, one pillar may include two vertical channel transistors, thereby reducing the planar area of the device, and further increasing the integration degree of the DRAM device when applied to the DRAM device.

Claims (33)

  1. 기판;Board;
    상기 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 필라들이 위치하되, 상기 각 필라는 하부 채널부, 상부 채널부 및 상기 하부 채널부과 상기 상부 채널부 사이에 위치하는 공통 드레인부를 구비하고;Pillars arranged in a first direction and in a second direction crossing the first direction are positioned on the substrate, wherein each pillar is positioned between the lower channel portion, the upper channel portion, and the lower channel portion and the upper channel portion. A common drain portion;
    상기 하부 채널부의 외주를 둘러싸는 하부 게이트 전극; 및A lower gate electrode surrounding an outer circumference of the lower channel portion; And
    상기 상부 채널부의 외주를 둘러싸는 상부 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.And an upper gate electrode surrounding an outer circumference of the upper channel portion.
  2. 제 1 항에 있어서,The method of claim 1,
    상기 필라는 상기 하부 채널부의 하부에 위치하는 하부 스토리지 노드 전극부를 더 구비하고,The pillar further includes a lower storage node electrode portion positioned below the lower channel portion,
    상기 반도체 소자는 상기 상부 채널부의 상부에 위치하는 상부 스토리지 노드 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.The semiconductor device may further include an upper storage node electrode positioned on the upper channel part.
  3. 제 2 항에 있어서,The method of claim 2,
    상기 필라들의 상기 하부 스토리지 노드 전극부들을 둘러싸는 하부 플레이트 전극을 더 구비하는 것을 특징으로 하는 반도체 소자.And a lower plate electrode surrounding the lower storage node electrode portions of the pillars.
  4. 제 2 항에 있어서, The method of claim 2,
    상기 필라는 상기 하부 채널부와 상기 하부 스토리지 노드 전극부 사이에 위치하는 하부 소오스부를 더 포함하는 것을 특징으로 하는 반도체 소자.The pillar further comprises a lower source portion disposed between the lower channel portion and the lower storage node electrode portion.
  5. 제 4 항에 있어서, The method of claim 4, wherein
    상기 하부 게이트 전극은 상기 공통 드레인부 및 상기 하부 소오스부와 전기적으로 절연된 것을 특징으로 하는 반도체 소자.And the lower gate electrode is electrically insulated from the common drain portion and the lower source portion.
  6. 제 2 항에 있어서, The method of claim 2,
    상기 필라는 상기 상부 채널부와 상기 상부 스토리지 노드 전극 사이에 위치하는 상부 소오스부를 더 포함하는 것을 특징으로 하는 반도체 소자.The pillar further comprises an upper source portion disposed between the upper channel portion and the upper storage node electrode.
  7. 제 6 항에 있어서, The method of claim 6,
    상기 상부 게이트 전극은 상기 공통 드레인부 및 상기 상부 소오스부와 전기적으로 절연된 것을 특징으로 하는 반도체 소자.And the upper gate electrode is electrically insulated from the common drain portion and the upper source portion.
  8. 제 6 항에 있어서, The method of claim 6,
    상기 상부 소오스부와 상기 상부 스토리지 노드 전극 사이에 위치하는 스토리지 노드 콘택 패드를 더 구비하는 것을 특징으로 하는 반도체 소자.And a storage node contact pad positioned between the upper source portion and the upper storage node electrode.
  9. 제 1 항에 있어서,The method of claim 1,
    상기 제1방향으로 배열된 필라들의 하부 게이트 전극들에 접속하는 하부 워드라인을 더 포함하는 것을 특징으로 하는 반도체 소자.And a lower word line connecting the lower gate electrodes of the pillars arranged in the first direction.
  10. 제 9 항에 있어서,The method of claim 9,
    상기 하부 워드라인은 상기 하부 게이트 전극의 외주를 둘러싸는 것을 특징으로 하는 반도체 소자.And the lower word line surrounds an outer circumference of the lower gate electrode.
  11. 제 1 항에 있어서,The method of claim 1,
    상기 제2방향으로 배열된 필라들의 공통 드레인부들에 접속하는 비트 라인을 더 포함하는 것을 특징으로 하는 반도체 소자.And a bit line connected to common drain portions of the pillars arranged in the second direction.
  12. 제 11 항에 있어서,The method of claim 11,
    상기 비트 라인은 상기 공통 드레인부를 둘러싸는 것을 특징으로 하는 반도체 소자.And the bit line surrounds the common drain portion.
  13. 제 1 항에 있어서,The method of claim 1,
    상기 제1방향으로 배열된 필라들의 상부 게이트 전극들에 접속하는 상부 워드라인을 더 포함하는 것을 특징으로 하는 반도체 소자.And an upper word line connected to the upper gate electrodes of the pillars arranged in the first direction.
  14. 제 13 항에 있어서,The method of claim 13,
    상기 상부 워드라인은 상기 상부 게이트 전극을 둘러싸는 것을 특징으로 하는 반도체 소자.And the upper word line surrounds the upper gate electrode.
  15. 제 1 항에 있어서,The method of claim 1,
    상기 필라는 상기 하부 채널부의 하부에 위치하는 하부 소오스부 및 상기 상부 채널부의 상부에 위치하는 상부 소오스부를 더 구비하는 것을 특징으로 하는 반도체 소자.The pillar may further include a lower source portion positioned below the lower channel portion and an upper source portion positioned above the upper channel portion.
  16. 제 1 항에 있어서,The method of claim 1,
    상기 기판은 지지기판 및 상기 지지기판 상에 위치하는 절연층을 구비하고, 상기 필라들은 상기 절연층 상에 위치하는 것을 특징으로 하는 반도체 소자.And the substrate has a support substrate and an insulating layer positioned on the support substrate, and the pillars are positioned on the insulating layer.
  17. 제 16 항에 있어서,The method of claim 16,
    상기 기판은 SOI 기판이고, 상기 절연층은 SOI 기판의 매립 절연층인 것을 특징으로 하는 반도체 소자. The substrate is an SOI substrate, and the insulating layer is a semiconductor device, characterized in that the buried insulating layer of the SOI substrate.
  18. 기판;Board;
    상기 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 필라들이 위치하되, 상기 각 필라는 연속하여 위치하는 하부 스토리지 노드 전극부, 하부 소오스부, 하부 채널부, 공통 드레인부, 상부 채널부 및 상부 소오스부를 구비하고;Pillars arranged in a first direction and in a second direction crossing the first direction are positioned on the substrate, wherein each pillar is sequentially disposed in the lower storage node electrode portion, the lower source portion, the lower channel portion, and the common drain. A portion, an upper channel portion and an upper source portion;
    상기 상부 소오스부의 상부에 위치하는 상부 스토리지 노드 전극;An upper storage node electrode positioned on the upper source portion;
    상기 하부 채널부의 외주를 둘러싸는 하부 게이트 전극; A lower gate electrode surrounding an outer circumference of the lower channel portion;
    상기 상부 채널부의 외주를 둘러싸는 상부 게이트 전극;An upper gate electrode surrounding an outer circumference of the upper channel portion;
    상기 제1방향으로 배열된 필라들의 하부 게이트 전극들에 접속하는 하부 워드라인;A lower word line connecting the lower gate electrodes of the pillars arranged in the first direction;
    상기 제2방향으로 배열된 필라들의 공통 드레인부들에 접속하는 비트 라인; 및A bit line connected to common drain portions of the pillars arranged in the second direction; And
    상기 제1방향으로 배열된 필라들의 상부 게이트 전극들에 접속하는 상부 워드라인을 포함하는 것을 특징으로 하는 반도체 소자.And an upper word line connected to the upper gate electrodes of the pillars arranged in the first direction.
  19. 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 하드 마스크 패턴들을 형성하고;Forming hard mask patterns arranged on the substrate in a first direction and a second direction crossing the first direction;
    상기 각 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여, 상기 하드 마스크 패턴의 폭보다 좁은 폭을 갖는 기둥 형태의 상부 채널부를 형성하고;Etching the substrate using the hard mask patterns as masks to form columnar upper channel portions having a width narrower than that of the hard mask patterns;
    상기 상부 채널부의 외주에 상기 상부 채널부를 둘러싸는 상부 게이트 전극을 형성하고;Forming an upper gate electrode surrounding the upper channel portion on an outer circumference of the upper channel portion;
    상기 상부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 공통 드레인부를 형성하고;Etching the substrate by using the upper gate electrode as a mask to form a common drain having a pillar shape;
    상기 공통 드레인부의 측벽에 절연 스페이서를 형성하고;Forming insulating spacers on sidewalls of the common drain portion;
    상기 하드 마스크 패턴 및 상기 절연 스페이서를 마스크로 하여 상기 기판을 식각하여, 상기 공통 드레인부의 폭보다 좁은 폭을 갖는 기둥 형태의 하부 채널부를 형성하고;Etching the substrate using the hard mask pattern and the insulating spacer as a mask to form a lower channel portion having a pillar shape having a width smaller than that of the common drain portion;
    상기 하부 채널부의 외주에 상기 하부 채널부를 둘러싸는 하부 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a lower gate electrode surrounding the lower channel portion on an outer circumference of the lower channel portion.
  20. 제 19 항에 있어서,The method of claim 19,
    상기 하부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 하부 스토리지 노드 전극부를 형성하고;Etching the substrate using the lower gate electrode as a mask to form a lower storage node electrode part having a pillar shape;
    상기 하드 마스크 패턴을 제거하고;Removing the hard mask pattern;
    상기 상부 채널부 상에 상부 스토리지 노드 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming an upper storage node electrode on the upper channel portion.
  21. 제 20 항에 있어서,The method of claim 20,
    상기 하드 마스크 패턴을 제거하기 전에,Before removing the hard mask pattern,
    상기 필라들의 상기 하부 스토리지 노드 전극부들을 둘러싸는 하부 플레이트 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a lower plate electrode surrounding the lower storage node electrode portions of the pillars.
  22. 제 20 항에 있어서,The method of claim 20,
    상기 하부 스토리지 노드 전극부를 형성하기 전에,Before forming the lower storage node electrode portion,
    상기 하드 마스크 패턴 및 상기 하부 게이트 전극을 마스크로 하여 상기 기판을 식각하여, 기둥 형태의 하부 소오스부를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And etching the substrate using the hard mask pattern and the lower gate electrode as a mask to form a lower source portion in the form of a pillar.
  23. 제 20 항에 있어서,The method of claim 20,
    상기 상부 채널부를 형성하기 전에, 상기 하드 마스크 패턴을 마스크로 하여 상기 기판을 식각하여 상부 소오스부를 형성하는 것을 더 포함하고,Before forming the upper channel portion, further comprising etching the substrate using the hard mask pattern as a mask to form an upper source portion,
    상기 상부 스토리지 노드 전극은 상기 상부 소오스부 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The upper storage node electrode is formed on the upper source portion.
  24. 제 23 항에 있어서, The method of claim 23, wherein
    상기 상부 스토리지 노드 전극을 형성하기 전에, 상기 상부 소오스부 상에 스토리지 노드 콘택 패드를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Before forming the upper storage node electrode, forming a storage node contact pad on the upper source portion.
  25. 제 19 항에 있어서,The method of claim 19,
    상기 상부 채널부를 형성하는 것은 상기 하드 마스크 패턴을 이용하여 상기 기판을 소정 깊이만큼 비등방성 식각하여 상기 하드 마스크 패턴 하부에 서브 필라를 형성하고, 상기 서브 필라의 측벽을 소정 폭만큼 등방성 식각하는 것을 포함하 는 것을 특징으로 하는 반도체 소자의 제조방법.Forming the upper channel portion may include anisotropically etching the substrate by a predetermined depth using the hard mask pattern to form a sub pillar below the hard mask pattern, and isotropically etching the sidewall of the sub pillar by a predetermined width. Method for manufacturing a semiconductor device, characterized in that.
  26. 제 19 항에 있어서,The method of claim 19,
    상기 상부 게이트 전극을 형성하기 전에 상기 상부 채널부의 외주에 상부 게이트 절연막을 형성하는 것을 더 포함하고,Forming an upper gate insulating film on an outer circumference of the upper channel portion before forming the upper gate electrode,
    상기 상부 게이트 전극을 형성하는 것은 상기 상부 게이트 절연막이 형성된 기판 상에 게이트 도전막을 적층하고, 상기 게이트 도전막을 에치백하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The forming of the upper gate electrode includes stacking a gate conductive layer on a substrate on which the upper gate insulating layer is formed, and etching back the gate conductive layer.
  27. 제 19 항에 있어서,The method of claim 19,
    상기 하부 채널부를 형성하는 것은 상기 절연 스페이서를 마스크로 하여 상기 기판을 소정 깊이만큼 비등방성 식각하여 상기 공통 드레인부 하부에 서브 필라를 형성하고, 상기 서브 필라의 측벽을 소정 폭만큼 등방성 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Forming the lower channel portion may include anisotropically etching the substrate by a predetermined depth using the insulating spacer as a mask to form a sub pillar below the common drain portion, and isotropically etch the sidewall of the sub pillar by a predetermined width. Method for manufacturing a semiconductor device, characterized in that.
  28. 제 19 항에 있어서,The method of claim 19,
    상기 하부 게이트 전극을 형성하기 전에 상기 하부 채널부의 외주에 하부 게이트 절연막을 형성하는 것을 더 포함하고,Forming a lower gate insulating layer on an outer circumference of the lower channel portion before forming the lower gate electrode,
    상기 하부 게이트 전극을 형성하는 것은 상기 하부 게이트 절연막이 형성된 기판 상에 게이트 도전막을 적층하고, 상기 게이트 도전막을 에치백하는 것을 포함 하는 것을 특징으로 하는 반도체 소자의 제조방법.The forming of the lower gate electrode includes stacking a gate conductive film on a substrate on which the lower gate insulating film is formed, and etching back the gate conductive film.
  29. 제 19 항에 있어서,The method of claim 19,
    상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 하부 게이트 전극들에 접속하는 하부 워드라인을 형성하고,Forming a lower word line connected to lower gate electrodes respectively formed under the hard mask patterns arranged in the first direction,
    상기 제2방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 공통 드레인 영역들에 접속하는 비트라인을 형성하고,Forming bit lines connected to common drain regions formed under the hard mask patterns arranged in the second direction,
    상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 형성된 상부 게이트 전극들에 접속하는 상부 워드라인을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming an upper word line connected to upper gate electrodes formed under the hard mask patterns arranged in the first direction, respectively.
  30. 제 29 항에 있어서,The method of claim 29,
    상기 하부 워드라인을 형성하는 것은 상기 하부 게이트 전극이 형성된 기판 상에 층간절연막을 형성하고,The forming of the lower word line may include forming an interlayer insulating layer on the substrate on which the lower gate electrode is formed.
    상기 층간절연막 내에 트렌치를 형성하되, 상기 트렌치는 상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 위치하는 하부 게이트 전극들의 측벽들을 노출시키고,A trench is formed in the interlayer insulating layer, wherein the trench exposes sidewalls of lower gate electrodes respectively positioned under the hard mask patterns arranged in the first direction.
    상기 트렌치 내에 배선 도전막을 적층하고,A wiring conductive film is laminated in the trench,
    상기 배선 도전막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And etching the wiring conductive layer.
  31. 제 29 항에 있어서,The method of claim 29,
    상기 비트라인을 형성하는 것은 상기 하부 게이트 전극이 형성된 기판 상에 층간절연막을 형성하고,Forming the bit line forms an interlayer insulating film on the substrate on which the lower gate electrode is formed,
    상기 층간절연막 내에 트렌치를 형성하되, 상기 트렌치는 상기 제2방향으로 배열된 하드 마스크 패턴들의 하부에 각각 위치하는 공통 드레인부들의 측벽들을 노출시키고,A trench is formed in the interlayer insulating layer, wherein the trench exposes sidewalls of common drain portions respectively disposed under the hard mask patterns arranged in the second direction.
    상기 트렌치 내에 배선 도전막을 적층하고,A wiring conductive film is laminated in the trench,
    상기 배선 도전막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And etching the wiring conductive layer.
  32. 제 29 항에 있어서,The method of claim 29,
    상기 상부 워드라인을 형성하는 것은 상기 하부 게이트 전극이 형성된 기판 상에 층간절연막을 형성하고,Forming the upper word line forms an interlayer insulating film on the substrate on which the lower gate electrode is formed,
    상기 층간절연막 내에 트렌치를 형성하되, 상기 트렌치는 상기 제1방향으로 배열된 하드 마스크 패턴들의 하부에 각각 위치하는 상부 게이트 전극들의 측벽들을 노출시키고,A trench is formed in the interlayer insulating layer, wherein the trench exposes sidewalls of the upper gate electrodes positioned under the hard mask patterns arranged in the first direction.
    상기 트렌치 내에 배선 도전막을 적층하고,A wiring conductive film is laminated in the trench,
    상기 배선 도전막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And etching the wiring conductive layer.
  33. 제 19 항에 있어서,The method of claim 19,
    상기 기판은 지지기판, 상기 지지기판 상에 위치하는 매립절연층 및 상기 매립절연층 상에 위치하는 반도체 활성층을 구비하는 SOI 기판이고,The substrate is an SOI substrate having a support substrate, a buried insulating layer positioned on the support substrate, and a semiconductor active layer positioned on the buried insulating layer.
    상기 상부 채널부, 상기 공통 드레인부 및 상기 하부 채널부는 상기 반도체 활성층을 식각함으로써 형성된 것을 특징으로 하는 반도체 소자의 제조방법.The upper channel portion, the common drain portion and the lower channel portion is a semiconductor device manufacturing method, characterized in that formed by etching the semiconductor active layer.
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