KR100656138B1

KR100656138B1 - Iq modulation transmitter using two plls

Info

Publication number: KR100656138B1
Application number: KR1020050116630A
Authority: KR
Inventors: 조성환; 이재원
Original assignee: 한국과학기술원
Priority date: 2005-12-01
Filing date: 2005-12-01
Publication date: 2006-12-13

Abstract

An I/Q(In-phase/Quadrature) modulation transmitter using two PLLs(Phase Locked Loops) is provided to use the PLLs whose power consumption is regular regardless of a data rate, thus power consumption is regular even in a high data rate. A data encoder(402) separates inputted data into I and Q signals to output the separated signals. A reference signal generator generates a signal having a reference frequency. An adder(414) adds an output signal of the first PLL with an output signal of the second PLL, and outputs the added signals as final output signals. The first PLL comprises as follows. The first multi-modulus divider(406) divides the output signal of the first PLL into particular divisive values determined by the I signal. The first phase detector(403) generates a signal corresponding to a phase difference between the signal having the reference frequency and the signal outputted from the first divider(406). The first VCO(Voltage Controlled Oscillator)(405) receives the signal generated from the detector(403), and generates an output signal of a frequency corresponding to a voltage of the signal.

Description

IQ Modulation Transmitter Using Two PLLs

도 1은 종래의 혼합기를 사용한 직교 변조 구조의 송신기를 도시한 블록도이다.1 is a block diagram showing a transmitter of a quadrature modulation structure using a conventional mixer.

도 2는 종래의 한 개의 위상 동기 루프를 이용한 개루프 변조 구조의 송신기를 도시한 블록도이다.2 is a block diagram illustrating a transmitter of a conventional open loop modulation structure using one phase locked loop.

도 3은 종래의 한 개의 위상 동기 루프를 이용한 폐루프 변조 구조의 송신기를 도시한 블록도이다.3 is a block diagram illustrating a transmitter of a closed loop modulation structure using a conventional phase locked loop.

도 4는 본 발명의 일 실시예에 의한, 두 개의 위상 동기 루프를 사용한 직교 변조 송신기의 구조를 도시한 블록도이다.4 is a block diagram illustrating a structure of an orthogonal modulation transmitter using two phase locked loops according to an embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 의한, 두 개의 위상 동기 루프를 사용한 직교 변조 송신기의 구조를 도시한 블록도이다.5 is a block diagram illustrating a structure of an orthogonal modulation transmitter using two phase locked loops according to another embodiment of the present invention.

본 발명은 통신 시스템 내에서 데이터의 전달을 위해서 사용되는 송신기에 관한 것이다. 보다 구체적으로, 본 발명은 두 개의 위상 동기 루프(Phase Locked Loop; PLL)를 이용하여 직교 변조 방식을 가능케 하는 송신기에 관한 것이다. 본 발명은, 예컨대, RF(radio frequency) 송신기 및 송수신기에 적용될 수 있다.The present invention relates to a transmitter used for the transfer of data in a communication system. More specifically, the present invention relates to a transmitter that enables an orthogonal modulation scheme using two phase locked loops (PLLs). The present invention can be applied to, for example, a radio frequency (RF) transmitter and a transceiver.

종래에 사용되었던 송신기 구조로는, 혼합기(mixer)를 사용한 직교 변조(quadrature modulation) 구조, 1개의 위상 동기 루프(PLL)를 이용한 개루프 변조(open-loop modulation) 구조, 1개의 위상 동기 루프(PLL)를 이용한 폐루프 변조(closed-loop modulation) 구조 등이 있다.Conventionally used transmitter structures include a quadrature modulation structure using a mixer, an open-loop modulation structure using one phase locked loop (PLL), and one phase locked loop ( Closed-loop modulation structure using PLL).

혼합기를 사용한 직교 변조 구조는 디지털 위상 및 주파수 변조를 구현하기 위해 이동 통신 시스템에서 가장 많이 사용되고 있는 구조이며, 미국특허 제6,259,747호에도 개시되어 있다. 도 1은 종래의 혼합기를 사용한 직교 변조 구조의 송신기를 도시한 블록도이다. 도 1에 도시된 직교 변조 구조의 송신기를 사용하여 신호를 전송하는 과정은 다음과 같다. 디지털 모뎀을 통해서 나오는 디지털 데이터 I와 디지털 데이터 Q는 각각 제1 디지털-아날로그 변환기(DAC)(101)와 제2 DAC(105)를 통과하여 아날로그 신호로 변환된다. 아날로그 신호로 변환된 I 데이터와 Q 데이터는 각각 제1 앤티앨리어싱 필터(102)와 제2 앤티앨리어싱 필터(106)를 통과하여 앨리어싱이 없도록 여과된다. 제1 앤티앨리어싱 필터(102)와 제2 앤티앨리어싱 필터(106)를 통과한 신호는 각각 제1 혼합기(103)와 제2 혼합기(107)를 통해서 각각 I 클럭과 Q 클럭과 혼합되면서 기저대역(base-band) 신호에서 RF 신호로 바뀐다. I 클럭과 Q 클럭은 원하는 RF 주파수로 합성된 국부 발진기(108)와 위상 분리기(104)를 통해서 90도의 위상차가 나도록 생성된다.　 제1 혼합기(103)와 제2 혼합기(107)를 통과하면서 RF 신호로 바뀐 출력신호는 가산기(109)를 통해서 합쳐진 후, 최종 출력 신호로 전송된다.The quadrature modulation structure using a mixer is the most widely used structure in a mobile communication system for implementing digital phase and frequency modulation, and is also disclosed in US Pat. No. 6,259,747. 1 is a block diagram showing a transmitter of a quadrature modulation structure using a conventional mixer. The process of transmitting a signal using the transmitter of the quadrature modulation structure shown in FIG. 1 is as follows. The digital data I and digital data Q coming out of the digital modem pass through the first digital-to-analog converter (DAC) 101 and the second DAC 105, respectively, and are converted into analog signals. The I data and the Q data converted into analog signals are respectively filtered through the first anti-aliasing filter 102 and the second anti-aliasing filter 106 so that there is no aliasing. The signal passing through the first anti-aliasing filter 102 and the second anti-aliasing filter 106 is mixed with the I clock and the Q clock through the first mixer 103 and the second mixer 107, respectively. from base-band) to RF. The I and Q clocks are generated such that there is a 90 degree phase difference through the local oscillator 108 and the phase separator 104 synthesized at the desired RF frequency. The output signal converted into the RF signal while passing through the first mixer 103 and the second mixer 107 is combined through the adder 109 and then transmitted as the final output signal.

위에서 설명한 혼합기를 사용한 직교 변조 구조는, 발진기와 기저대역 신호의 생성이 분리되어 있으므로 높은 품질의 신호를 만들어 내며, 고속의 데이터 전달이 가능한 유연한 구조이다. 그러나, 혼합기를 사용한 직교 변조 송신기는 그 구조가 매우 복잡하고, 다른 방식에 비해, 두 개의 DAC와 두 개의 혼합기 등 많은 회로를 요구하므로 그에 따른 전력 소모도 크다는 문제점이 있다.The quadrature modulation structure using the mixer described above is a flexible structure that generates high quality signals and allows high-speed data transmission because the generation of the oscillator and the baseband signal are separated. However, the quadrature modulated transmitter using a mixer has a problem in that its structure is very complicated and requires more circuits, such as two DACs and two mixers, compared to other methods, resulting in high power consumption.

한 개의 위상 동기 루프(PLL)를 이용한 개루프 변조(open-loop modulation) 구조는 가우시안 주파수 천이(Gaussian Frequency Shift Keying; GFSK) 시스템에 사용되는 구조이다. 도 2는 종래의 한 개의 위상 동기 루프를 이용한 개루프 변조 구조를 도시한 블록도이다. 도 2에 도시된 한 개의 위상 동기 루프를 이용한 개루프 변조 구조의 송신기를 사용하여 신호를 전송하는 과정은 다음과 같다. 데이터가 전달되지 않는 상태에서 스위치를 닫고 위상 동기 루프 회로를 동작한다. 기준 주파수를 가진 신호가 기준 주파수 블록(201)를 통해서 생성되고, 이 신호와　 출력 신호가 N분주기(208)를 통해서 N으로 분주되어 귀환(feedback)되는 신호가 위상 비교기(202)의 두 입력으로 들어간다. 위상 비교기(202)의 동작을 통해서 두 신호의 위상차에 해당하는 신호가 발생하며, 이 신호는 루프 필터(203)을 통해서 여과된 후, 전압 제어 발진기(207)의 입력으로 들어간다. 전압 제어 발진기(207)에서는 입력으로 들어오는 제어 전압에 해당하는 주파수의 출력 신호를 발생시킨다. 귀환 과정을 거쳐서 최종 출력 신호는 기준 주파수의 N배에 해당하는 주파수로 안정되며 전체 위상 동기 루프 회로가 안정된다. 전체 위상 동기 루프 회로가 안정화된 후, 스위치(204)를 열어 루프를 끊어 준 후, 디지털 모뎀에서 생성된 디지털 데이터를 DAC(205)를 통과시켜 아날로그 신호로 변환시켜 준 후, 가산기(206)를 통해서 전압 제어 발진기의 입력으로 넣어 준다. 즉, 전압 제어 발진기(207)의 입력 전압은 기준 주파수의 N배 주파수를 가지는 출력이 발생되도록 하는 입력 제어 전압으로 바이어스(bias)된 상태에서, 입력 데이터에 따라 입력 제어 전압이 변조되게 된다. 변조 계수는 전압 제어 발진기(207)의 이득과 DAC(205)에 의해 결정된다. 데이터 전송이 끝난 후, 스위치(204)는 다시 닫혀져 전압 제어 발진기(207)의 출력이 다시 기준 주파수의 N배 주파수를 가지는 신호가 나오도록 튜닝한다.An open-loop modulation scheme using a single phase locked loop (PLL) is used in a Gaussian Frequency Shift Keying (GFSK) system. 2 is a block diagram illustrating an open loop modulation structure using a conventional phase locked loop. A process of transmitting a signal using a transmitter having an open loop modulation structure using one phase locked loop shown in FIG. 2 is as follows. Close the switch and operate the phase-locked loop circuit in the absence of data transfer. A signal having a reference frequency is generated through the reference frequency block 201, and this signal and the output signal are divided into N through the N divider 208 and fed back to the two inputs of the phase comparator 202. Enter The operation of the phase comparator 202 generates a signal corresponding to the phase difference between the two signals, which are filtered through the loop filter 203 and then enter the input of the voltage controlled oscillator 207. The voltage controlled oscillator 207 generates an output signal of a frequency corresponding to the control voltage coming into the input. Through the feedback process, the final output signal is stabilized at a frequency equal to N times the reference frequency, and the entire phase locked loop circuit is stabilized. After the entire phase locked loop circuit is stabilized, the switch 204 is opened to break the loop, and the digital data generated by the digital modem is passed through the DAC 205 to be converted into an analog signal, and then the adder 206 is turned on. Through the input of the voltage controlled oscillator. That is, while the input voltage of the voltage controlled oscillator 207 is biased to the input control voltage for generating an output having an N times the frequency of the reference frequency, the input control voltage is modulated according to the input data. The modulation coefficient is determined by the gain of the voltage controlled oscillator 207 and the DAC 205. After the data transfer is over, the switch 204 is closed again to tune the output of the voltage controlled oscillator 207 to again output a signal having a frequency N times the reference frequency.

한 개의 위상 동기 루프를 이용한 개루프 변조 구조는 상기한 혼합기를 사용한 직교 변조 구조에 비해 DAC나 혼합기 등의 회로를 필요로 하지 않기 때문에, 구조가 간단하여 구현하기 쉽다는 장점이 있다. 또한, 데이터를 통해서 전압 제어 발진기의 출력을 직접적으로 제어하므로, 데이터 전송률의 제한이 크지 않아서 고속의 데이터 전송이 가능하다. 그러나, 데이터 전송 시, 루프를 스위치로 끊기 때문에 전압 제어 발진기의 입력 전압이 고정되지 못하고 흔들리게 되므로 안정성에 문제가 생긴다. 이러한 안전성의 문제는 가우시안 최소 주파수 천이(Gaussian Minimum Frequency Shift Keying) 방식에서 요구되는 정확도의 기준을 충족시키지 못한다. 또한, 이 구조는 직교 변조 방식(IQ modulation)과 불연속적인 위상 변조 방식(non-continuous phase modulation)은 지원할 수 없고, 가우시안 주파수 천이(GFSK) 방식에만 이용된다.The open loop modulation structure using one phase locked loop does not require a circuit such as a DAC or a mixer, compared to the quadrature modulation structure using the mixer, and thus has an advantage that the structure is simple and easy to implement. In addition, since the output of the voltage controlled oscillator is directly controlled through the data, the data rate is not limited so that high-speed data transmission is possible. However, when the data is transmitted, the loop is disconnected by the switch, which causes stability problems because the input voltage of the voltage controlled oscillator is not fixed and is shaken. This safety problem does not meet the criteria for accuracy required for Gaussian Minimum Frequency Shift Keying. In addition, this structure cannot support orthogonal modulation (IQ modulation) and discontinuous phase modulation (non-continuous phase modulation), and is used only for Gaussian frequency shifting (GFSK).

한편, 도 3은 한 개의 위상 동기 루프를 이용한 폐루프 변조(closed-loop modulation) 구조를 도시한 블록도이다. 도 3에 도시된 한 개의 위상 동기 루프를 이용한 폐루프 변조 구조의 송신기를 사용하여 신호를 전송하는 과정은 다음과 같다. 기준 주파수를 가진 신호가 기준 주파수 블록(301)을 통해서 생성되고, 이 신호와 출력 신호가 다중 분주기(305)를 통해서 특정 분주 값으로 분주되어 귀환되는 신호가 위상 비교기(302)의 두 입력으로 들어간다. 위상 비교기(302)의 동작을 통해서 두 신호의 위상차에 해당하는 신호가 발생하며, 이 신호는 루프 필터(303)을 통해서 여과된 후, 전압 제어 발진기(304)의 입력으로 들어간다. 전압 제어 발진기(304)에서는 입력으로 들어오는 제어 전압에 해당하는 주파수의 출력 신호를 발생시킨다. 귀환 과정을 거쳐서, 최종 출력 신호는 기준 주파수의 특정 분주 값 배에 해당하는 주파수로 안정되며 전체 위상 동기 루프 회로가 안정된다. 특정 분주 값은 데이터가 시그마-델타 변조기(306)를 통과한 값에 의해서 결정된다. 시그마-델타 변조기는 데이터 값이 의미하는 분주 값을 다중 분주기(305)의 여러 분주 값을 불규칙적으로 선택하여 평균적으로 만들어 낸다. 즉, 다중 분주기가 N과 N+1을 선택할 수 있다면 시그마-델타 변조기(306)를 이용하여 N과 N+1을 불규칙적으로 선택하여 평균적으로 N.f, 즉 소수점을 포함하는 분주 값을 얻을 수 있다. 그러나, 평균적으로 소수점을 포함하는 N.f의 분주 값을 가지는 것이고, 실제로는 N과 N+1이 반복되는 것이므로 프랙셔널 스퓨리어스 잡음(fractional spurious noise)이 발생한다. 시그마-델타 변조기(306)는 N과 N+1이 불규칙적으로 발생하도록 하며 저주파 잡음을 고주파 잡음으로 변환시키는 역할을 한다. 따라서, N.f의 분주 값을 가짐을 통해서 발생하는 프랙셔널 스퓨리어스 잡음은 위상 동기 루프의 루프 대역폭(loop bandwidth) 밖으로 변환되며 이것은 위상 동기 루프의 저주파 대역 통과 필터(low-pass filter) 특성에 의해 상당부분 제거된다.3 is a block diagram illustrating a closed-loop modulation structure using one phase locked loop. A process of transmitting a signal using a transmitter having a closed loop modulation structure using one phase locked loop shown in FIG. 3 is as follows. A signal having a reference frequency is generated through the reference frequency block 301, and the signal and the output signal are divided by the multiple divider 305 to a specific division value and returned to the two inputs of the phase comparator 302. Enter The operation of the phase comparator 302 generates a signal corresponding to the phase difference between the two signals, which are filtered through the loop filter 303 and then enter the input of the voltage controlled oscillator 304. The voltage controlled oscillator 304 generates an output signal of a frequency corresponding to the control voltage coming into the input. Through the feedback process, the final output signal is stabilized at a frequency corresponding to a specific division value multiple of the reference frequency, and the entire phase locked loop circuit is stabilized. The particular division value is determined by the value that the data passed through the sigma-delta modulator 306. The sigma-delta modulator produces an average of the divided values represented by the data values by irregularly selecting various divided values of the multiple frequency divider 305. That is, if the multiple divider can select N and N + 1, the sigma-delta modulator 306 may randomly select N and N + 1 to obtain a division value including Nf, that is, a decimal point on average. . However, on the average, it has a division value of N.f including a decimal point, and in fact, since N and N + 1 are repeated, fractional spurious noise occurs. The sigma-delta modulator 306 causes N and N + 1 to occur irregularly and serves to convert low frequency noise into high frequency noise. Therefore, the fractional spurious noise generated by having the division value of Nf is converted out of the loop bandwidth of the phase locked loop, which is largely due to the low-pass filter characteristic of the phase locked loop. Removed.

한 개의 위상 동기 루프를 이용한 폐루프 변조 구조는 상기 혼합기를 사용한 변조 방식에 비해 혼합기와 DAC가 요구되지 않는 간단한 구조를 가지며, 시그마-델타 변조기를 이용하여 기준 주파수의 소수점을 포함한 N.f배의 주파수를 가지는 출력 신호를 만들어 낼 수 있다는 장점이 있다. 또한, 폐루프이므로 앞서 설명한 개루프 변조 구조에서 루프를 끊으면서 발생하는 안정성 문제가 발생하지 않는다. 그러나, 개루프 변조 구조와 마찬가지로 직교 변조 방식과 불연속적인 위상 변조 방식을 지원할 수 없으며, 위상 동기 루프의 저주파대역 통과 특성 때문에 데이터 전송률이 제한되는 문제점이 있다.The closed-loop modulation scheme using one phase-locked loop has a simple structure that does not require a mixer and a DAC compared to the modulation scheme using the mixer, and uses a sigma-delta modulator to output a frequency of Nf times the decimal point of the reference frequency. Has the advantage of producing an output signal. In addition, since it is a closed loop, the stability problem caused by breaking the loop does not occur in the open loop modulation structure described above. However, like the open-loop modulation scheme, the quadrature modulation scheme and the discontinuous phase modulation scheme cannot be supported, and data transmission rate is limited due to the low frequency band pass characteristics of the phase locked loop.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 적은 전력을 소모하면서 데이터를 전송할 수 있고 간단한 구조를 갖는 송신기를 제공하는 것을 목적으로 한다.The present invention has been made to solve the above problems of the prior art, and an object of the present invention is to provide a transmitter having a simple structure and capable of transmitting data while consuming little power.

또한, 본 발명은 종래의 위상 동기 루프를 이용한 구조가 지원할 수 없었던 직교 변조 방식과 불연속적인 위상 변조 방식을 지원할 수 있는 송신기를 제공하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a transmitter capable of supporting an orthogonal modulation method and a discontinuous phase modulation method that a structure using a conventional phase locked loop cannot support.

상기 목적을 달성하기 위하여, 본 발명은, 입력된 데이터를 I 신호 및 Q 신호로 분리하여 출력하는 데이터 엔코더, 기준 주파수를 갖는 신호를 생성하는 기준 신호 생성기, 제1 위상 동기 루프, 제2 위상 동기 루프, 및 상기 제1 위상 동기 루프의 출력 신호와 상기 제2 위상 동기 루프의 출력 신호를 가산하여 최종 출력으로서 출력하는 가산기를 포함하는, 두 개의 위상 동기 루프를 이용한 직교 변조 송신기를 제공한다.In order to achieve the above object, the present invention provides a data encoder for separating and outputting input data into I and Q signals, a reference signal generator for generating a signal having a reference frequency, a first phase lock loop, and a second phase lock. A quadrature modulated transmitter using a two phase locked loop includes a loop and an adder for adding an output signal of the first phase locked loop and an output signal of the second phase locked loop and outputting the final output signal.

상기 제1 위상 동기 루프는, 상기 제1 위상 동기 루프의 출력 신호를 상기 I 신호에 의해 결정된 특정 분주 값으로 분주하는 제1 다중 분주기, 상기 기준 주파수를 가진 신호와 상기 제1 다중 분주기로부터 출력되는 신호의 위상 차에 해당하는 신호를 발생시키는 제1 위상 비교기, 및 상기 제1 위상 비교기에 의해 발생된 신호를 입력받고, 그 전압에 대응되는 주파수의 출력 신호를 발생시키는 제1 전압 제어 발진기를 포함한다. 또한, 상기 제1 위상 동기 루프는, 상기 제1 전압 발진기에 의해 발생된 제1 위상 동기 루프의 출력 신호를 상기 제1 다중 분주기로 입력하고, 제1 다중 분주기의 출력을 상기 제1 위상 비교기의 입력으로 귀환시키는 귀환 회로를 구성한다.The first phase locked loop comprises: a first multiple divider for dividing an output signal of the first phase locked loop into a specific division value determined by the I signal, a signal having the reference frequency and the first multiple divider; A first phase comparator for generating a signal corresponding to a phase difference of an output signal, and a first voltage controlled oscillator for receiving a signal generated by the first phase comparator and generating an output signal having a frequency corresponding to the voltage; It includes. In addition, the first phase locked loop inputs an output signal of the first phase locked loop generated by the first voltage oscillator to the first multiple divider, and outputs a first multiple divider to the first phase comparator. Configure a feedback circuit that returns to the input of

상기 제2 위상 동기 루프는, 상기 제2 위상 동기 루프의 출력 신호를 상기 Q 신호에 의해 결정된 특정 분주 값으로 분주하는 제2 다중 분주기, 상기 기준 주파수를 가진 신호와 상기 제2 다중 분주기로부터 출력되는 신호의 위상 차에 해당하는 신호를 발생시키는 제2 위상 비교기, 및 상기 제2 위상 비교기에 의해 발생된 신호를 입력받고, 그 전압에 대응되는 주파수의 출력 신호를 발생시키는 제2 전압 제어 발진기를 포함한다. 또한, 상기 제2 위상 동기 루프는, 상기 제2 전압 발진기에 의해 발생된 제2 위상 동기 루프의 출력 신호를 상기 제2 다중 분주기로 입력하고, 제2 다중 분주기의 출력을 상기 제2 위상 비교기의 입력으로 귀환시키는 귀환 회로를 구성한다.The second phase locked loop comprises: a second multiple divider for dividing an output signal of the second phase locked loop to a specific division value determined by the Q signal, from a signal having the reference frequency and the second multiple divider; A second phase comparator for generating a signal corresponding to a phase difference of the output signal, and a second voltage controlled oscillator for receiving a signal generated by the second phase comparator and generating an output signal having a frequency corresponding to the voltage; It includes. The second phase locked loop may input an output signal of a second phase locked loop generated by the second voltage oscillator to the second multiple divider, and output an output of a second multiple divider to the second phase comparator. Configure a feedback circuit that returns to the input of.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 관하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 일 실시예에 의한, 두 개의 위상 동기 루프를 사용한 직교 변조 송신기의 구조를 도시한 블록도이다. 도 4에 도시된 바와 같이, 본 실시예의 직교 변조 송신기는, 기준 주파수를 생성하는 기준 주파수 블록(401), 디지털 모뎀을 통해서 생성된 데이터를 입력받아서 I 신호와 Q 신호를 만들어내는 데이터 엔코더(402), 기준 주파수 신호와 출력 신호가 I 데이터 값과 관련된 특정 분배 값으로 분주된 신호의 위상을 비교하는 제1 위상 비교기(phase detector)(403), 제1 위상 비교기(403)의 출력을 여과하는 제1 루프필터(loop filter)(404), 제1 루프필터(404)를 거쳐서 나오는 제어 전압에 따라 그에 대응되는 주파수의 신호를 발생시키는 제1 전압 제어 발진기(Voltage Controlled Oscillator;VCO)(405), 출력을 특정 분배 값으로 분주하여 위상 비교기의 입력 신호로 귀환시키기 위한 제1 다중 분주기(multi-modulus divider)(406), 데이터 엔코더(402)의 출력 중, I 데이터에 따라서 다중 분주기(406)의 분주 값을 결정해 주는 제1 시그마-델타 변조기(∑-△ modulator)(407), 기준 주파수 신호와 출력 신호가 Q 데이터 값과 관련된 특정 분배 값으로 분주된 신호의 위상을 비교하는 제2 위상 비교기(phase detector)(408), 제2 위상 비교기의 출력을 여과하는 제2 루프필터(409), 제2 루프필터(409)를 거쳐서 나오는 제어 전압에 따라 그에 대응되는 주파수의 신호를 발생시키는 제2 전압 제어 발진기(410), 출력을 특정 분배 값으로 분주하여 위상 비교기의 입력 신호로 귀환시키기 위한 제2 다중 분주기(411), 데이터 엔코더 블록(402)의 출력 중, Q 데이터에 따라서 다중 분주기(411)의 분주 값을 결정해 주는 제2 시그마-델타 변조기(412), 및 I 부의 위상 동기 루프의 최종 출력과 Q 부의 위상 동기 루프의 최종 출력 간의 위상차가 90도가 되도록 유지시켜주는 위상 조정기(phase adjustment unit)(413), 제1 전압 제어 발진기(405)와 제2 전압 제어 발진기(410)의 출력을 더해주는 가산기(414)로 구성된다.4 is a block diagram illustrating a structure of an orthogonal modulation transmitter using two phase locked loops according to an embodiment of the present invention. As shown in FIG. 4, the quadrature modulated transmitter of the present embodiment includes a reference frequency block 401 for generating a reference frequency and a data encoder 402 for generating I and Q signals by receiving data generated through a digital modem. Filter the output of the first phase comparator 403, the first phase comparator 403, which compares the phase of the signal with the reference frequency signal and the output signal divided by a particular distribution value associated with the I data value. A first voltage controlled oscillator (VCO) 405 for generating a signal having a frequency corresponding to the control voltage output through the first loop filter 404 and the first loop filter 404. The first multi-modulus divider 406 for dividing the output into a specific divider value and returning it to the input signal of the phase comparator, among the outputs of the data encoder 402, 406 A first sigma-delta modulator 407, which determines the dominant value, a second phase comparator that compares the phase of the signal at which the reference frequency signal and the output signal are divided with a specific distribution value associated with the Q data value (phase detector) 408, a second loop filter 409 for filtering the output of the second phase comparator, a second for generating a signal of a frequency corresponding thereto according to the control voltage output through the second loop filter 409 Voltage-controlled oscillator 410, a second multiple divider 411 for dividing the output to a specific division value and returning it to the input signal of the phase comparator, among the outputs of the data encoder block 402, the multiple divider according to the Q data A second sigma-delta modulator 412 for determining a division value of 411, and a phase adjuster for maintaining a 90 degree phase difference between the final output of the phase-locked loop of the I part and the final output of the phase-locked loop of the Q part ( phase adjustment unit) 413, an adder 414 that adds the output of the first voltage controlled oscillator 405 and the second voltage controlled oscillator 410.

수정 발진기(cyrstal oscillator)는 기준 주파수 블록(401)의 일 예이다. 또한, 제1 및 제2 시그마-델타 변조기(407, 412)는 단일 스테이지 방식과 멀티 스테이지 방식(MASH)의 어느 쪽이어도 좋고, 동작이 검증된 한 모든 차수가 가능하다.The crystal oscillator is an example of the reference frequency block 401. Further, the first and second sigma-delta modulators 407 and 412 may be either a single stage method or a multi stage method (MASH), and all orders are possible as long as the operation is verified.

본 실시예의 두 개의 위상 동기 루프를 갖는 송신기에 의해 신호가 전달되는 과정은 다음과 같다.Signal transmission by the transmitter having two phase locked loops of the present embodiment is as follows.

먼저 I 부에 관하여 살펴보면, 기준 주파수를 가진 신호가 기준 주파수 블록(401)을 통해서 생성되고, 이 신호와 출력 신호가 제1 다중 분주기(406)를 통해서 특정 분주 값으로 분주되어 귀환되는 신호가 제1 위상 비교기(403)의 두 입력으로 들어간다. 제1 위상 비교기(403)의 동작을 통해서 두 신호의 위상차에 해당하는 신호가 발생하며 이 신호는 제1 루프 필터(404)를 통해서 여과된 후에, 제1 전압 제어 발진기(405)의 입력으로 들어간다. 제1 전압 제어 발진기(405)에서는 입력으로 들어오는 제어 전압에 해당하는 주파수의 출력 신호를 발생시킨다. 귀환(feedback) 과정을 거쳐서, 최종 출력 신호는 기준 주파수의 특정 분주 값 배에 해당하는 주파수로 안정되며 전체 위상 동기 루프 회로가 안정된다.Referring to the first part, a signal having a reference frequency is generated through the reference frequency block 401, and the signal and the output signal are divided into a specific divided value through the first multiple frequency divider 406 and returned. Enter two inputs of the first phase comparator 403. The operation of the first phase comparator 403 generates a signal corresponding to the phase difference between the two signals, which are filtered through the first loop filter 404 and then enter the input of the first voltage controlled oscillator 405. . The first voltage controlled oscillator 405 generates an output signal of a frequency corresponding to the control voltage coming into the input. Through the feedback process, the final output signal is stabilized at a frequency corresponding to a specific division value multiple of the reference frequency and the entire phase locked loop circuit is stabilized.

특정 분주 값은 데이터 엔코더의 출력 중 I 데이터가 제1 시그마-델타 변조기(407)를 통과한 값에 의해서 결정된다. 제1 시그마-델타 변조기(407)는 데이터 값이 의미하는 분주 값을 제1 다중 분주기(406)의 여러 분주 값을 불규칙적으로 선택하여 평균적으로 만들어 낸다. 이 때, 제1 다중 분주기(406)는 제1 시그마-델타 변조기(407)의 출력 비트 수에 맞게 주파수 분주 값의 선택 가짓수를 갖는다. 즉, 제1 다중 분주기(406)가 N과 N+1을 선택할 수 있다면, 제1 시그마-델타 변조기(407)를 이용하여 N과 N+1을 불규칙적으로 선택하여 평균적으로 N.f, 즉, 소수점을 포함하는 분주 값을 얻을 수 있다. 하지만, 평균적으로 소수점을 포함하는 N.f의 분주 값을 가지는 것이며, 이에 따른 프랙셔널 스퓨리어스 잡음(fractional spurious noise)이 발생한다. 제1 시그마-델타 변조기(407)는 N과 N+1이 불규칙적으로 발생하도록 하며 저주파 잡음을 고주파 잡음으로 변환시키는 역할을 한다. 따라서, N.f의 분주 값을 가짐을 통해서 발생하는 프랙셔널 스퓨리어스 잡음은 위상 동기 루프의 루프 대역폭(loop bandwidth) 밖으로 변환되며 이것은 위상 동기 루프의 저주파대역 통과 필터(low-pass filter) 특성에 의해 상당부분 제거될 수 있다.The particular division value is determined by the value that I data has passed through the first sigma-delta modulator 407 during the output of the data encoder. The first sigma-delta modulator 407 produces an average of the divided values of the first multiple frequency divider 406 by randomly selecting the divided values represented by the data values. In this case, the first multiple frequency divider 406 has a selectable number of frequency division values according to the number of output bits of the first sigma-delta modulator 407. That is, if the first multiple divider 406 can select N and N + 1, the first sigma-delta modulator 407 randomly selects N and N + 1 so that Nf, that is, the decimal point, is averaged. Dispensing value including the can be obtained. However, on the average, it has a frequency division value of N.f including a decimal point, resulting in fractional spurious noise. The first sigma-delta modulator 407 causes N and N + 1 to occur irregularly and serves to convert low frequency noise into high frequency noise. Therefore, the fractional spurious noise generated by having the division value of Nf is converted out of the loop bandwidth of the phase locked loop, which is largely due to the low-pass filter characteristic of the phase locked loop. Can be removed.

다음으로 Q 부의 동작을 살펴보면, Q 부의 동작은 상기 I 부의 동작과 거의 동일하다. 기준 주파수를 가진 신호가 기준 주파수 블록(401)을 통해서 생성되며, 이 신호와 출력 신호가 제2 다중 분주기(411)를 통해서 특정 분주 값으로 분주되어 귀환되는 신호가 제2 위상 비교기(408)의 두 입력으로 들어간다. 제2 위상 비교기(408)의 동작을 통해서 두 신호의 위상차에 해당하는 신호가 발생하며 이 신호는 제2 루프 필터(409)를 통해서 여과된 후, 제2 전압 제어 발진기(410)의 입력으로 들어간다. 제2 전압 제어 발진기(410)에서는 입력으로 들어오는 제어 전압에 해당하는 주파수의 출력 신호를 발생시킨다. 귀환 과정을 거쳐서 최종 출력 신호는 기준 주파수의 특정 분주 값 배에 해당하는 주파수로 안정되며 전체 위상 동기 루프 회로가 안정된다.Next, referring to the operation of the Q unit, the operation of the Q unit is almost the same as that of the I unit. A signal having a reference frequency is generated through the reference frequency block 401, and the signal from which the signal and the output signal are divided into a specific division value through the second multiple divider 411 and returned is a second phase comparator 408. Enter two inputs. The operation of the second phase comparator 408 generates a signal corresponding to the phase difference between the two signals, which are filtered through the second loop filter 409 and then enter the input of the second voltage controlled oscillator 410. . The second voltage controlled oscillator 410 generates an output signal having a frequency corresponding to the control voltage coming into the input. Through the feedback process, the final output signal is stabilized at a frequency corresponding to a specific division value multiple of the reference frequency, and the entire phase locked loop circuit is stabilized.

특정 분주 값은 데이터 엔코더(402)의 출력 중 Q 데이터가 제2 시그마-델타 변조기(412)를 통과한 값에 의해서 결정된다. 이 때, 제2 다중 분주기(411)는 제2 시그마-델타 변조기(412)의 출력 비트 수에 맞게 주파수 분주 값의 선택 가짓수를 갖는다. 제2 시그마-델타 변조기(412) 역시 제1 시그마-델타 변조기(407)처럼 제2 다중 분주기(411)의 분주 값을 불규칙적으로 선택하여 소수점을 포함하는 원하는 분주 값 N.f가 되도록 하는 역할을 하며, 프랙셔널 스퓨리어스 잡음을 고주파로 변환시킨다. 이와 같이 고주파로 변환된 잡음은 I 부와 마찬가지로 Q 부의 위상 동기 루프의 저주파대역 여과 특성에 의해서 상당 부분 제거된다. 제1 전압 제어 발진기(405)의 출력과 제2 전압 제어 발진기(410)의 출력은 위상 조정기(413)에 의해 90도의 위상차가 나게 된다. 즉, 각각의 위상 동기 루프는 프랙셔널-N 주파수 합성기로서 동작한다. RF신호이면서 서로 90도의 위상차가 나는 제1 전압 제어 발진기(405)와 제2 전압 제어 발진기(410)의 출력은 가산기(414)를 통해 최종 출력으로 합쳐진다.The particular division value is determined by the value that Q data of the output of the data encoder 402 has passed through the second sigma-delta modulator 412. In this case, the second multiple frequency divider 411 has a selectable number of frequency division values according to the number of output bits of the second sigma-delta modulator 412. Like the first sigma-delta modulator 407, the second sigma-delta modulator 412 also serves to randomly select the division value of the second multiple frequency divider 411 so as to have a desired division value Nf including a decimal point. This converts fractional spurious noise to high frequency. The high frequency converted noise is largely eliminated by the low frequency filtration characteristics of the phase-locked loop of the Q part as well as the I part. The output of the first voltage controlled oscillator 405 and the output of the second voltage controlled oscillator 410 are 90 degrees out of phase by the phase adjuster 413. That is, each phase locked loop operates as a fractional-N frequency synthesizer. The outputs of the first voltage controlled oscillator 405 and the second voltage controlled oscillator 410 that are RF signals and have a phase difference of 90 degrees from each other are added to the final output through the adder 414.

한편, 도 4에 도시된 바와 같이, 제1 및 제2 다중 분주기(406, 411)가 위상 조정기(413)의 출력을 입력으로 받도록 회로를 구성하는 것도 가능하다.On the other hand, as shown in Figure 4, it is also possible to configure the circuit such that the first and second multiple divider 406, 411 receives the output of the phase adjuster 413 as an input.

도 5는 본 발명의 다른 실시예에 의한, 두 개의 위상 동기 루프를 사용한 직교 변조 송신기의 구조를 도시한 블록도이다. 도 5에 도시된 직교 변조 송신기는 도 4의 구조에 더하여, I 데이터의 값을 제1 전압 제어 발진기(405)의 입력으로 넣어주기 위해서 이득을 조정해주는 제1 이득 조정기(415) 및 Q 데이터의 값을 제2 전압 제어 발진기(410)의 입력으로 넣어주기 위해서 이득을 조정해주는 제2 이득 조정기(416)를 더 포함한다.5 is a block diagram illustrating a structure of an orthogonal modulation transmitter using two phase locked loops according to another embodiment of the present invention. In addition to the structure of FIG. 4, the quadrature modulated transmitter shown in FIG. 5 includes a first gain adjuster 415 and Q data of which the gain is adjusted to put the value of I data into the input of the first voltage controlled oscillator 405. FIG. A second gain adjuster 416 is further included to adjust the gain to feed the value into the input of the second voltage controlled oscillator 410.

도 5에 있어서 도 4의 구성요소들과 동일한 도면 부호를 사용한 구성요소들은 도 4와 동일 또는 유사한 구성 및 기능을 가지므로, 도 4와 차이가 있는 부분을 제외하고는 그에 관한 설명을 생략한다.In FIG. 5, components having the same reference numerals as the components of FIG. 4 have the same or similar components and functions as those of FIG. 4, and description thereof is omitted except for parts that differ from FIG. 4.

본 실시예에 있어서, 위상 동기 루프의 저주파대역 통과 필터 특성에 의하여 데이터 전송률이 저하되는 것을 보완하기 위해서 제1 전압 제어 발진기(405)는 데이터 엔코더(402)의 출력 중 I 데이터가 제1 이득 조정기(415)를 통해서 이득이 조정된 값을 입력으로 받는다. 또한, 제2 전압 제어 발진기(410)는 데이터 엔코더(402)의 출력 중 Q 데이터가 제2 이득 조정기(416)를 통해서 이득이 조정된 값을 입력으로 받는다.In the present embodiment, in order to compensate for the degradation of the data rate due to the low pass band filter characteristics of the phase locked loop, the first voltage controlled oscillator 405 has a first gain regulator in which I data is output from the data encoder 402. Through 415, the gain-adjusted value is received as an input. In addition, the second voltage controlled oscillator 410 receives a value whose gain is adjusted through the second gain adjuster 416 among the outputs of the data encoder 402.

이하에서는, 위에서 설명한 본 발명의 두 개의 위상 동기 루프를 이용한 직교 변조 송신기의 구조를 참조하여, 본 발명의 직교 변조 송신기의 이점을 종래의 송신기와 대비하여 설명한다.Hereinafter, with reference to the structure of the quadrature modulated transmitter using the two phase-locked loop of the present invention described above, the advantages of the quadrature modulated transmitter of the present invention will be described in comparison with the conventional transmitter.

도 1에 도시된 종래의 혼합기를 사용한 직교 변조 구조는, 두 개의 DAC, 두 개의 앤티앨리어싱 필터, 두 개의 혼합기 등을 포함하여야 하므로, 그 구조가 매우 복잡하다. 합성된 국부 발진기(108)도 간략한 표현을 위해 하나의 블록으로 표시했을 뿐, 그 자체가 하나의 위상 동기 루프를 포함한다. 이에 비해, 도 4의 직교 변조 송신기의 경우, I 부와 Q 부의 위상 동기 루프가 서로 대칭이라는 점에 비추어보면 회로 구성이 매우 간단함을 알 수 있다. 또한, 위상 동기 루프는 데이터의 전송률에 관계없이 전력 소모가 거의 일정한 데 비해, DAC나 필터의 경우는 데이터 전송률이 커지면 전력 소모가 증가한다는 점을 고려해 볼 때, 두 개의 위상 동기 루프를 사용하여 직교 변조 방식을 가능케 한 본 발명이 종래의 혼합기를 사용한 방법에 비해, 복잡도, 전력 소모 면에서 향상되었음을 알 수 있다.The orthogonal modulation structure using the conventional mixer shown in FIG. 1 must include two DACs, two anti-aliasing filters, two mixers, and the like, which is very complicated. The synthesized local oscillator 108 is also represented in one block for simplicity, and itself includes one phase locked loop. In contrast, in the quadrature modulated transmitter of FIG. 4, the circuit configuration is very simple in view of the symmetry of the phase-locked loops of the I part and the Q part. In addition, the phase-locked loop has almost constant power consumption regardless of the data rate, whereas in the case of DAC or filter, the power consumption increases as the data rate increases. It can be seen that the present invention, which enables the modulation scheme, is improved in terms of complexity and power consumption, compared with the conventional method using a mixer.

도 2에 도시된 한 개의 위상 동기 루프를 이용한 개루프 변조 구조의 경우, 루프가 끊어질 때의 안정성 문제로 인하여 가우시안 최소 주파수 천이 방식의 조건을 충족시키지 못했으며, 직교 변조 방식(IQ modulation)과 불연속적인 위상 변조 방식을 지원할 수 없었다. 도 3에 도시된 한 개의 위상 동기 루프를 이용한 폐루프 변조 구조의 경우에는, 개루프 변조 구조와 달리 안정성 문제가 없으므로 가우시안 최소 주파수 천이 방식을 지원할 수 있다. 그러나, 직교 변조 방식과 불연속 적인 위상 변조 방식은 지원할 수 없다.In the case of the open-loop modulation scheme using one phase-locked loop shown in FIG. 2, due to stability problems when the loop is broken, the conditions of the Gaussian minimum frequency shifting scheme are not satisfied. It could not support discontinuous phase modulation. In the case of the closed loop modulation structure using one phase locked loop shown in FIG. 3, unlike the open loop modulation structure, there is no stability problem, and thus, the Gaussian minimum frequency shifting method can be supported. However, orthogonal modulation and discontinuous phase modulation cannot be supported.

이에 비해, 본 발명은, 두 개의 위상 동기 루프를 이용하여 가우시안 최소 주파수 천이 방식을 비롯해, 연속적인 위상 변조 방식은 물론, 직교 변조 방식 및 불연속적인 위상 변조 방식까지 지원할 수 있다. 또한, 직교 변조 방식을 지원할 수 있으므로 한 개의 위상 동기 루프를 사용한 방식보다 주파수 대역 효율 면에서 우수하다.In contrast, the present invention can support not only a Gaussian minimum frequency shift method, but also a continuous phase modulation method, an orthogonal modulation method, and a discontinuous phase modulation method using two phase locked loops. In addition, since the quadrature modulation scheme can be supported, the frequency band efficiency is superior to that of using a single phase locked loop.

이상, 본 발명의 바람직한 실시예에 관하여 구체적으로 설명하였으나, 본 발명의 기술적 범위가 이에 국한되는 것은 아니다. 본 발명의 기술적 범위는 후술하는 특허청구범위에 의하여 결정되며, 본 발명의 기술적 범위 이내에서 상기한 실시예들의 다양한 변형 및 수정이 가능할 것이기 때문이다.As mentioned above, although the preferred embodiment of this invention was described in detail, the technical scope of this invention is not limited to this. The technical scope of the present invention is determined by the claims to be described later, since various modifications and variations of the embodiments described above are possible within the technical scope of the present invention.

이상에서 설명한 바와 같이, 본 발명의 두 개의 위상 동기 루프를 이용한 직교 변조 방식 송신기에 의하면, 데이터 전송률에 관계없이 전력 소모가 일정한 위상 동기 루프를 사용함으로써 높은 데이터 전송률에서도 전력 소모가 일정하다. 따라서, 전송률이 증가함에 따라 DAC와 필터의 전력 소모가 증가하는 혼합기를 사용한 직교 변조 구조에 비해 전력 소모 면에서 우수하다.As described above, according to the orthogonal modulation transmitter using two phase-locked loops of the present invention, power consumption is constant even at a high data rate by using a phase-locked loop whose power consumption is constant regardless of the data rate. Therefore, the power consumption is superior to the quadrature modulation structure using a mixer in which the power consumption of the DAC and the filter increases as the transmission rate increases.

또한, 본 발명은 I 부와 Q 부가 대칭 구조를 가지고 있고, 혼합기, DAC 등이 요구되지 않으므로, 회로 구성이 간단하여 구현이 용이하다.In addition, the present invention has a symmetric structure of the I part and the Q part, and does not require a mixer, a DAC, etc., so that the circuit configuration is simple and easy to implement.

한편, 변조 방식의 유연성 측면에 있어서, 연속적인 위상 변조 방식은 물론 이고, 한 개의 위상 동기 루프를 사용한 개루프 방식과 한 개의 위상 동기 루프를 사용한 폐루프 방식에서는 할 수 없었던 직교 변조 방식과 불연속적인 위상 변조 방식 모두를 지원할 수 있다. 그 결과, 종래의 방식에 비해 변조 방식의 유연성이 크며, 주파수 대역 활용도가 더 높다.On the other hand, in terms of the flexibility of the modulation scheme, not only the continuous phase modulation scheme but also the orthogonal modulation scheme and discontinuity which are not possible in the open loop scheme using one phase-locked loop and the closed loop scheme using one phase-locked loop. Both phase modulation schemes can be supported. As a result, the modulation scheme has greater flexibility and higher frequency band utilization than the conventional scheme.

Claims

In a quadrature modulated transmitter using two phase locked loops,

A data encoder for dividing the input data into an I signal and a Q signal and outputting the separated data;

A reference signal generator for generating a signal having a reference frequency;

A first phase locked loop;

A second phase locked loop; And

An adder for adding the output signal of the first phase locked loop and the output signal of the second phase locked loop and outputting the final output signal;

The first phase locked loop is

A first multiple divider for dividing an output signal of the first phase locked loop to a specific division value determined by the I signal;

A first phase comparator for generating a signal corresponding to a phase difference between the signal having the reference frequency and the signal output from the first multiple frequency divider; And

A first voltage controlled oscillator for receiving a signal generated by the first phase comparator and generating an output signal having a frequency corresponding to the voltage;

A feedback circuit for inputting an output signal of a first phase locked loop generated by the first voltage oscillator to the first multiple divider and returning an output of the first multiple divider to an input of the first phase comparator; ,

The second phase locked loop is

A second multiple divider for dividing an output signal of the second phase locked loop to a specific division value determined by the Q signal;

A second phase comparator for generating a signal corresponding to a phase difference between a signal having the reference frequency and a signal output from the second multiple divider; And

A second voltage controlled oscillator for receiving a signal generated by the second phase comparator and generating an output signal having a frequency corresponding to the voltage;

A feedback circuit for inputting an output signal of a second phase locked loop generated by the second voltage oscillator to the second multiple divider and returning an output of the second multiple divider to an input of the second phase comparator Quadrature modulation transmitter.

The method of claim 1,

A first loop filter filtering the output signal of the first phase comparator and outputting the filtered signal to the first voltage controlled oscillator; And

And a second loop filter for filtering the output signal of the second phase comparator and outputting the filtered signal to the second voltage controlled oscillator.

The method of claim 1,

A first sigma-delta modulator for changing the division value of the first multiple frequency divider;

And a second sigma-delta modulator for varying the division value of the second multiple frequency divider,

The specific division value of the first multiple frequency divider is determined by the value that the I signal has passed through the first sigma-delta modulator,

And a specific division value of the second multiple frequency divider is determined by a value that the Q signal passes through the second sigma-delta modulator.

The method of claim 3,

And the first and second multiple dividers each have a selectable number of frequency division values corresponding to the number of output bits of the first and second sigma-delta modulators.

The method according to claim 3 or 4,

Or at least one of the first and second sigma-delta modulators is a single stage scheme.

The method according to claim 3 or 4,

Or at least one of the first and second sigma-delta modulators is a multi-stage scheme.

The method of claim 1,

And the reference signal generator is a crystal oscillator.

The method of claim 1,

And a phase adjuster for maintaining a phase difference between the output signal of the first phase locked loop and the output signal of the second phase locked loop to 90 degrees.

And an output of the phase adjuster is input to the first and second multiple dividers.

The method of claim 1,

Quadrature modulated transmitter with continuous phase modulation.

The method of claim 1,

Quadrature Modulation Transmitter with Discontinuous Phase Modulation.

The method of claim 1,

A first gain adjuster capable of adjusting a gain of the I signal;

And a second gain adjuster capable of adjusting the gain of the Q signal,

And an output of the first gain regulator is input to the first voltage controlled oscillator, and an output of the second gain regulator is input to the second voltage controlled oscillator.