KR100655569B1 - 피드포워드 심볼 타이밍 에러 추정 방법 - Google Patents

피드포워드 심볼 타이밍 에러 추정 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 피드포워드 심볼 타이밍 에러 추정 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 수신 심볼의 오버 샘플링 후 얻은 데이터와, 송신 심볼이 생성된 과정과 동일한 과정을 거친 프리앰블 데이터의 경판정된 값을 저장한 메모리를 이용하여 곱셈기, 카운터와 나눗셈기를 통과시켜 타이밍 에러 추정값을 얻음으로써, 사이클 슬리핑(sleeping) 및 행업(hang up)을 해소하고 또한 신속/정확하게 타이밍 에러를 추정할 수 있게 하는, 피드포워드 심볼 타이밍 에러 추정 방법 및 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 심볼 타이밍 에러 추정 장치에 적용되는 심볼 타이밍 에러 추정 방법에 있어서, 소정의 길이(L)인 프리앰블 비트의 천이 개수(
Figure 112000027057915-pat00001
), 오버샘플링 팩터(N), 및 상기 프리앰블 비트의 경판정된 값을 저장 수단에 저장하는 제 1 단계; 수신 신호에 대한 오버샘플링된 수신 데이터와 상기 저장 수단에 저장되어 있는 상기 경판정된 값을 이용하여 상기 수신신호의 채널에 의한 지연 발생수(
Figure 112000027057915-pat00002
)를 산출하는 제 2 단계; 및 상기 산출된 수신신호의 채널에 의한 지연 발생수(
Figure 112000027057915-pat00003
)를, 상기 저장 수단에 저장되어 있는 프리앰블 비트의 천이 개수(
Figure 112000027057915-pat00004
)와 오버샘플링 팩터(N)의 곱으로 나누어서 심볼 타이밍 에러 추정값을 산출하는 제 3 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 수신기에서의 심볼 타이밍 에러 추정 등에 이용됨.
수신기, 피드포워드 타이밍 에러 추정기, 심볼, 타이밍 에러 추정, 경판정.

Description

피드포워드 심볼 타이밍 에러 추정 방법{Method for feedforward symbol timing error estimation}
도 1 은 본 발명이 적용되는 수신기의 일실시예 구성도.
도 2 는 본 발명에 따른 피드포워드 심볼 타이밍 에러 추정 방법에 대한 일실시예 설명도.
도 3 은 본 발명에 적용되는 N이 4일 때 메모리
Figure 112000027057915-pat00005
의 저장값에 대한 설명도.
도 4 는 본 발명에 따른 타이밍 에러 추정기의 오버샘플링 팩터에 따른 검출 에러 편차(DEV)값의 비교에 대한 설명도.
도 5 는 본 발명에 따른 타이밍 에러 추정기와 다양한 보간 필터를 적용한 시스템의 BER 성능에 대한 설명도.
*도면의 주요 부분에 대한 부호의 설명
104: 정합 필터 106: A/D변환기
108: 심볼 타이밍 복구부 110: 시간지연기
112: 다운 샘플기 114: 보간 필터
116: 타이밍 에러 추정기 118: 메모리
120: 결정기 122: 프리앰블 검출기
200: 직렬/병렬 데이터 변환기 202: 곱셈기
204: 카운터 206: 나눗셈기
본 발명은 피드포워드 심볼 타이밍 에러 추정 방법에 관한 것으로서, 특히 수신 심볼의 오버 샘플링 후 얻은 데이터와 송신 심볼이 생성된 과정과 동일한 과정을 거친 프리앰블 데이터의 경판정된 값을 저장한 메모리를 이용하여 곱셈기, 카운터와 나눗셈기를 통과시켜 심볼 타이밍 에러 추정값을 얻음으로써, 사이클 슬리핑 및 행업을 해소하고 또한 신속/정확하게 타이밍 에러를 추정할 수 있게 하는 피드포워드 심볼 타이밍 에러 추정 방법 및 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 관한 것이다.
통신 시스템에서 채널상의 지연을 보상하기 위한 심볼 타이밍 동기는 필수적이며, 정확한 타이밍의 추정이 요구된다. 상기의 심볼 타이밍 동기 방식에는 종래의 아날로그 피드백 방식이 있는데, 이는 포착 시간이 비교적 길고 사이클 슬리핑이나 행업이 발생한다는 문제점이 있었다.
상기와 같은 문제점을 해결할 수 있는 방식이 피드포워드 방식인데, 종래의 피드포워드 방식으로는 SQR(square-law), ABS(absolute-value), 및 ML 방식 등 여러 기법이 있으나, 모두가 구조가 복잡하고,
Figure 112000027057915-pat00006
등의 복잡한 수학적 계산이 요구되어 구현에 어려움이 있다는 문제점이 있었다.
상기한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 수신 심볼의 오버 샘플링 후 얻은 데이터와 송신 심볼이 생성된 과정과 동일한 과정을 거친 프리앰블 데이터의 경판정된 값을 저장한 메모리를 이용하여 곱셈기, 카운터와 나눗셈기를 통과시켜 타이밍 에러 추정값을 얻을 수 있게 하는 피드포워드 심볼 타이밍 에러 추정 방법 및 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 심볼 타이밍 에러 추정 장치에 적용되는 심볼 타이밍 에러 추정 방법에 있어서, 소정의 길이(L)인 프리앰블 비트의 천이 개수(
Figure 112000027057915-pat00007
), 오버샘플링 팩터(N), 및 상기 프리앰블 비트의 경판정된 값을 저장 수단에 저장하는 제 1 단계; 수신 신호에 대한 오버샘플링된 수신 데이터와 상기 저장 수단에 저장되어 있는 상기 경판정된 값을 이용하여 상기 수신신호의 채널에 의한 지연 발생수(
Figure 112000027057915-pat00008
)를 산출하는 제 2 단계; 및 상기 산출된 수신신호의 채널에 의한 지연 발생수(
Figure 112000027057915-pat00009
)를, 상기 저장 수단에 저장되어 있는 프리앰블 비트의 천이 개수(
Figure 112000027057915-pat00010
)와 오버샘플링 팩터(N)의 곱으로 나누어서 심볼 타이밍 에러 추정값을 산출하는 제 3 단계를 포함한다.
한편, 본 발명은, 심볼 타이밍 에러 추정값을 산출하기 위하여, 프로세서를 구비한 심볼 타이밍 추정 시스템에, 소정의 길이(L)인 프리앰블 비트의 천이 개수(
Figure 112000027057915-pat00011
), 오버샘플링 팩터(N), 및 상기 프리앰블 비트의 경판정된 값을 저장 수단에 저장하는 제 1 기능; 수신 신호에 대한 오버샘플링된 수신 데이터와 상기 저장 수단에 저장되어 있는 상기 경판정된 값을 이용하여 상기 수신신호의 채널에 의한 지연 발생수(
Figure 112000027057915-pat00012
)를 산출하는 제 2 기능; 및 상기 산출된 수신신호의 채널에 의한 지연 발생수(
Figure 112000027057915-pat00013
)를, 상기 저장 수단에 저장되어 있는 프리앰블 비트의 천이 개수(
Figure 112000027057915-pat00014
)와 오버샘플링 팩터(N)의 곱으로 나누어서 심볼 타이밍 에러 추정값을 산출하는 제 3 기능을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1 은 본 발명이 적용되는 수신기의 일실시예 구성도이다.
송신기로부터 송신된 데이터가 전송과정에서 시간지연(τ)되고(100) AWGN이 부가되어(102) 수신기에 수신되었고, 이때의 수신신호를 r(t)(정확하게는 rI(t) rQ(t))라 하자.
수신 신호r(t)는 정합 필터(MF; Matched Filter)(104)를 통과하여 정합된 아날로그 신호 y(t)(정확하게는 yI(t) yQ(t))를 생성하고, A/D 변환기(106)에 의하여 디지털 신호로 변환된다.
A/D 변환기(106)를 통과하면서 고정 샘플링 클럭 N/T에 의해 오버 샘플링된 신호 y(nT/N)(정확하게는 yI(nT/N) yQ(nT/N))가 생성된다.
오버 샘플링된 신호 y(nT/N)는 시간 지연기(110)에서 타이밍 에러 추정 구간 L x T만큼 지연된 후, 다운 샘플기(112)에서 보간 필터(114)의 차수(여기서는 4로 설정하였음)에 해당하는 샘플 수를 만족시키도록 다운샘플링되어 보간 필터(114)로 입력된다.
또한, A/D 변환기(106)에 의해 오버샘플링된 신호 y(nT/N)는 동시에 본 발명의 타이밍 에러 추정 방법이 구현된 제안된 타이밍 에러 추정기(116)에 입력되어, 프리앰블을 이용한 타이밍 에러 추정 구간 L x T만큼의 오버 샘플링 값들을 타이밍 에러 추정 알고리듬에 사용한다.
결정기(120)는 보간 필터(114)의 출력값이 "0"보다 크면 "1", "0"보다 작으면 "-1", "0"이면, "0"으로 결정하고, 프리앰블 검출기(122)는 프리앰블을 검출한다.
도 2 는 본 발명에 따른 피드포워드 심볼 타이밍 에러 추정 방법에 대한 일실시예 흐름도이다.
본 발명은, 수신 심볼의 오버 샘플링 후 얻은 데이터와 송신 심볼이 생성된 과정과 동일한 과정을 거친 프리앰블 데이터의 경판정된 값을 저장한 메모리를 이용하여 곱셈기, 카운터와 나눗셈기를 통과시켜 타이밍 에러 추정값을 얻는 포드피워드 타이밍 에러 추정 방법에 관한 것이다.
직렬/병렬 데이터 변환기(200)에 의하여 병렬로 변환된, L x T구간 만큼의 오버샘플링된 I, Q 채널의 수신 데이터값들을 각각
Figure 112000027057915-pat00015
,
Figure 112000027057915-pat00016
이라고 하면, 다음의 (수학식 1)과 같이 된다.
Figure 112000027057915-pat00017
Figure 112000027057915-pat00018

여기서, v(nT/N)은 샘플링된 가우시안 잡음, N은 오버샘플링 팩터(즉, 심볼 당 샘플 수 Ms), 및
Figure 112000027057915-pat00019
는 채널에 의해 가해진 임의의 지연시간을 의미하고, L x T 은 각 버스트(프레임) 내에서 타이밍 에러 추정값을 계산하기 위한 오버샘플링 데이터의 총 개수를 나타낸다.
한편, 타이밍 동기를 위한 피드포워드 타이밍 에러 추정기의 메모리에 저장된 값들의 집합을
Figure 112000027057915-pat00020
,
Figure 112000027057915-pat00021
이라고 하면 다음의 (수학식 2)와 같이 나타낼 수 있다.
Figure 112000027057915-pat00022
Figure 112000027057915-pat00023

여기서, 함수 sgn(x)는 x가 0보다 크면 1을, x가 0보다 작으면 -1을, x가 0이면 0을 나타내는 함수이고
Figure 112000027057915-pat00024
은 길이 L인 I 채널의 프리앰블 비트가 임펄스 응답 g(t)를 가진 필터에 의해 펄스 성형된 후의 경판정된 I 채널의 샘플링 값들을 나타내고
Figure 112000027057915-pat00025
은 동일한 과정을 거친 Q 채널의 샘플링 값들을 나타낸다. 즉,
Figure 112000027057915-pat00026
,
Figure 112000027057915-pat00027
은 송신신호의 전송과정 중에 시간지연이나 부가되는 가우스 잡음이 없다고 가정 할 때, 그 수신 신호에 대하여 오버 샘플링된 데이터 행렬을 나타낸다.
그리고 N은 오버샘플링 팩터(즉 심볼 당 샘플 수 Ms), T는 심볼의 주기를 나타낸다.
상기의
Figure 112000027057915-pat00028
,
Figure 112000027057915-pat00029
과
Figure 112000027057915-pat00030
,
Figure 112000027057915-pat00031
을 다음의 (수학식 3)과 같이 행렬 형태로 나타낼 수 있다.
Figure 112000027057915-pat00032
Figure 112000027057915-pat00033
Figure 112000027057915-pat00034
Figure 112000027057915-pat00035

이하, 오버샘플링 기법과 경판정값이 저장된 메모리를 이용한 피드포워드 타이밍 에러 추정 방법을 구체적으로 설명하면, 다음과 같다.
먼저, 길이 L인 프리앰블 비트의 천이(1->0 또는 0->1) 개수
Figure 112000027057915-pat00036
, 오버샘플링 팩터 N, 및 상기 (수학식 2)의
Figure 112000027057915-pat00037
을 수신기의 메모리에 저장한다.
곱셈기(202)에서, 수신 신호에 대한 상기 (수학식 1)의 오버 샘플링 데이터
Figure 112000027057915-pat00038
의 행렬
Figure 112000027057915-pat00039
의 항들(수학식 3 참조)과 수신기에 저장된
Figure 112000027057915-pat00040
의 행렬인
Figure 112000027057915-pat00041
의 항들(수학식 3 참조)을 다음의 (수학식 4)와 같이 곱하여
Figure 112000027057915-pat00042
를 계산한다. 즉, 오버샘플링된 수신 데이터행렬에 대한 전치 행렬과 상기 경판정된 값에 대한 행렬을 곱하여
Figure 112000027057915-pat00043
를 계산한다. 여기서
Figure 112000027057915-pat00044
는 각각
Figure 112000027057915-pat00045
의 전치행렬을 나타낸다.
Figure 112000027057915-pat00046
Figure 112000027057915-pat00047

이후, 카운터(204)에서는
Figure 112000027057915-pat00048
항들 중에서 음의 값을 가지는 항들을 카운팅하여 각각
Figure 112000027057915-pat00049
값을 획득한 후 이를 합하여
Figure 112000027057915-pat00050
( 즉,
Figure 112000027057915-pat00051
=
Figure 112000027057915-pat00052
)를 구한다. 즉, 상기 (수학식 4)와 같은 행렬 곱으로부터 생성된 행렬(
Figure 112000027057915-pat00053
)에서 음수의 값을 갖는 구성 요소의 개수(
Figure 112000027057915-pat00054
)를 산출한다.
여기서, 음의 값은 수신 신호가 채널에 의해 지연이 발생하였음을 의미한다. 따라서,
Figure 112000027057915-pat00055
은 수신신호의 채널에 의한 지연 발생수를 나타낸다.
마지막으로 나눗셈기(206)에서 다음의 (수학식 5)와 같이 계산하여 지연시간
Figure 112000027057915-pat00056
에서 추정값
Figure 112000027057915-pat00057
을 구한다.
Figure 112000027057915-pat00058
도 3 은 본 발명에 적용되는 N이 4일 때 메모리
Figure 112000027057915-pat00059
의 저장값에 대한 설명 도이다.
도면에서는 N이 4일 때의 I 채널 메모리 값
Figure 112000027057915-pat00060
이 어떤 방식으로 정해지는지를 나타낸다. 즉, I 채널 프리앰블의 오버샘플링된 값을 경판정하여 메모리에 저장한다.
한편,
Figure 112000027057915-pat00061
도 상기와 같은 방법으로 정할 수 있다.
도 4 는 본 발명에 따른 타이밍 에러 추정기의 오버샘플링 팩터에 따른 검출 에러 편차(DEV)값의 비교에 대한 설명도이다.
본 발명을 구현한 타이밍 에러 추정기를, 도 1 에 도시된 바와 같이, 수신기에 적용하여 타이밍 에러 추정 성능을 오버샘플링 팩터를 변화시키면서 100 심볼 프리앰블의 길이에 대하여 기존의 방법들과 DEV 값을 비교한 결과를 나타낸다.
도면에 도시된 바와 같이, Ms(=N)가 16이고 SNR이 작을 때(평균적으로 SNR< 8dB), 기존의 타이밍 에러 추정 방법들보다 성능이 우수함을 알 수 있다.
본 발명의 가장 큰 특징은 검출 에러 편차값(DEV: Detection Error Variance)가 SNR에 덜 민감하다는 것이다.
즉, 오버샘플링 팩터가 증가할수록 하위 바운드(Lower Bound)인 MCRB (Modified Cramer-Rao Bound)에 거의 근접함을 알 수 있고, 특히 Ms가 40이상이 되면 SNR이 15dB보다 작을 때 하위 바운드 아래로까지 성능이 증가함을 알 수 있다.
오버샘플링 팩터가 증가할수록 A/D 변환기의 정교함이 요구되므로 서로 트레이드 오프(Trade-off) 관계에 있다. 따라서 오버샘플링 팩터의 설정이 중요한 요소이다.
도 5 는 본 발명에 따른 타이밍 에러 추정기와 다양한 보간 필터를 적용한 시스템의 BER 성능에 대한 설명도로서, 전체 송수신 시스템의 컴퓨터 모의실험 결과를 나타낸다.
디지털 모뎀에 필수적인 보간 필터(선형, 큐빅, 파라볼릭 보간 필터 등)를 타이밍 보정기로 적용하였으며, Ms를 16으로 설정하고 성능을 검증하였다.
모의 실험 결과, 오버샘플링 팩터가 16일 때, 채널상의 타이밍 에러를 오차없이 정확하게 보상하여 이상적인 경우의 BER 성능과 거의 차이가 없음(BER =
Figure 112000027057915-pat00062
에서 약 0.2dB 정도의 성능 열화)을 볼 수 있다.
선형 보간 필터가 구조상 가장 간단하므로, 본 발명에 해당하는 타이밍 에러 추정 방법을 구현한 타이밍 에러 추정기와 선형 보간 필터의 결합으로 효과적인 디지털 동기 회로를 구성할 수 있다.
상술한 바와 같은 본 발명의 방법은 프로그램으로 구현되어 컴퓨터로 읽을 수 있는 형태로 기록매체(씨디롬, 램, 롬, 플로피 디스크, 하드 디스크, 광자기 디스크 등)에 저장될 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상기한 바와 같은 본 발명은, 여러 피드포워드 방식의 복잡한 수학적 연산을 배제한 새로운 피드포워드 기법을 이용하여 정확한 타이밍 에러 추정이 가능한 디지털 동기 회로를 구현할 수 있게 하는 효과가 있다.
또한, 본 발명은 적절한 오버샘플링 팩터와 프리앰블의 길이를 설정하여 타이밍 에러 추정기의 구현에 도움을 줄 수 있는 효과가 있다.
또한, 본 발명은 종래의 아날로그 피드백 동기 시스템의 단점인 사이클 슬리핑이나 행업과 같은 현상을 해소하고, 또한 종래의 피드포워드 타이밍 에러 추정기의 복잡한 수학적 계산을 없애고 곱셈기, 카운터, 나눗셈기로 용이하게 구현 가능하며, 디지털로 구현 가능하여 빠른 포착 능력과 높은 정확도를 갖게 하는 효과가 있다.

Claims (5)

  1. 심볼 타이밍 에러 추정 장치에 적용되는 심볼 타이밍 에러 추정 방법에 있어서,
    소정의 길이(L)인 프리앰블 비트의 천이 개수(
    Figure 112000027057915-pat00063
    ), 오버샘플링 팩터(N), 및 상기 프리앰블 비트의 경판정된 값을 저장 수단에 저장하는 제 1 단계;
    수신 신호에 대한 오버샘플링된 수신 데이터와 상기 저장 수단에 저장되어 있는 상기 경판정된 값을 이용하여 상기 수신신호의 채널에 의한 지연 발생수(
    Figure 112000027057915-pat00064
    )를 산출하는 제 2 단계; 및
    상기 산출된 수신신호의 채널에 의한 지연 발생수(
    Figure 112000027057915-pat00065
    )를, 상기 저장 수단에 저장되어 있는 프리앰블 비트의 천이 개수(
    Figure 112000027057915-pat00066
    )와 오버샘플링 팩터(N)의 곱으로 나누어서 심볼 타이밍 에러 추정값을 산출하는 제 3 단계
    을 포함하는 피드포워드 심볼 타이밍 에러 추정 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계의 프리앰블 비트의 경판정된 값은,
    소정의 채널의 프리앰블 비트가 임펄스 응답을 가진 필터에 의해 펄스 성형된 후 경판정된 상기 채널의 샘플링 값으로 이루어지는 것을 특징으로 하는 피드포 워드 심볼 타이밍 에러 추정 방법.
  3. 제 1 항에 있어서,
    상기 제 2 단계의 수신신호의 채널에 의한 지연 발생수(
    Figure 112000027057915-pat00067
    ) 산출 과정은,
    상기 오버샘플링된 수신 데이터에 대한 전치 행렬과 상기 경판정된 값에 대한 행렬을 곱한 후, 상기 행렬 곱으로부터 생성된 행렬에서 음수의 값을 갖는 구성 요소의 개수(
    Figure 112000027057915-pat00068
    )를 산출하는 것을 특징으로 하는 피드포워드 심볼 타이밍 에러 추정 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 3 단계의 심볼 타이밍 에러 추정값 산출 과정은,
    하기 (수학식 1)과 같이, 상기 산출된 수신신호의 채널에 의한 지연 발생수(
    Figure 112000027057915-pat00069
    )를, 상기 저장 수단에 저장되어 있는 프리앰블 비트의 천이 개수(
    Figure 112000027057915-pat00070
    ), 오버샘플링 팩터(N), 및 2 의 곱으로 나누어서 타이밍 에러 추정값을 산출하는 것을 특징으로 하는 피드포워드 심볼 타이밍 에러 추정 방법.
    [수학식 1]
    Figure 112000027057915-pat00071
  5. 심볼 타이밍 에러 추정값을 산출하기 위하여, 프로세서를 구비한 심볼 타이밍 추정 시스템에,
    소정의 길이(L)인 프리앰블 비트의 천이 개수(
    Figure 112000027057915-pat00072
    ), 오버샘플링 팩터(N), 및 상기 프리앰블 비트의 경판정된 값을 저장 수단에 저장하는 제 1 기능;
    수신 신호에 대한 오버샘플링된 수신 데이터와 상기 저장 수단에 저장되어 있는 상기 경판정된 값을 이용하여 상기 수신신호의 채널에 의한 지연 발생수(
    Figure 112000027057915-pat00073
    )를 산출하는 제 2 기능; 및
    상기 산출된 수신신호의 채널에 의한 지연 발생수(
    Figure 112000027057915-pat00074
    )를, 상기 저장 수단에 저장되어 있는 프리앰블 비트의 천이 개수(
    Figure 112000027057915-pat00075
    )와 오버샘플링 팩터(N)의 곱으로 나누어서 심볼 타이밍 에러 추정값을 산출하는 제 3 기능
    을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
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