KR100654067B1 - Semiconductor memory cell structure - Google Patents

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KR100654067B1
KR100654067B1 KR1020050097973A KR20050097973A KR100654067B1 KR 100654067 B1 KR100654067 B1 KR 100654067B1 KR 1020050097973 A KR1020050097973 A KR 1020050097973A KR 20050097973 A KR20050097973 A KR 20050097973A KR 100654067 B1 KR100654067 B1 KR 100654067B1
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백경윤
고용선
김학
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삼성전자주식회사
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Abstract

A semiconductor memory cell structure is provided to use a cell structure of 6F^2 in a latest semiconductor device requiring high integration by forming active regions that are repeatedly disposed in the row direction of a major axis and have center axes crossing each other in the column direction of a minor axis. Active regions(300) are repeatedly disposed in the row direction of a major axis and have their center axes crossing each other in the column direction of a minor axis. A first region connected to a contact pad(302) for a lower electrode(310) is formed at both sides of the active region. A second region connected to a contact pad(304) for a bit line(308) is formed in the center part of the active region. A part of the contact pad for the bit line is connected to the second region of the active region, and the rest of the contact pad for the bit line is disposed in a third region not overlapping the active region. The bit line is connected to the contact pad for the bit line disposed in the third region, not overlapping the active region. The third region is positioned between row directions of the major axis.

Description

반도체 메모리 셀 구조{semiconductor memory cell structure}Semiconductor memory cell structure

도 1은 종래의 8F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.1 is a schematic plan view illustrating a semiconductor memory cell structure including a unit cell of a conventional 8F 2 structure.

도 2는 종래의 6F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.2 is a schematic plan view illustrating a semiconductor memory cell structure including a conventional unit cell having a 6F 2 structure.

도 3은 본 발명의 일 실시예에 따른 6F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.3 is a schematic plan view illustrating a semiconductor memory cell structure including a unit cell having a 6F 2 structure according to an embodiment of the present invention.

도 4는 도 3의 Ⅳ-Ⅳ 선을 자른 단면도이다.4 is a cross-sectional view taken along the line IV-IV of FIG. 3.

도 5 내지 도 16은 도 3의 반도체 메모리 셀 구조를 제조하는 방법을 설명하기 위한 개략적인 평면도들이다.5 through 16 are schematic plan views illustrating a method of manufacturing the semiconductor memory cell structure of FIG. 3.

도 17 및 도 18 각각은 종래의 방법을 적용하여 도 3의 반도체 메모리 셀 구조를 제조할 때 발생하는 문제점을 설명하기 위한 개략적인 평면도이다.17 and 18 are schematic plan views illustrating a problem occurring when the semiconductor memory cell structure of FIG. 3 is manufactured by applying a conventional method.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

300 : 액티브 영역 302 : 하부 전극용 콘택 패드300: active region 302: contact pad for lower electrode

304 : 비트 라인용 콘택 패드 306 : 게이트 패턴304: contact pad for bit line 306: gate pattern

308 : 비트 라인 310 : 하부 전극308: bit line 310: lower electrode

400 : 단위 셀400: unit cell

본 발명은 반도체 메모리 셀 구조에 관한 것으로서, 보다 상세하게는 6F2 구조의 단위 셀로 이루어지는 반도체 메모리 셀 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory cell structure, and more particularly, to a semiconductor memory cell structure composed of unit cells having a 6F 2 structure.

최근, 반도체 메모리 소자의 경우에는 고집적화에 따른 디자인-룰(design rule)의 미세화로 인하여 단위 셀의 크기가 계속적으로 감소하고 있는 추세에 있다. 특히, 상기 반도체 메모리 소자 중에서 디램 소자는 그 단위 셀의 구조가 8F2 구조에서 6F2 구조로 더욱 미세화되어 가고 있다. 그러나, 상기 단위 셀의 구조가 6F2 구조인 경우에는 8F2 구조에 비해 공정 적용이 다소 불리한 점이 있다.Recently, in the case of semiconductor memory devices, the size of a unit cell is continuously decreasing due to the miniaturization of a design rule due to high integration. In particular, the DRAM device of the semiconductor memory device has been further miniaturized from 8F 2 structure to 6F 2 structure. However, when the structure of the unit cell is a 6F 2 structure, the process application is somewhat disadvantageous compared to the 8F 2 structure.

도 1은 종래의 8F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.1 is a schematic plan view illustrating a semiconductor memory cell structure including a unit cell of a conventional 8F 2 structure.

도 1을 참조하면, 그 양측부에는 하부 전극용 콘택 패드(12)와 연결되는 제1 영역과 그 중심부에는 비트 라인용 콘택 패드(14)와 연결되는 제2 영역을 갖는 액티브 영역(10)이 있다. 상기 액티브 영역(10)은 장축과 단축을 가지는 타원의 바 형태로 구비되고, 장축은 5개의 F에 해당하는 길이를 갖고, 단축은 1개의 F에 해당 하는 길이를 갖는 것이 일반적이다. 또한, 상기 8F2 구조의 단위 셀(20)을 포함할 경우 상기 액티브 영역(10)은 장축의 행방향으로는 반복적으로 배치되고, 단축의 열방향으로는 하나 건너서 하나가 그 중심축이 동일하도록 배치된다.Referring to FIG. 1, an active region 10 having a first region connected to a contact pad 12 for lower electrodes and a second region connected to a bit line contact pad 14 at a central portion thereof is formed at both sides thereof. have. The active region 10 is provided in the form of an ellipse bar having a long axis and a short axis, and the long axis has a length corresponding to five F, and the short axis has a length corresponding to one F. In addition, when the unit cell 20 having the 8F 2 structure is included, the active region 10 is repeatedly arranged in the row direction of the major axis, and the central axis is the same in one row across the minor axis direction. Is placed.

그리고, 상기 제1 영역 상에는 상기 제1 영역과 연결되는 하부 전극용 콘택 패드(12)가 배치되고, 상기 제2 영역 상에는 상기 제2 영역과 연결되는 비트 라인용 콘택 패드(14)가 배치된다. 특히, 상기 비트 라인용 콘택 패드(14)는 그 일부는 상기 제2 영역과 연결되면서 나머지는 상기 행방향의 액티브 영역(10) 사이인 제3 영역에 배치된다. 이때, 상기 제3 영역인 상기 행방향의 액티브 영역(10) 사이는 필드 영역에 해당하는 것으로서, 1개의 F에 해당하는 길이를 갖는 것이 일반적이다.In addition, a contact pad 12 for lower electrodes connected to the first region is disposed on the first region, and a contact pad 14 for bit line connected to the second region is disposed on the second region. In particular, the bit line contact pad 14 is disposed in a third region, a part of which is connected to the second region and the other, between the active regions 10 in the row direction. In this case, between the active regions 10 in the row direction, which is the third region, corresponds to a field region, and generally has a length corresponding to one F.

또한, 상기 제1 영역과 제2 영역 사이의 액티브 영역(10) 즉, 상기 하부 전극용 콘택 패드(12)와 상기 비트 라인용 콘택 패드(14)가 배치되는 사이에는 워드 라인인 게이트 패턴(16)이 배치된다. 이때, 상기 게이트 패턴(16)은 상기 액티브 영역(10)의 단축의 열방향으로 배치된다.In addition, the gate pattern 16 which is a word line between the active region 10 between the first region and the second region, that is, the lower electrode contact pad 12 and the bit line contact pad 14 is disposed. ) Is placed. In this case, the gate pattern 16 is disposed in the column direction of the short axis of the active region 10.

아울러, 상기 액티브 영역(10)의 장축의 행방향 사이인 상기 제3 영역에는 비트 라인(18)이 배치된다. 따라서, 상기 비트 라인(18)은 상기 제3 영역에 배치되는 상기 비트 라인용 콘택 패드(14)의 나머지와 연결된다.In addition, a bit line 18 is disposed in the third region between the row directions of the long axis of the active region 10. Accordingly, the bit line 18 is connected to the rest of the bit line contact pad 14 disposed in the third region.

언급한 상기 8F2의 메모리 셀의 구조에서, 단위 셀(20)은 하나의 하부 전극을 기준한다. 그러므로, 상기 단위 셀(20)은, 도 1에 도시된 바와 같이, 상기 하부 전극과 연결되는 상기 하부 전극용 콘택 패드(12)를 중심으로 4F＊2F이기 때문에 8F2이다.In the structure of the above-mentioned 8F 2 memory cell, the unit cell 20 refers to one lower electrode. Therefore, as shown in FIG. 1, the unit cell 20 is 8F 2 because the unit cell 20 is 4F * 2F around the lower electrode contact pad 12 connected to the lower electrode.

도 2는 종래의 6F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.2 is a schematic plan view illustrating a semiconductor memory cell structure including a conventional unit cell having a 6F 2 structure.

도 2를 참조하면, 6F2 구조의 경우에도 8F2 구조와 마찬가지로 그 양측부에는 하부 전극용 콘택 패드(32)와 연결되는 제1 영역과 그 중심부에는 비트 라인용 콘택 패드(34)와 연결되는 제2 영역을 갖는 액티브 영역(30)이 있다. 상기 액티브 영역(30)은 장축과 단축을 가지는 타원의 바 형태로 구비되고, 장축은 5개의 F에 해당하는 길이를 갖고, 단축은 1개의 F에 해당하는 길이를 갖는다. 그러나, 8F2 구조와는 달리 6F2 구조의 경우에는 상기 액티브 영역(30)이 장축의 행방향으로 직선 형태로 배치되는 것이 아니라 행방향과 열방향을 동시에 가지는 사선 형태로 배치된다. 즉, 상기 제2 영역을 중심으로 양측부의 제1 영역이 동일한 행방향에 배치되는 것이 아니라 서로 다른 행방향에 배치되는 것이다.Referring to FIG. 2, in the case of the 6F 2 structure, similarly to the 8F 2 structure, the first region connected to the contact pad 32 for the lower electrode and the center contact portion 34 for the bit line are connected to the center of the first electrode. There is an active region 30 having a second region. The active region 30 is provided in the form of an ellipse bar having a long axis and a short axis, and the long axis has a length corresponding to five Fs, and the short axis has a length corresponding to one F. However, unlike the 8F 2 structure, in the case of the 6F 2 structure, the active region 30 is not disposed in a straight line in the row direction of the major axis, but in an oblique shape having both the row direction and the column direction. That is, the first regions of both sides of the second region are not disposed in the same row direction but are disposed in different row directions.

언급한 액티브 영역(30)의 배치를 제외하고는 6F2 구조의 경우에도 상기 제1 영역과 연결되는 하부 전극용 콘택 패드(32)가 배치되고, 상기 제2 영역 상에는 상기 제2 영역과 연결되는 비트 라인용 콘택 패드(34)가 배치된다. 다만, 상기 비트 라인용 콘택 패드(34)는 상기 제2 영역 상부에만 한정되게 배치된다. 그러므로, 상 기 6F2 구조는 공간 활용도가 8F2 구조에 비해 유리하다.Except for the arrangement of the active region 30 mentioned above, in the case of the 6F 2 structure, a contact pad 32 for lower electrodes connected to the first region is disposed and is connected to the second region on the second region. A bit line contact pad 34 is disposed. However, the bit line contact pad 34 is disposed only above the second region. Therefore, the 6F 2 structure is advantageous in terms of space utilization compared to the 8F 2 structure.

또한, 상기 제1 영역과 제2 영역 사이의 액티브 영역(30)에는 워드 라인인 게이트 패턴(36)이 배치된다. 이때, 상기 게이트 패턴(36)은 열방향으로 배치된다. 아울러, 상기 비트 라인용 콘택 패드(34)가 위치하는 행방향으로는 상기 비트 라인용 콘택 패드(34)와 연결되는 비트 라인(38)이 배치된다.In addition, a gate pattern 36 that is a word line is disposed in the active region 30 between the first region and the second region. In this case, the gate pattern 36 is disposed in the column direction. In addition, a bit line 38 connected to the bit line contact pad 34 is disposed in a row direction in which the bit line contact pad 34 is located.

언급한 상기 6F2의 메모리 셀의 구조에서도 단위 셀(20)은 하나의 하부 전극을 기준한다. 그러므로, 상기 단위 셀(20)은, 도 2에 도시된 바와 같이, 상기 하부 전극과 연결되는 상기 하부 전극용 콘택 패드(32)를 중심으로 3F＊2F이기 때문에 6F2이다.In the aforementioned structure of the memory cell of 6F 2 , the unit cell 20 refers to one lower electrode. Therefore, as shown in FIG. 2, the unit cell 20 is 6F 2 because the unit cell 20 is 3F * 2F around the lower electrode contact pad 32 connected to the lower electrode.

여기서, 6F2 구조의 경우에는 8F2 구조에 비해 공간 활용도가 유리하기 때문에 고집적화 측면에서 보다 유리하다. 그러나, 6F2 구조는 8F2 구조에 비해 제조 공정 관점에서 보다 불리하다. 그 이유는, 상기 6F2 구조에서는 상기 액티브 영역(30)이 사선 형태를 갖기 때문이다. 이와 같이, 상기 액티브 영역(30)이 사선 형태를 가질 경우에는 포토리소그라피 공정의 수행이 매우 힘들다. 예를 들면, 상기 사선 형태를 갖는 액티브 영역(30)을 형성하기 위한 포토리소그라피 공정에서는 일반적인 조명계가 아닌 사선 형태의 배열에 적합한 비대칭형 조명계를 사용해야 하고, 여러개의 세그먼트(segment)들로 하나의 액티브 영역(30)을 형성해야 한다. 따라 서, 언급한 비대칭형 조명계를 사용할 경우에는 셀 영역이 아닌 페리 영역에서의 OPC(optical proximity correction)가 잘 맞지 않는 현상이 발생하고, 여러개의 세그먼트들로 하나의 액티브 영역(30)을 형성함으로써 필드 영역에서의 균일도의 저하가 빈번하게 발생한다.Here, the 6F 2 structure is more advantageous in terms of high integration because the space utilization is advantageous compared to the 8F 2 structure. However, the 6F 2 structure is more disadvantageous in terms of manufacturing process than the 8F 2 structure. This is because the active region 30 has an oblique form in the 6F 2 structure. As such, when the active region 30 has an oblique shape, it is very difficult to perform the photolithography process. For example, in the photolithography process for forming the active region 30 having the diagonal shape, an asymmetric illumination system suitable for the diagonal arrangement rather than the general illumination system should be used, and one active part may be divided into several segments. Area 30 must be formed. Therefore, when using the asymmetric illumination system mentioned above, an optical proximity correction (OPC) in the ferry region rather than the cell region is not well formed, and by forming one active region 30 by several segments Deterioration of the uniformity in the field region frequently occurs.

이와 같이, 공간 활용적인 관점에서는 6F2 구조가 8F2 구조에 비해 유리함에도 불구하고 언급한 제조 공정 관점에서 불리하기 때문에 반도체 메모리 셀 구조의 적용에 적극적이지 못하다.Thus, in the use of space point of view, because it disadvantageous from a manufacturing process point of view though the less than 6F 2-mentioned glass structure is the structure 8F 2 mothada not positively applied to the semiconductor memory cell structure.

본 발명의 목적은 제조 공정 측면에서 보다 유리한 직선 형태의 액티브 영역을 포함하는 6F2의 반도체 메모리 셀 구조를 제공하는데 있다.It is an object of the present invention to provide a 6F 2 semiconductor memory cell structure that includes a linear active region that is more advantageous in terms of manufacturing processes.

상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 메모리 셀 구조는 다음과 같다.A semiconductor memory cell structure according to a preferred embodiment of the present invention for achieving the above object is as follows.

언급한 본 발명의 반도체 메모리 셀 구조는 6F2 구조로서 액티브 영역이 장축과 단축을 갖는 타원의 바 형태로 구비된다. 이때, 상기 액티브 영역은 장축의 행방향으로는 반복적으로 배치되고, 단축의 열방향으로 그 중심축이 서로 엇갈리게 배치된다. 다만, 상기 단축의 열방향은 그 중심축을 서로 연결하면 기울기가 tanθ(0<θ<90)을 갖는 직선 형태로 배치되는 것이 바람직하다. 또한, 상기 액티브 영역은 그 양측부에는 하부 전극용 콘택 패드와 연결되는 제1 영역을 가지고, 그 중심 부에는 비트 라인용 콘택 패드와 연결되는 제2 영역을 가진다.The semiconductor memory cell structure of the present invention mentioned above is a 6F 2 structure and is provided in the form of an ellipse bar having an active region having a long axis and a short axis. At this time, the active regions are repeatedly arranged in the row direction of the long axis, and the central axes thereof are alternately arranged in the column direction of the short axis. However, in the column direction of the short axis, when the central axes are connected to each other, it is preferable that the inclination is arranged in a straight line having tan θ (0 <θ <90). In addition, the active region has a first region connected to contact pads for a lower electrode at both sides thereof, and a second region connected to a contact pad for bit lines at a central portion thereof.

그리고, 비트 라인용 콘택 패드는 액티브 영역의 제2 영역과 일부가 연결되면서 나머지는 상기 액티브 영역과 중첩되지 않는 제3 영역에 배치된다. 이때, 상기 제3 영역은 상기 장축의 행방향의 사이인 필드 영역에 위치한다. 그러므로, 상기 비트 라인은 상기 액티브 영역과 중첩되지 않으면서 상기 제3 영역에 배치되는 비트 라인용 콘택 패드와 연결된다.The bit line contact pad is connected to a part of the second area of the active area and the other part is disposed in a third area not overlapping the active area. In this case, the third region is located in a field region between rows in the long axis. Therefore, the bit line is connected to a contact pad for a bit line disposed in the third region without overlapping the active region.

아울러, 상기 반도체 메모리 셀 구조가 디램 소자의 셀 구조에 해당할 경우에는 게이트 패턴이 상기 액티브 영역의 단축의 열방향으로 배치되고, 상기 액티브 영역의 제1 영역과 제2 영역 사이를 지난다. 또한, 하부 전극용 콘택 패드가 상기 상기 액티브 영역의 제1 영역과 연결된다. 뿐만 아니라, 상기 하부 전극용 콘택 패드와 연결되는 하부 전극, 상기 하부 전극 상에 형성되는 유전막과 상부 전극을 포함하는 커패시터가 구비된다.In addition, when the semiconductor memory cell structure corresponds to the cell structure of the DRAM device, a gate pattern is disposed in a column direction of a single axis of the active region and passes between the first region and the second region of the active region. In addition, a contact pad for a lower electrode is connected to the first region of the active region. In addition, a capacitor including a lower electrode connected to the contact pad for the lower electrode, a dielectric layer and an upper electrode formed on the lower electrode is provided.

이와 같이, 본 발명에 의하면, 상기 반도체 메모리 셀 구조가 6F2 구조를 가짐에도 불구하고, 상기 액티브 영역이 상기 장축의 행방향으로 직선 형태로 배치된다. 그러므로, 본 발명의 반도체 메모리 셀 구조는 공간 활용적인 관점 뿐만 아니라 제조 공정 관점에서도 별다른 어려움을 갖기 않는다. 따라서, 본 발명의 반도체 메모리 셀 구조는 고집적화를 요구하는 최근의 반도체 소자에 보다 적극적인 활용이 가능하다.As described above, according to the present invention, although the semiconductor memory cell structure has a 6F 2 structure, the active region is arranged in a straight line in the row direction of the long axis. Therefore, the semiconductor memory cell structure of the present invention has no difficulty in terms of manufacturing space as well as in terms of space utilization. Therefore, the semiconductor memory cell structure of the present invention can be more actively utilized in recent semiconductor devices requiring high integration.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 영역들의 크기 등은 명확성을 기하기 위하여 과장되어진 것이다. 또한, 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다. 아울러, 아래에 위치하는 부재들의 경우에는 평면의 경우에는 보이지 않으나 그 명확성을 보다 기하기 위하여 보여지는 것으로 도시하고 있다. 그리고, 이하에서는 반도체 메모리 소자 중에서 하나의 트랜지스터와 하나의 커패시터를 단위 셀로 갖는 디램 소자를 예로 들어 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the size and the like of the regions are exaggerated for clarity. Also, if it is mentioned that the thin film is on another thin film or substrate, it may be formed directly on the other thin film or substrate or a third thin film may be interposed therebetween. In addition, the members positioned below are not shown in the case of a plane, but are shown as being shown for clarity. Hereinafter, a DRAM device having one transistor and one capacitor as a unit cell among semiconductor memory devices will be described as an example.

도 3은 본 발명의 일 실시예에 따른 6F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.3 is a schematic plan view illustrating a semiconductor memory cell structure including a unit cell having a 6F 2 structure according to an embodiment of the present invention.

도 3을 참조하면, 장축과 단축을 가지는 타원의 바 형태로 구비되는 액티브 영역(300)이 배치되어 있다. 특히, 상기 액티브 영역(300)의 장축 방향은 행방향으로 정의하고, 상기 액티브 영역(300)의 단축 방향은 열방향으로 정의한다. 그리고, 상기 액티브 영역(300)은 그 양측부에는 하부 전극용 콘택 패드(302)와 연결되는 제1 영역(302a)과 그 중심부에는 비트 라인용 콘택 패드(304)와 연결되는 제2 영역 (304a)을 갖는다. 여기서, 상기 제1 영역(302a)과 제2 영역(304a) 각각은, 도 4에 도시된 바와 같이, 소스/드레인이 노출되는 영역에 해당한다. 그러므로, 상기 하부 전극용 콘택 패드(302)은 상기 액티브 영역(300)의 양측부에 형성된 상기 제1 영역(302a)의 소스/드레인과 전기적으로 연결되는 구조를 갖고, 상기 비트 라인용 콘택 패드(304)는 상기 액티브 영역(300)의 중심부에 형성된 상기 제2 영역(304a)의 소스/드레인과 전기적으로 연결되는 구조를 갖는다.Referring to FIG. 3, an active region 300 provided in the form of an ellipse bar having a long axis and a short axis is disposed. In particular, the long axis direction of the active area 300 is defined as the row direction, and the short axis direction of the active area 300 is defined as the column direction. The active region 300 has a first region 302a connected to the contact pad 302 for lower electrodes at both sides thereof, and a second region 304a connected to a contact line 304 for the bit lines at a central portion thereof. Has Here, each of the first region 302a and the second region 304a corresponds to a region where the source / drain is exposed, as shown in FIG. 4. Therefore, the lower electrode contact pad 302 has a structure electrically connected to the source / drain of the first region 302a formed at both sides of the active region 300, and has a contact pad for the bit line. 304 has a structure electrically connected to a source / drain of the second region 304a formed at the center of the active region 300.

본 발명의 실시예에 따른 상기 액티브 영역(300)은 그 배치에 특징이 있는 것으로서, 상기 액티브 영역(300)은 장축의 행방향으로는 반복적으로 배치되고, 단축의 열방향으로는 그 중심축이 서로 엇갈리게 배치된다. 특히, 상기 액티브 영역(300)의 배치에서, 단축의 열방향으로 상기 액티브 영역(300)의 중심축을 서로 연결하면 사선 형태로 나타나는 것에 그 특징이 있다. 아울러, 상기 사선 형태는 tanθ의 기울기를 갖는 직선 형태로 배치된다. 이때, 상기 tanθ는 0<θ<90의 조건을 만족해야 한다.The active region 300 according to the embodiment of the present invention is characterized by its arrangement, and the active region 300 is repeatedly arranged in the row direction of the major axis, and the central axis thereof is the column direction of the minor axis. They are staggered with each other. In particular, in the arrangement of the active region 300, the central axes of the active regions 300 are connected to each other in a short axis direction so that they appear in an oblique form. In addition, the oblique form is arranged in a straight form having a slope of tan θ. At this time, the tan θ should satisfy the condition of 0 <θ <90.

또한, 상기 액티브 영역(300)에서, 상기 장축은 5개의 F에 해당하는 길이를 갖고, 단축은 1개의 F에 해당하는 길이를 갖는다.In addition, in the active region 300, the long axis has a length corresponding to five F, and the short axis has a length corresponding to one F.

그리고, 본 발명의 실시예에서, 상기 제2 영역(304a)과 연결되는 비트 라인용 콘택 패드(304)는 상기 제2 영역(304a) 뿐만 아니라 상기 액티브 영역(300)과 중첩되지 않는 제3 영역(330)에도 배치된다. 여기서, 상기 제3 영역(330)은 상기 장축의 행방향을 기준할 때 상기 액티브 영역(300)의 행방향 사이에 위치하는 것으로서, 필드 영역에 해당한다. 특히, 상기 비트 라인용 콘택 패드(304)는 상기 제2 영역(304a)인 상기 액티브 영역(300)의 중심부에도 배치되기 때문에 행방향으로 이웃하는 비트 라인용 콘택 패드(304)를 기준으로 그 중심축을 연결하면 상기 액티브 영역(300)의 배치와 마찬가지로 tanθ의 기울기를 갖는 직선 형태의 배치를 갖는다.In an exemplary embodiment of the present invention, the bit line contact pad 304 connected to the second region 304a may not only overlap the second region 304a but also the third region that does not overlap the active region 300. It is also arranged at 330. Here, the third region 330 is located between the row directions of the active area 300 when referring to the row direction of the long axis, and corresponds to the field area. In particular, since the bit line contact pad 304 is also disposed at the center of the active region 300, which is the second region 304a, the bit line contact pad 304 has its center based on the bit line contact pad 304 neighboring in a row direction. When the axes are connected to each other, similarly to the arrangement of the active region 300, a linear arrangement having a slope of tan θ is obtained.

또한, 상기 제1 영역(302a)과 제2 영역(304a) 사이의 액티브 영역(300) 즉, 상기 하부 전극용 콘택 패드(302)와 상기 비트 라인용 콘택 패드(304)가 배치되는 사이에는 워드 라인인 게이트 패턴(306)이 배치된다. 이때, 상기 게이트 패턴(306)은 상기 액티브 영역(300)의 단축의 열방향으로 배치된다.In addition, a word is formed between the active region 300 between the first region 302a and the second region 304a, that is, between the lower electrode contact pad 302 and the bit line contact pad 304. The gate pattern 306 which is a line is arrange | positioned. In this case, the gate pattern 306 is disposed in the column direction of the short axis of the active region 300.

그리고, 상기 제3 영역(330)에 배치되는 상기 비트 라인용 콘택 패드(304)의 나머지에는 비트 라인(304)이 연결되고, 상기 제1 영역(302a)의 하부 전극용 콘택 패드(302)에는 하부 전극(310)이 연결된다.The bit line 304 is connected to the rest of the bit line contact pads 304 disposed in the third region 330, and is connected to the lower electrode contact pads 302 of the first region 302a. The lower electrode 310 is connected.

언급한 반도체 메모리 셀 구조의 경우에는 하나의 하부 전극(310)을 기준할 때 그 단위 셀(400)은 상기 하부 전극(310)과 연결되는 상기 하부 전극용 콘택 패드(302)를 중심으로 3F＊2F이기 때문에 6F2이다. 즉, 본 발명의 실시예에서 언급하고 있는 반도체 메모리 셀 구조는 그 단위 셀(400)로서 6F2의 구조를 갖는다.In the case of the semiconductor memory cell structure mentioned above, when one lower electrode 310 is referred to, the unit cell 400 is centered on the lower electrode contact pad 302 connected to the lower electrode 310. 6F 2 because it is 2F. That is, the semiconductor memory cell structure mentioned in the embodiment of the present invention has the structure of 6F 2 as the unit cell 400.

그러나, 본 발명의 실시예에 따른 반도체 메모리 셀 구조에서는 상기 액티브 영역(300)이 사선 형태가 아닌 직선 형태를 갖는다. 그러므로, 본 발명에서는 상기 반도체 메모리 셀 구조가 그 단위 셀로서 6F2의 구조를 가짐에도 불구하고 용이한 제조가 가능하다. 따라서, 고집적화를 요구하는 최근의 반도체 소자에 보다 적극적 인 활용이 가능하다.However, in the semiconductor memory cell structure according to the embodiment of the present invention, the active region 300 has a straight shape instead of a diagonal shape. Therefore, in the present invention, although the semiconductor memory cell structure has a structure of 6F 2 as the unit cell, easy fabrication is possible. Therefore, the present invention can be more actively utilized in recent semiconductor devices requiring high integration.

이하, 언급한 도 3의 반도체 메모리 셀 구조를 제조하기 위한 방법에 대하여 설명하기로 한다.Hereinafter, a method for manufacturing the aforementioned semiconductor memory cell structure will be described.

도 5 내지 도 16은 도 3의 반도체 메모리 셀 구조를 제조하는 방법을 설명하기 위한 개략적인 평면도들이다. 또한, 도 4는 도 3의 Ⅳ-Ⅳ 선을 자른 단면도로서, 이를 참조할 경우에는 보다 용이한 이해가 가능하다.5 through 16 are schematic plan views illustrating a method of manufacturing the semiconductor memory cell structure of FIG. 3. In addition, FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG. 3, and it may be more easily understood when referring to this.

도 4 및 도 5를를 참조하면, 소자 분리 공정을 수행하여 반도체 기판(200)에 소자 분리막(202)을 형성한다. 이와 같이, 상기 소자 분리막(202)을 형성함으로써 언급한 액티브 영역(300)이 정의된다. 아울러, 상기 소자 분리막(202)이 형성된 영역은 필드 영역에 해당한다.4 and 5, an isolation layer 202 is formed on the semiconductor substrate 200 by performing an isolation process. As such, the active region 300 mentioned above is defined by forming the device isolation layer 202. In addition, a region where the device isolation layer 202 is formed corresponds to a field region.

본 발명의 실시예에서는, 도 5에서와 같이, 상기 액티브 영역(300)을 장축의 행방향으로는 반복적으로 배치시키고, 단축의 열방향으로는 그 중심축이 서로 엇갈리게 배치시킨다. 특히, 상기 액티브 영역(300)은 종래와는 달리 상기 장축의 행방향을 기준할 때 사선 형태가 아닌 직선 형태로 형성되기 때문에 그 제조 공정 관점에서 보다 유리하다. 즉, 상기 액티브 영역(300)을 형성하기 위한 포토리소그라피 공정에서 일반적인 조명계의 사용 등이 가능하기 때문이다.In the embodiment of the present invention, as shown in Fig. 5, the active region 300 is repeatedly arranged in the row direction of the major axis, and the central axes thereof are staggered from each other in the column direction of the minor axis. In particular, the active region 300 is more advantageous from the viewpoint of the manufacturing process, since the active region 300 is formed in a straight line instead of an oblique line when referring to the row direction of the long axis. That is, it is possible to use a general illumination system in the photolithography process for forming the active region 300.

아울러, 본 발명의 실시예에서는 상기 소자 분리막(202)으로서 집적도 관점에서 유리한 트렌치 소자 분리막을 형성한다.In addition, in the embodiment of the present invention, as the isolation layer 202, a trench isolation layer is formed which is advantageous in terms of integration degree.

구체적으로, 상기 반도체 기판(200) 상에 패드 산화막과 패드 질화막을 형성 한 후, 패터닝을 수행하여 상기 반도체 기판(200)의 표면을 부분적으로 노출시키는 패드 산화막 패턴과 패드 질화막 패턴을 형성한다. 이어서, 상기 패드 산화막 패턴과 패드 질화막 패턴을 마스크로 사용하는 식각을 수행하여 상기 반도체 기판(200)에 트렌치를 형성한다. 계속해서, 상기 트렌치를 형성할 때 상기 반도체 기판(200)에 가해진 손상 등을 보상하기 위한 공정을 수행한다. 이어서, 상기 트렌치가 형성된 결과물 상에 매립 특성이 우수한 산화물의 박막을 형성한다. 그 결과, 상기 트렌치 내에도 상기 박막이 충분하게 매립된다. 여기서, 상기 산화물의 박막은 주로 플라즈마 증대 화학기상증착(PECVD)을 수행하여 형성한다. 계속해서, 상기 패드 질화막 패턴의 표면이 노출될 때까지 상기 산화물의 박막을 제거한다. 상기 산화물의 박막은 주로 화학기계적 연마를 수행하여 제거한다. 이어서, 상기 패드 질화막 패턴과 패드 산화막 패턴을 제거한다. 상기 패드 질화막 패턴과 패드 산화막 패턴은 주로 인산을 사용하는 식각 공정을 수행하여 제거한다. 그 결과, 상기 반도체 기판(200)의 트렌치에만 소자 분리막(202)으로서 상기 산화물이 박막이 매립된 트렌치 소자 분리막이 형성된다.Specifically, after the pad oxide film and the pad nitride film are formed on the semiconductor substrate 200, patterning is performed to form a pad oxide film pattern and a pad nitride film pattern partially exposing the surface of the semiconductor substrate 200. Subsequently, etching is performed using the pad oxide layer pattern and the pad nitride layer pattern as a mask to form a trench in the semiconductor substrate 200. Subsequently, a process for compensating for damage to the semiconductor substrate 200 when the trench is formed is performed. Subsequently, a thin film of an oxide having excellent buried characteristics is formed on the resultant trench. As a result, the thin film is sufficiently embedded in the trench. Here, the oxide thin film is mainly formed by performing plasma enhanced chemical vapor deposition (PECVD). Subsequently, the thin film of oxide is removed until the surface of the pad nitride film pattern is exposed. The thin film of oxide is mainly removed by performing chemical mechanical polishing. Subsequently, the pad nitride film pattern and the pad oxide film pattern are removed. The pad nitride layer pattern and the pad oxide layer pattern are mainly removed by performing an etching process using phosphoric acid. As a result, a trench isolation layer in which the oxide is thin film is formed as the isolation layer 202 only in the trench of the semiconductor substrate 200.

도 4, 도 6 및 도 7을 참조하면, 상기 소자 분리막(202)을 형성하여 상기 반도체 기판(200)을 액티브 영역(300)과 필드 영역으로 정의한 후, 상기 반도체 기판(300) 상에 게이트 패턴(306)을 형성한다.4, 6, and 7, the isolation layer 202 is formed to define the semiconductor substrate 200 as an active region 300 and a field region, and then a gate pattern is formed on the semiconductor substrate 300. 306 is formed.

본 발명의 실시예에서는 상기 액티브 영역(300)을 기준할 때 상기 게이트 패턴(306)은 단축의 열방향으로 배치되게 형성한다. 또한, 상기 게이트 패턴(306)은 하나의 액티브 영역(300)에 두 개가 지나도록 배치한다. 아울러, 장축의 액티브 영 역(300) 사이에는 하나의 게이트 패턴(306)이 지나도록 배치한다. 그러면, 도 7에서와 같이 배치되는 게이트 패턴(306)을 수득할 수 있다.In the exemplary embodiment of the present invention, the gate pattern 306 is formed to be arranged in a uniaxial column direction when referring to the active region 300. In addition, two gate patterns 306 may be disposed in one active region 300. In addition, a gate pattern 306 is disposed between the long axis active regions 300. Then, the gate pattern 306 arranged as shown in FIG. 7 can be obtained.

상기 게이트 패턴(306)을 형성하는 방법을 구체적으로 살펴보면 다음과 같다.A method of forming the gate pattern 306 will now be described in detail.

상기 반도체 기판(300) 상에 절연막과 도전막을 순차적으로 형성한다. 여기서, 상기 절연막은 산화물, 금속 산화물, 금속 산질화물 등을 포함하는 것이 바람직하다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 특히, 상기 금속 산화물은 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 양호하기 때문에 최근의 반도체 소자에 주로 적용하고 있는 추세이다. 따라서, 본 실시예에서 상기 절연막은 금속 산화물을 포함하고, 원자층 적층을 수행하여 형성한다.An insulating film and a conductive film are sequentially formed on the semiconductor substrate 300. Here, the insulating film preferably includes an oxide, a metal oxide, a metal oxynitride, and the like. These may be used alone or in combination of two or more. In particular, since the metal oxide has a thin equivalent oxide film thickness and good leakage current characteristics, the metal oxide has been mainly applied to recent semiconductor devices. Therefore, in the present embodiment, the insulating film includes a metal oxide and is formed by performing atomic layer deposition.

이와 같이, 상기 절연막과 도전막을 순차적으로 형성한 후, 패터닝을 수행한다. 그 결과, 상기 반도체 기판(200) 상부에는 게이트 절연막과 게이트 도전막을 포함하는 게이트 패턴(306)이 형성된다. 상기 패터닝은 포토레지스트 패턴, 질화물의 하드 마스크막 등을 식각 마스크로 사용하는 식각 공정을 수행한다. 만약, 상기 하드 마스크막을 식각 마스크로 사용한 패터닝을 수행할 경우에는 상기 게이트 패턴(306)은 상기 게이트 도전막 상에 하드 마스크막이 형성되는 구조를 갖는다.As described above, after the insulating film and the conductive film are sequentially formed, patterning is performed. As a result, a gate pattern 306 including a gate insulating layer and a gate conductive layer is formed on the semiconductor substrate 200. The patterning is performed by an etching process using a photoresist pattern, a hard mask film of nitride, or the like as an etching mask. When patterning using the hard mask layer as an etch mask, the gate pattern 306 has a structure in which a hard mask layer is formed on the gate conductive layer.

이어서, 상기 게이트 패턴(306)을 마스크로 사용하는 이온 주입을 수행한다. 이에 따라, 상기 게이트 패턴(306)과 인접하는 반도체 기판(200)의 액티브 영역(300) 표면으로부터 아래에 소스/드레인이 형성된다. 상기 소스/드레인은 도 3에서 언급한 제1 영역(302a)과 제2 영역(304a) 각각에 해당하는 것으로서, 상기 제1 영 역(302a)은 상기 액티브 영역(300)의 양측부에 배치되고, 상기 제2 영역(304a)은 상기 액티브 영역(300)의 중심부에 배치된다. 그러므로, 상기 제1 영역(302a)의 소스/드레인은 하부 전극용 콘택 패드(302)와 전기적으로 연결되는 영역이고, 상기 제2 영역(304a)의 소스/드레인은 비트 라인용 콘택 패드(304)와 전기적으로 연결되는 영역이다.Subsequently, ion implantation using the gate pattern 306 as a mask is performed. Accordingly, a source / drain is formed below the surface of the active region 300 of the semiconductor substrate 200 adjacent to the gate pattern 306. The source / drain corresponds to each of the first region 302a and the second region 304a mentioned in FIG. 3, and the first region 302a is disposed at both sides of the active region 300. The second region 304a is disposed at the center of the active region 300. Therefore, the source / drain of the first region 302a is an area electrically connected to the contact pad 302 for the lower electrode, and the source / drain of the second region 304a is the contact pad 304 for the bit line. It is an area that is electrically connected with.

본 발명의 실시예에서는 스페이서의 형성을 생략하지만, 다른 실시예로서 상기 스페이서를 형성할 경우에는 상기 소스/드레인은 엘디디 구조를 갖는다.In the embodiment of the present invention, the formation of the spacer is omitted, but in another embodiment, when the spacer is formed, the source / drain has an LED structure.

계속해서, 도 4에 도시된 바와 같이, 상기 게이트 패턴(306)이 형성된 반도체 기판(300) 상부에 제1 층간 절연막(206)을 형성한다.Subsequently, as illustrated in FIG. 4, a first interlayer insulating layer 206 is formed on the semiconductor substrate 300 on which the gate pattern 306 is formed.

도 8을 참조하면, 상기 제1 층간 절연막(206)을 패터닝하여 상기 제1 영역(302a)과 상기 제2 영역(304a) 각각을 노출시키는 제1 콘택홀을 형성한 후, 상기 제1 콘택홀 내에 도전성 물질을 충분하게 매립시켜 상기 제1 영역(302a)과 연결되는 하부 전극용 플러그(380a)와 상기 제2 영역(304a)과 연결되는 비트 라인용 플러그(380b)를 형성된다. 상기 도전성 물질의 예로서는 폴리 실리콘, 금속, 금속 질화물 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라 둘 이상을 혼합하여 사용할 수도 있다.Referring to FIG. 8, after the first interlayer insulating layer 206 is patterned to form a first contact hole exposing each of the first region 302a and the second region 304a, the first contact hole is formed. The conductive material is sufficiently embedded in the lower electrode plug 380a connected to the first region 302a and the bit line plug 380b connected to the second region 304a. Examples of the conductive material include polysilicon, metals, metal nitrides, and the like. It is preferable to use these individually, and you may mix and use two or more as needed.

구체적으로, 상기 게이트 패턴(306)을 갖는 반도체 기판(200) 상부에 제1 층간 절연막(206)을 형성한 후, 상기 게이트 패턴(306)의 상부 표면이 노출될 때까지 상기 제1 층간 절연막(206)을 평탄화시킨다. 그리고, 패터닝을 수행하여 상기 제1 영역(302a)과 제2 영역(304a) 각각을 노출시키는 제1 콘택홀을 형성한다. 이어서, 상기 제1 콘택홀을 갖는 결과물 상부에 도전성 물질의 박막을 형성하여 상기 제1 콘택홀 내에 도전성 물질이 충분하게 매립시킨다. 그리고, 상기 평탄화된 제1 층간 절연막(206)의 상부 표면이 노출될 때까지 상기 도전성 물질의 박막을 제거한다.Specifically, after the first interlayer insulating layer 206 is formed on the semiconductor substrate 200 having the gate pattern 306, the first interlayer insulating layer 206 is formed until the upper surface of the gate pattern 306 is exposed. 206 is planarized. The first contact hole exposing each of the first region 302a and the second region 304a is formed by patterning. Subsequently, a thin film of a conductive material is formed on the resultant having the first contact hole to sufficiently fill the conductive material in the first contact hole. The thin film of the conductive material is removed until the upper surface of the planarized first interlayer insulating layer 206 is exposed.

이에 따라, 상기 반도체 기판(200) 상부에는, 도 9에 도시된 바와 같이, 상기 제1 영역(302a)과 연결되는 하부 전극용 플러그(380a)와 상기 제2 영역(304a)과 연결되는 비트 라인용 플러그(380b)가 형성된다.Accordingly, as illustrated in FIG. 9, a bit line connected to the lower electrode plug 380a connected to the first region 302a and the second region 304a is disposed on the semiconductor substrate 200. A plug 380b is formed.

다시, 도 4를 참조하면, 상기 하부 전극용 플러그(380a)와 상기 비트 라인용 플러그(380b)가 형성된 상기 제1 층간 절연막(206) 상에 제2 층간 절연막(207)을 형성한다.Referring back to FIG. 4, a second interlayer insulating layer 207 is formed on the first interlayer insulating layer 206 on which the lower electrode plug 380a and the bit line plug 380b are formed.

이어서, 상기 제2 층간 절연막(207)을 패터닝하여 제2 콘택홀을 형성한다. 이때, 상기 제2 콘택홀은 비트 라인용 콘택 패드(304)가 형성하는 부위이다. 그러므로, 상기 제2 콘택홀은 상기 액티브 영역(300)의 제2 영역(304a)으로서 상기 비트 라인용 플러그(380b)의 상부 표면과 상기 제2 영역(304a)과 연결되면서 상기 액티브 영역(300)과는 중첩되지 않는 제3 영역(330)의 상기 제1 층간 절연막(206)의 상부 표면을 노출시키도록 형성한다. 이때, 상기 제3 영역(330)은 상기 액티브 영역(300)의 행방향 사이에 위치하는 필드 영역에 해당한다.Subsequently, the second interlayer insulating layer 207 is patterned to form a second contact hole. In this case, the second contact hole is a portion formed by the bit line contact pad 304. Therefore, the second contact hole is connected to the upper surface of the bit line plug 380b and the second region 304a as the second region 304a of the active region 300, and thus to the active region 300. And the upper surface of the first interlayer insulating layer 206 of the third region 330 which is not overlapped with each other. In this case, the third region 330 corresponds to a field region located between the row directions of the active region 300.

계속해서, 도 10 및 도 11을 참조하면, 상기 제2 콘택홀 내에 도전성 물질을 충분하게 매립시켜 상기 비트 라인용 플러그(380b)와 연결되는 비트 라인용 콘택 패드(304)를 형성한다. 여기서, 상기 비트 라인용 콘택 패드(304)는 편의상 상기 비트 라인용 플러그(380b)를 포함하는 개념으로 나타낸다. 상기 도전성 물질의 예 로서는 폴리 실리콘, 금속, 금속 질화물 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라 둘 이상을 혼합하여 사용할 수도 있다.10 and 11, a conductive material is sufficiently filled in the second contact hole to form a bit line contact pad 304 connected to the bit line plug 380b. Here, the bit line contact pad 304 is represented as a concept including the bit line plug 380b for convenience. Examples of the conductive material include polysilicon, metals, metal nitrides, and the like. It is preferable to use these individually, and you may mix and use two or more as needed.

그리고, 상기 비트 라인용 콘택 패드(304)는 주로 적층과 평탄화를 순차적으로 수행함으로서 그 수득이 가능하다. 구체적으로, 상기 비트 라인용 콘택 패드(304)는 상기 제2 콘택홀을 갖는 결과물 상부에 도전성 물질의 박막을 형성하여 상기 제2 콘택홀 내에 도전성 물질을 충분하게 매립시킨 후, 상기 제2 층간 절연막(207)의 상부 표면이 노출될 때까기 상기 도전성 물질의 박막을 제거함으로써 수득할 수 있다.In addition, the bit line contact pads 304 can be obtained mainly by sequentially performing lamination and planarization. Specifically, the bit line contact pad 304 may form a thin film of a conductive material on the resultant having the second contact hole to sufficiently fill the conductive material in the second contact hole, and then the second interlayer insulating layer. Obtained by removing the thin film of conductive material until the top surface of 207 is exposed.

본 발명의 실시예에서는 상기 비트 라인용 콘택 패드(304)를 그 일부는 상기 제2 영역(304a)과 연결되면서 그 나머지는 상기 제3 영역(330)에 위치하도록 배치시킨다. 그러므로, 상기 비트 라인용 콘택 패드(304)를 평면적 측면에서 바라볼 경우에는 타원 형태로 형성된다. 그러나, 상기 타원 형태를 갖는 비트 라인용 콘택 패드(304)의 경우에는 상기 액티브 영역(300)의 형성과는 달리 포토레지스트를 열처리하는 간단한 공정을 수행함으로서 그 수득이 가능하다.In the exemplary embodiment of the present invention, the bit line contact pad 304 is disposed so that a part of the contact pad 304 is connected to the second region 304a while the rest of the bit line contact pad 304 is positioned in the third region 330. Therefore, when the bit line contact pad 304 is viewed in plan view, it is formed in an ellipse shape. However, in the case of the bit line contact pad 304 having an elliptic shape, unlike the formation of the active region 300, the bit line contact pad 304 may be obtained by performing a simple process of heat treating the photoresist.

만약, 상기 비트 라인용 콘택 패드(304)가 언급한 바와 같이 제3 영역(330)에 위치하지 않고, 제2 영역(304a)에만 위치할 경우에는, 도 17에서와 같이 비트 라인(170)이 상기 비트 라인용 콘택 패드와 연결되지 않기 때문에 바람직하지 않고, 도 18에서와 같이 비트 라인(180)이 아래의 하부 전극용 플러그와 연결되기 때문에 바람직하지 않다.If the bit line contact pad 304 is not located in the third region 330 as described above, but is located only in the second region 304a, the bit line 170 is formed as shown in FIG. 17. It is not preferable because it is not connected to the contact pad for the bit line, and it is not preferable because the bit line 180 is connected to the lower electrode plug as shown in FIG. 18.

그러므로, 본 발명의 실시예에서는 상기 비트 라인용 콘택 패드(304)를 상기 제2 영역(304a) 뿐만 아니라 상기 제3 영역(330)에도 위치하도록 배치시킨다.Therefore, in the embodiment of the present invention, the bit line contact pads 304 are disposed not only in the second region 304a but also in the third region 330.

도 12 및 도 13을 참조하면, 상기 제3 영역(330)에 배치된 상기 비트 라인용 콘택 패드(304)와 연결되는 비트 라인(308)을 형성한다. 상기 비트 라인(308)은 상기 제2 층간 절연막(207) 상에 형성되는 것으로서 상기 액티브 영역(300)과는 서로 중첩되지 않게 형성한다.12 and 13, a bit line 308 is formed to be connected to the bit line contact pad 304 disposed in the third region 330. The bit line 308 is formed on the second interlayer insulating layer 207 so as not to overlap with the active region 300.

따라서, 본 발명의 실시예에서는 상기 비트 라인(308)을 상기 비트 라인용 콘택 패드(304)와는 용이하게 연결되면서도 상기 하부 전극용 플러그(302a)와는 전혀 연결되지 않게 형성할 수 있다. 즉, 본 발명의 실시예에서는 언급한 바와 같이 상기 비트 라인용 콘택 패드(304)를 상기 제3 영역(330)에까지 확장되도록 형성함으로서 상기 하부 전극용 플러그(302a)와는 연결되지 않으면서도 상기 비트 라인용 콘택 패드(304)와는 연결되는 비트 라인(308)을 수득할 수 있는 것이다. 이와 같이, 상기 비트 라인(308)의 형성이 가능하기 때문에 본 발명의 실시예에 따른 반도체 메모리 셀 구조는 효율적으로 공간 배치가 이루어진다.Therefore, in the exemplary embodiment of the present invention, the bit line 308 may be easily connected to the bit line contact pad 304 but not connected to the lower electrode plug 302a. That is, in the embodiment of the present invention, as described above, the bit line contact pad 304 is extended to the third region 330 so that the bit line is not connected to the lower electrode plug 302a. It is possible to obtain a bit line 308 in connection with the contact pad 304 for. As described above, since the bit line 308 can be formed, the semiconductor memory cell structure according to the embodiment of the present invention can be efficiently arranged.

다시, 도 4를 참조하면, 상기 비트 라인(308)이 형성된 반도체 기판(200) 상부에 제3 층간 절연막(208)을 형성한다. 그리고, 상기 제3 층간 절연막(208)을 패터닝하여 상기 하부 전극용 플러그(380a)가 노출되는 제3 콘택홀을 형성한다.Referring again to FIG. 4, a third interlayer insulating layer 208 is formed on the semiconductor substrate 200 on which the bit line 308 is formed. The third interlayer insulating layer 208 is patterned to form a third contact hole through which the lower electrode plug 380a is exposed.

이어서, 도 14 및 도 15를 참조하면, 상기 제3 콘택홀 내에 도전성 물질을 충분하게 매립시켜 상기 하부 전극용 플러그(380a)와 연결되는 하부 전극용 콘택 패드(302)를 형성한다. 여기서, 상기 하부 전극용 콘택 패드(302)는 편의상 상기 하부 전극용 플러그(380a)를 포함하는 개념으로 나타낸다. 상기 도전성 물질의 예 로서는 폴리 실리콘, 금속, 금속 질화물 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라 둘 이상을 혼합하여 사용할 수도 있다.14 and 15, a conductive material is sufficiently filled in the third contact hole to form a contact pad 302 for a lower electrode connected to the plug 380a for the lower electrode. Here, the lower electrode contact pad 302 is represented by the concept including the lower electrode plug 380a for convenience. Examples of the conductive material include polysilicon, metals, metal nitrides, and the like. It is preferable to use these individually, and you may mix and use two or more as needed.

또한, 상기 하부 전극용 콘택 패드(302)도 주로 적층과 평탄화를 순차적으로 수행함으로서 그 수득이 가능하다. 구체적으로, 상기 하부 전극용 콘택 패드(302)는 상기 제3 콘택홀을 갖는 결과물 상부에 도전성 물질의 박막을 형성하여 상기 제3 콘택홀 내에 도전성 물질을 충분하게 매립시킨 후, 상기 제3 층간 절연막(208)의 상부 표면이 노출될 때까기 상기 도전성 물질의 박막을 제거함으로써 수득할 수 있다.In addition, the lower electrode contact pad 302 can also be obtained mainly by sequentially laminating and planarizing. Specifically, the lower electrode contact pad 302 may form a thin film of a conductive material on the resultant having the third contact hole to sufficiently fill the conductive material in the third contact hole, and then the third interlayer insulating film. By removing the thin film of conductive material until the top surface of 208 is exposed.

그리고, 상기 제3 층간 절연막(208) 상에 하부 전극(310)을 형성한다. 이때, 상기 하부 전극(310)은 도 4 및 도 16에 도시된 바와 같이 상기 하부 전극용 콘택 패드(302)와 연결되도록 형성한다. 그러므로, 상기 하부 전극(310)은 상기 액티브 영역(330) 상에 위치한다. In addition, a lower electrode 310 is formed on the third interlayer insulating layer 208. In this case, the lower electrode 310 is formed to be connected to the contact pad 302 for the lower electrode as shown in FIGS. 4 and 16. Therefore, the lower electrode 310 is located on the active region 330.

여기서, 상기 하부 전극(310)은 집적도 관점에서 고려할 경우 실린더 구조를 갖는 것이 바람직하다. 상기 실린더 구조를 갖는 하부 전극(310)을 형성하는 방법을 구체적으로 설명하면 다음과 같다.Here, the lower electrode 310 preferably has a cylinder structure in consideration of the degree of integration. Hereinafter, a method of forming the lower electrode 310 having the cylinder structure will be described in detail.

먼저, 상기 제3 층간 절연막(208) 상에 몰드막을 형성한다. 상기 몰드막은 주로 산화물을 포함하고, 화학기상증착을 수행하여 형성한다. 이어서, 상기 몰드막을 대상으로 패터닝을 수행하여 상기 하부 전극용 콘택 패드(302)를 노출시키는 개구부를 형성한다. 그리고, 상기 개구부의 측벽과 저면 및 상기 몰드막의 상부 표면에 하부 전극용 박막을 연속적으로 형성한다. 상기 하부 전극용 박막은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함한다. 특히, 최근에는 상기 하부 전극용 박막으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다. 이어서, 상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성한다. 이와 같이, 상기 결과물 상에 희생막을 형성하면 상기 개구부 내에도 상기 희생막이 충분하게 매립된다. 여기서, 상기 희생막은 상기 몰드막과 실질적으로 동일한 식각 선택비를 갖는 물질을 포함하는 것이 바람직하다. 계속해서, 상기 희생막을 형성한 후, 상기 몰드막의 상부에 형성된 희생막과 하부 전극용 박막을 순차적으로 제거한다. 그러면, 상기 반도체 기판(200) 상부에는 노드가 분리된 하부 전극용 박막이 형성되고, 상기 개구부 내에는 희생막이 잔류한다. 여기서, 상기 하부 전극용 박막의 노드 분리를 위한 제거는 화학기계적 연마, 전면 식각 등을 수행한다. 계속해서, 상기 반도체 기판(200) 상부에 잔류하는 몰드막과 희생막을 제거한다. 그 결과, 상기 반도체 기판(200) 상에는 상기 하부 전극용 콘택 패드와 연결되는 실린더 구조의 하부 전극이 형성된다.First, a mold film is formed on the third interlayer insulating film 208. The mold film mainly includes an oxide and is formed by performing chemical vapor deposition. Subsequently, an opening for exposing the lower electrode contact pad 302 is formed by patterning the mold layer. Subsequently, a thin film for lower electrodes is continuously formed on the sidewalls and the bottom surface of the opening and the upper surface of the mold layer. The lower electrode thin film mainly includes polysilicon, a metal, a metal nitride, and the like. In particular, in recent years, as the lower electrode thin film, a metal nitride which is more advantageous in terms of integration degree is mainly selected. Subsequently, a sacrificial layer is formed on the resultant formed with the lower electrode thin film. As such, when the sacrificial layer is formed on the resultant, the sacrificial layer is sufficiently embedded in the opening. The sacrificial layer may include a material having an etching selectivity substantially the same as that of the mold layer. Subsequently, after the sacrificial film is formed, the sacrificial film and the lower electrode thin film formed on the mold film are sequentially removed. Then, a thin film for lower electrodes having nodes separated from each other is formed on the semiconductor substrate 200, and a sacrificial layer remains in the opening. Here, the removal for the node separation of the lower electrode thin film is performed by chemical mechanical polishing, front surface etching and the like. Subsequently, the mold layer and the sacrificial layer remaining on the semiconductor substrate 200 are removed. As a result, a lower electrode having a cylindrical structure connected to the contact pad for the lower electrode is formed on the semiconductor substrate 200.

이와 같이, 본 발명의 실시예에서는 상기 하부 전극(310)을 형성한 후, 상기 하부 전극(310)의 표면에 유전막(도시되지 않음)을 형성한다. 상기 유전막은 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 양호한 박막을 적용하는 추세이기 때문에 금속 산화물을 사용하여 형성하는 것이 바람직하다.As described above, in the embodiment of the present invention, after forming the lower electrode 310, a dielectric film (not shown) is formed on the surface of the lower electrode 310. Since the dielectric film has a thin equivalent oxide film thickness and tends to apply a thin film having good leakage current characteristics, it is preferable to form the dielectric film using a metal oxide.

계속해서, 상기 유전막을 형성한 후, 상기 유전막을 갖는 결과물 상에 상부 전극(도시되지 않음)을 형성한다. 상기 하부 전극(310)과 마찬가지로, 상기 상부 전극은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함한다. 그리고, 최근에는 상 기 상부 전극으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다.Subsequently, after the dielectric film is formed, an upper electrode (not shown) is formed on the resultant having the dielectric film. Like the lower electrode 310, the upper electrode mainly includes polysilicon, metal, metal nitride, and the like. Recently, metal nitrides, which are more advantageous in terms of integration degree, are mainly selected as the upper electrodes.

이와 같이, 상기 하부 전극(310) 상에 유전막과 상부 전극을 형성함으로서 상기 반도체 기판 상부에는 상기 하부 전극용 콘택 패드(302)와 연결되는 커패시터가 형성된다.As such, by forming a dielectric layer and an upper electrode on the lower electrode 310, a capacitor connected to the contact pad 302 for the lower electrode is formed on the semiconductor substrate.

언급한 본 발명에서는 6F2 구조를 단위 셀로 포함하는 반도체 메모리 셀 구조에 대하여 설명하고 있다. 특히, 상기 본 발명의 반도체 메모리 셀 구조에서는 액티브 영역의 배치와 비트 라인용 콘택 패드의 배치에 그 특징이 있다. 즉, 장축의 행방향으로는 반복적으로 배치되고, 단축의 열방향으로는 그 중심축이 서로 엇갈리게 배치되는 액티브 영역을 제공하고, 액티브 영역에 일부가 배치되고, 액티브 영역과 중첩되지 않는 영역에 나머지가 배치되는 비트 라인용 콘택 패드를 제공한다.In the above-described present invention, a semiconductor memory cell structure including a 6F 2 structure as a unit cell is described. In particular, the semiconductor memory cell structure of the present invention is characterized by the arrangement of the active region and the arrangement of the bit line contact pads. That is, it provides an active region which is repeatedly arranged in the row direction of the major axis, and whose central axes are staggered in the column direction of the minor axis, and a part of which is disposed in the active area and the rest of the region does not overlap the active area. Provides a contact pad for the bit line is disposed.

그러므로, 본 발명의 반도체 메모리 셀 구조는 6F2 구조를 단위 셀로 가짐에도 불구하고 용이한 제조 공정의 수행이 가능하다. 따라서, 고집적화를 요구하는 최근의 반도체 소자에 본 발명의 셀 구조를 적극적으로 적용할 수 있다.Therefore, the semiconductor memory cell structure of the present invention can easily perform a manufacturing process despite having a 6F 2 structure as a unit cell. Therefore, the cell structure of the present invention can be actively applied to recent semiconductor devices requiring high integration.

본 발명은 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the present invention has been described with reference to preferred embodiments, those skilled in the art may variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. You will understand.

Claims (9)

장축의 행방향으로는 반복적으로 배치되고, 단축의 열방향으로는 그 중심축이 서로 엇갈리게 배치되고, 그 양측부에는 하부 전극용 콘택 패드와 연결되는 제1 영역을 가지고, 그 중심부에는 비트 라인용 콘택 패드와 연결되는 제2 영역을 가지는 액티브 영역;It is repeatedly arranged in the row direction of the major axis, and the central axes thereof are alternately arranged in the minor direction of the column direction, and both sides thereof have a first area connected to the contact pad for the lower electrode, and at the center thereof for the bit line. An active region having a second region connected to the contact pad; 상기 액티브 영역의 제2 영역과 일부가 연결되면서 나머지는 상기 액티브 영역과 중첩되지 않는 제3 영역에 배치되는 비트 라인용 콘택 패드; 및A bit line contact pad connected to a portion of the second region of the active region, the rest of which is disposed in a third region which does not overlap the active region; And 상기 액티브 영역과 중첩되지 않으면서 상기 제3 영역에 배치되는 비트 라인용 콘택 패드와 연결되는 비트 라인을 포함하는 반도체 메모리 셀 구조.And a bit line connected to a bit line contact pad disposed in the third region without overlapping the active region. 제1 항에 있어서, 상기 단축의 열방향은 그 중심축을 서로 연결하면 기울기가 tanθ(0<θ<90)을 갖는 직선 형태로 배치되는 것을 특징으로 하는 반도체 메모리 셀 구조.The semiconductor memory cell structure according to claim 1, wherein the column directions of the short axis are arranged in a straight line having a tan θ (0 <θ <90) when the central axes are connected to each other. 제1 항에 있어서, 상기 제3 영역은 상기 장축의 행방향의 사이에 위치하는 것을 특징으로 하는 반도체 메모리 셀 구조.2. The semiconductor memory cell structure according to claim 1, wherein said third region is located between the row directions of said long axis. 제3 항에 있어서, 상기 제3 영역은 상기 장축의 행방향의 사이에 위치하는 필드 영역인 것을 특징으로 하는 반도체 메모리 셀 구조.4. The semiconductor memory cell structure according to claim 3, wherein the third region is a field region located between the row directions of the long axis. 제1 항에 있어서, 상기 메모리 셀의 단위 셀은 6F2 구조인 것을 특징으로 하는 반도체 메모리 셀 구조.The semiconductor memory cell structure of claim 1, wherein the unit cell of the memory cell has a 6F 2 structure. 장축의 행방향으로는 반복적으로 배치되고, 단축의 열방향으로는 그 중심축이 서로 엇갈리게 배치되고, 그 양측부에는 하부 전극용 콘택 패드와 연결되는 제1 영역을 가지고, 그 중심부에는 비트 라인용 콘택 패드와 연결되는 제2 영역을 가지는 액티브 영역;It is repeatedly arranged in the row direction of the major axis, and the central axes thereof are alternately arranged in the minor direction of the column direction, and both sides thereof have a first area connected to the contact pad for the lower electrode, and at the center thereof for the bit line. An active region having a second region connected to the contact pad; 상기 액티브 영역의 단축의 열방향으로 배치되고, 상기 액티브 영역의 제1 영역과 제2 영역 사이를 지나는 게이트 패턴;A gate pattern disposed in a short axis of the active region and passing between a first region and a second region of the active region; 상기 액티브 영역의 제2 영역과 일부가 연결되면서 나머지는 상기 액티브 영역과 중첩되지 않는 제3 영역에 배치되는 비트 라인용 콘택 패드;A bit line contact pad connected to a portion of the second region of the active region, the rest of which is disposed in a third region which does not overlap the active region; 상기 액티브 영역과 중첩되지 않으면서 상기 제3 영역에 배치되는 비트 라인용 콘택 패드와 연결되는 비트 라인;A bit line connected to a bit line contact pad disposed in the third area without overlapping the active area; 상기 액티브 영역의 제1 영역과 연결되는 하부 전극용 콘택 패드; 및A contact pad for a lower electrode connected to the first region of the active region; And 상기 하부 전극용 콘택 패드와 연결되는 하부 전극, 상기 하부 전극 상에 형성되는 유전막과 상부 전극을 포함하는 커패시터를 구비하는 반도체 메모리 셀 구조.And a capacitor including a lower electrode connected to the contact pad for the lower electrode and a dielectric layer and an upper electrode formed on the lower electrode. 제6 항에 있어서, 상기 단축의 열방향은 그 중심축을 서로 연결하면 기울기가 tanθ(0<θ<90)을 갖는 직선 형태로 배치되는 것을 특징으로 하는 반도체 메모리 셀 구조.7. The semiconductor memory cell structure according to claim 6, wherein the column directions of the short axis are arranged in a straight line having a tan θ (0 < θ < 90) when the central axes are connected to each other. 제6 항에 있어서, 상기 제3 영역은 상기 장축의 행방향의 사이에 위치하는 필드 영역인 것을 특징으로 하는 반도체 메모리 셀 구조.7. The semiconductor memory cell structure according to claim 6, wherein the third region is a field region located between the row directions of the long axis. 제6 항에 있어서, 상기 메모리 셀의 단위 셀은 6F2 구조인 것을 특징으로 하는 반도체 메모리 셀 구조.The semiconductor memory cell structure of claim 6, wherein the unit cell of the memory cell has a 6F 2 structure.
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