KR100651756B1 - Phase change memory device having phase change layer spacer, and fabricating method thereof - Google Patents
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Abstract
Description
도 1은 일반적인 상변화 메모리 소자의 부분 단면도이다.1 is a partial cross-sectional view of a general phase change memory device.
도 2a 및 도 2b는 본 발명자들에 의하여 출원한 상변화층 스페이서를 갖는 상변화 메모리 소자의 부분 단면도이다.2A and 2B are partial cross-sectional views of a phase change memory device having a phase change layer spacer filed by the present inventors.
도 3a 및 도 3b는 본 발명의 제1 실시예에 의한 상변화층 스페이서를 갖는 상변화 메모리 소자의 부분 단면도이다. 3A and 3B are partial cross-sectional views of a phase change memory device having a phase change layer spacer according to a first embodiment of the present invention.
도 4a 및 도 4b는 본 발명의 제2 실시예에 의한 상변화층 스페이서를 갖는 상변화 메모리 소자의 부분 단면도이다.4A and 4B are partial cross-sectional views of a phase change memory device having a phase change layer spacer according to a second embodiment of the present invention.
도 5 내지 도 10은 도 3a 및 도 3b에 도시한 본 발명에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 부분 단면도들이다. 5 to 10 are partial cross-sectional views illustrating a method of manufacturing a phase change memory device according to the present invention shown in FIGS. 3A and 3B.
도 11 내지 도 16은 도 4a 및 도 4b에 도시한 본 발명에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 부분 단면도들이다.11 through 16 are partial cross-sectional views illustrating a method of manufacturing a phase change memory device according to the present invention shown in FIGS. 4A and 4B.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200: 반도체 기판, 204a: 제1 하부 전극, 206a: 제1 발열 전극, 212a: 제1 상변화층 스페이서, 204b: 제2 하부 전극, 206b: 제2 발열 전극, 212b: 제2 상변화층 스페이서, 216c: 매몰 절연층, 218a, 218b: 상부 전극 200: semiconductor substrate, 204a: first lower electrode, 206a: first heating electrode, 212a: first phase change layer spacer, 204b: second lower electrode, 206b: second heating electrode, 212b: second phase
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 더 자세하게는 상변화층 스페이서를 갖는 상변화 메모리 소자 및 그 제조방법에 관한 것이다. The present invention relates to a phase change memory device and a method of manufacturing the same, and more particularly, to a phase change memory device having a phase change layer spacer and a method of manufacturing the same.
정보를 저장한 후, 전원을 차단하더라도 저장된 정보가 사라지지 않고 보존되는 특징을 가지고 있는 비휘발성 메모리 소자는 최근의 휴대용 개인 단말 기기의 폭발적인 수요 증가와 함께 비약적인 기술의 발전을 이루고 있다. 현재 모바일 기기용 비휘발성 메모리 소자 시장의 대부분은 플래쉬 메모리 소자가 점하고 있는 실정이다. 이는 플래쉬 메모리 소자가 기존의 실리콘 반도체 공정을 기반으로 저비용/고밀도의 장점을 십분 발휘하고 있기 때문이다. The nonvolatile memory device, which has the characteristic that the stored information does not disappear even after the power is turned off after storing the information, has made rapid advances with the explosive demand of portable personal terminal devices in recent years. Currently, most of the market for nonvolatile memory devices for mobile devices is occupied by flash memory devices. This is because flash memory devices offer the advantages of low cost and high density based on existing silicon semiconductor processes.
하지만, 플래쉬 메모리 소자는 정보의 저장에 비교적 높은 전압을 사용해야 한다는 점과 정보의 반복 저장 횟수가 제한된다는 점 등의 문제 때문에, 이를 극복하기 위한 차세대 비휘발성 메모리 소자에 대한 연구 개발이 활발히 진행되고 있다. However, due to problems such as the use of a relatively high voltage for storing information and the limited number of repetitive storage of information, researches and developments of next-generation nonvolatile memory devices have been actively conducted to overcome them. .
차세대 비휘발성 메모리 소자는 정보 저장 방법에 따라 크게 두 가지 형태로 나눌 수 있다. 첫번째는 커패시터형 메모리 소자이며, 두번째는 레지스터형 메모리 소자이다. Next-generation nonvolatile memory devices can be classified into two types according to information storage methods. The first is a capacitor type memory device, and the second is a resistor type memory device.
커패시터형 메모리 소자의 대표적인 예로는 강유전체 재료를 이용한 강유전체 메모리 소자가 대표적이다. 강유전체 메모리 소자는 전압을 인가하였을 때 커패시터를 구성하는 강유전체 박막의 분극 방향을 일정 방향으로 정렬시켜 이 분극 방향의 차이로부터 저장된 정보의 종류를 판독하는 형식을 취한다. 그런데, 상기 강유전체 메모리 소자는 고집적화가 어렵고 파괴적(destructive)으로 데이터를 읽어야 하는 치명적인 결함을 가지고 있다. A representative example of a capacitor type memory device is a ferroelectric memory device using a ferroelectric material. The ferroelectric memory element has a form in which the polarization direction of the ferroelectric thin film constituting the capacitor is aligned in a predetermined direction when a voltage is applied, and the type of stored information is read out from the difference in the polarization direction. However, the ferroelectric memory device has a fatal defect in that data is difficult to be integrated and destructive.
상기 레지스터형 비휘발성 메모리 소자는 자기 저항 메모리 소자와 상변화 메모리 소자가 대표적이다. 자기 저항 메모리 소자(Magneto-resistive RAM, MRAM)의 경우, 두 자성 재료 사이에 매우 얇은 절연층을 삽입한 형태의 소자 구조를 가지고 있다. 자기 저항 메모리 소자는 절연층을 둘러싼 두 자성 재료의 스핀 분극 방향을 제어하여 정보를 저장하며, 스핀 분극 방향이 동일한 경우와 상이한 경우 사이의 절연층을 통과하는 터널 전류의 크기, 즉 저항의 크기로부터 저장된 정보의 종류를 판독하는 방식이다. 상기 자기 저항 메모리 소자는 작은 센싱 마진 및 고집적화의 어려움을 가지고 있다. The resistive nonvolatile memory device is typically a magnetoresistive memory device and a phase change memory device. Magneto-resistive RAM (MRAM) has a device structure in which a very thin insulating layer is inserted between two magnetic materials. The magnetoresistive memory element stores information by controlling the spin polarization direction of two magnetic materials surrounding the insulating layer, and from the magnitude of the tunnel current passing through the insulating layer between the cases where the spin polarization directions are the same and different from each other, that is, the magnitude of the resistance. The type of stored information is read. The magnetoresistive memory device has a small sensing margin and difficulty in high integration.
상변화 메모리(Phase-Change RAM, PRAM) 소자는 재료가 갖는 결정 상태에 따라 그 저항값이 바뀌는 상변화 재료를 이용하여 적절한 조건의 전류 또는 전압의 인가 방법을 선택함으로써 재료가 갖는 결정 상태를 제어하는 방법으로 정보를 저장하고, 재료의 결정 상태에 따른 저항값의 변화로부터 저장된 정보의 종류를 판독하는 방식이다. Phase-Change RAM (PRAM) devices control the crystal state of a material by selecting a method of applying current or voltage under appropriate conditions by using a phase-change material whose resistance value changes according to the crystal state of a material. It is a method of storing information and reading the type of stored information from the change of the resistance value according to the crystal state of the material.
상기 상변화 메모리 소자는 DRAM 및 플래쉬 메모리 소자의 성능을 통합할 차세대 메모리 소자로 고려되고 있고, 집적화에 따른 큰 문제가 없어 보이고 고집적화에 다른 재료 특성의 열화가 전혀 없는 새로운 차원의 메모리로 여겨지고 있다. 상기 상변화 메모리 소자는 현재까지 CD-RW나 DVD 등의 광저장 정보 장치에 주로 사용되어 오던 칼코게나이드 금속 합금계의 상변화 재료를 그대로 사용할 수 있으며, 제조 공정이 기존의 실리콘 기반 소자 제작 공정과 잘 정합하기 때문에 DRAM과 동등한 정도 이상의 집적도를 쉽게 구현할 수 있다는 점이 장점이다. The phase change memory device is considered as a next-generation memory device that integrates the performance of DRAM and flash memory devices, and is regarded as a new level of memory that does not have a big problem due to integration and does not deteriorate other material characteristics due to high integration. The phase change memory device may use a chalcogenide metal alloy phase change material, which has been mainly used in optical storage information devices such as CD-RW and DVD, and the manufacturing process is a conventional silicon-based device manufacturing process. The advantage is that it can be easily integrated with DRAM or more.
상변화 메모리 소자는 구조적으로 비교적 간단한 적층 구조로 제작이 용이하고, 제조 공정이 단순하고 셀 크기를 기존의 메모리 소자에 비해 크게 줄일 수 있다는 장점을 가지고 있다. 또한, 경쟁 기술인 MRAM 및 FRAM 등에 비해 용량 대비 저가격화 달성이 용이하다. 따라서, 지금까지의 기술 개발 상황으로 보아 현재의 플래쉬 메모리 소자를 대체할 수 있는 가장 유력한 차세대 비휘발성 메모리 소자 후보로서 큰 주목을 모으고 있다.The phase change memory device has an advantage of being easy to fabricate with a relatively simple stacked structure, a simple manufacturing process, and a significantly reduced cell size compared to a conventional memory device. In addition, it is easier to achieve lower cost compared to the competing technologies MRAM and FRAM. Therefore, in view of the state of the art development so far, it is attracting great attention as the most promising next-generation nonvolatile memory device candidate that can replace the current flash memory device.
다만, 기존의 메모리 소자의 대용량화 및 고집적화 경향을 감안한다면, 디자인 룰의 감축(shrink)에 따라, 포토 공정에서 인접하는 두개의 단위 상변화 메모리 소자간의 포토 미스얼라인은 불가피하다. 두 개의 단위 상변화 메모리 소자간에 포토 미스얼라인이 발생할 경우 인접하는 단위 상변화 메모리 소자들간에 쇼트(short)가 되고 전기적 특성 산포는 매우 나빠진다. However, in consideration of the trend toward larger capacity and higher integration of existing memory devices, photo misalignment between two adjacent unit phase change memory devices is inevitable in the photo process due to shrinking design rules. When photo misalignment occurs between two unit phase change memory devices, a short is generated between adjacent unit phase change memory devices, and electrical property distribution becomes very poor.
따라서, 포토 미스얼라인을 획기적으로 개선할 수 있는 새로운 상변화 메모리 소자를 개발하는 것이 필요하다. 만일, 두개의 단위 상변화 메모리 소자간의 포 토 미스얼라인을 방지할 수 있는 상변화 메모리 소자가 실현된다면, 메모리 소자의 절대적인 집적도를 크게 향상시킬 수 있어 차세대 디지털 휴대 단말기기용 비휘발성 메모리 소자로서 기대가 매우 높다. Therefore, it is necessary to develop a new phase change memory device capable of significantly improving the photo misalignment. If a phase change memory device that can prevent photo-misalignment between two unit phase change memory devices is realized, the absolute integration of the memory device can be greatly improved, which is expected as a nonvolatile memory device for the next generation digital portable terminal device. Is very high.
따라서, 본 발명이 이루고자 하는 기술적 과제는 포토 미스얼라인을 개선시킬 수 있는 상변화층 스페이서를 갖는 상변화 메모리 소자를 제공하는 데 있다. Accordingly, an object of the present invention is to provide a phase change memory device having a phase change layer spacer capable of improving photo misalignment.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 상변화층 스페이서를 갖는 상변화 메모리 소자의 제조방법을 제공하는 데 있다. Another object of the present invention is to provide a method of manufacturing a phase change memory device having the phase change layer spacer.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 상변화 메모리 소자는 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판을 포함한다. 상기 제1 단위 상변화 메모리 소자 부분에는 제1 하부 전극 및 제1 발열 전극이 순차적으로 형성되어 있고, 상기 제1 발열 전극 상에는 외측으로 기울기를 갖게 제1 상변화층 스페이서가 형성되어 있다. In order to achieve the above technical problem, the phase change memory device according to the present invention includes a semiconductor substrate defined by a first unit phase change memory device portion and a second unit phase change memory device portion. A first lower electrode and a first heating electrode are sequentially formed in the first unit phase change memory device, and a first phase change layer spacer is formed on the first heating electrode to have an inclination toward the outside.
상기 제2 단위 상변화 메모리 소자 부분에는 제2 하부 전극 및 제2 발열 전극이 순차적으로 형성되어 있고, 상기 제2 발열 전극 상에는 외측으로 기울기를 갖고 상기 제1 상변화층 스페이서와 대향하게 제2 상변화층 스페이서가 형성되어 있다. A second lower electrode and a second heating electrode are sequentially formed in the second unit phase change memory device, and the second phase electrode is inclined outwardly on the second heating electrode and faces the first phase change layer spacer. The change layer spacer is formed.
상기 제1 단위 상변화 메모리 소자 부분의 제1 하부 전극, 제1 발열전극 및 제1 상변화층 스페이서와, 상기 제2 단위 상변화 메모리 소자 부분의 제2 하부 전 극, 제2 발열전극 및 제2 상변화층 스페이서를 절연하는 매몰 절연층이 형성되어 있다. 상기 제1 상변화층 스페이서 및 제2 상변화층 스페이서 상에는 상부 전극이 형성되어 있다. A first lower electrode, a first heating electrode, and a first phase change layer spacer of the first unit phase change memory element part, a second lower electrode, a second heating electrode, and a first lower electrode of the second unit phase change memory element part; The buried insulating layer which insulates the two phase change layer spacer is formed. An upper electrode is formed on the first phase change layer spacer and the second phase change layer spacer.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분으로 한정된 반도체 기판 상에 하부 전극용 제1 도전막 및 발열 전극용 제2 도전막을 순차적으로 형성한다. 상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분의 경계 부분의 상기 제2 도전막 상에 제1 절연층 패턴을 형성한다. In order to achieve the above technical problem, the present invention provides a first conductive film for a lower electrode and a second conductive film for a heating electrode on a semiconductor substrate defined by a first unit phase change memory device part and a second unit phase change memory device part. Form sequentially. A first insulating layer pattern is formed on the second conductive film at a boundary portion between the first unit phase change memory device portion and the second unit phase change memory device portion.
상기 제1 절연층 패턴의 외측벽에, 상기 제1 단위 상변화 메모리 소자 부분의 제1 상변화층 스페이서 및 제2 단위 상변화 메모리 소자 부분의 제2 상변화층 스페이서를 형성한다. 상기 제2 도전막 및 제1 도전막을 패터닝하여 상기 제1 단위 상변화 메모리 소자 부분에 제1 하부 전극 및 제1 발열전극을 형성하고, 상기 제2 단위 상변화 메모리 소자 부분에 제2 하부 전극 및 제2 발열 전극을 형성하고, 상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분 사이에는 홀을 형성한다.A first phase change layer spacer of the first unit phase change memory element portion and a second phase change layer spacer of the second unit phase change memory element portion are formed on an outer wall of the first insulating layer pattern. Patterning the second conductive layer and the first conductive layer to form a first lower electrode and a first heating electrode in a portion of the first unit phase change memory element, and a second lower electrode and a portion of the second unit phase change memory element; A second heating electrode is formed, and a hole is formed between the first unit phase change memory device part and the second unit phase change memory device part.
상기 홀에 절연 물질층을 매립하여 상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분을 절연하는 매몰 절연층을 형성한다. 상기 제1 상변화층 스페이서 및 제2 상변화층 스페이서 상에 상부 전극을 형성한다.A buried insulating layer is formed in the hole to insulate the first unit phase change memory device and the second unit phase change memory device. An upper electrode is formed on the first phase change layer spacer and the second phase change layer spacer.
이상과 같이 본 발명의 상변화 메모리 소자는 외측으로 기울기를 갖는 스페이서 형태로 상변화층 스페이서를 구비하여 단위 상변화 메모리 소자들 간에 미스 얼라인을 방지하고, 디자인 룰이 감소하더라도 제1 상변화층 스페이서 및 제2 상변화층 스페이서간의 전기적 연결에 의한 쇼트를 방지할 수 있다. As described above, the phase change memory device of the present invention includes a phase change layer spacer in the form of a spacer having an inclination toward the outside to prevent misalignment between the unit phase change memory devices and to reduce the design rule. Short circuit due to electrical connection between the spacer and the second phase change layer spacer can be prevented.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, embodiments of the present invention illustrated below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the size or thickness of films or regions is exaggerated for clarity.
도 1은 일반적인 상변화 메모리 소자의 부분 단면도이다. 1 is a partial cross-sectional view of a general phase change memory device.
구체적으로, 일반적인 상변화 메모리 소자는 반도체 기판(10) 상에 하부 전극(14) 및 발열 전극(16)이 형성되어 있다. 상기 발열 전극(16) 상에 상기 발열 전극을 노출하는 홀(19)을 갖는 제1 절연층 패턴(18)이 형성되어 있다. 상기 홀(19)을 매립하면서 상기 발열 전극(16) 및 제1 절연층 패턴(18) 상에 상변화층 패턴(20)이 형성되어 있다. 상기 상변화층 패턴(20) 상에 상부 전극(22)이 형성되어 있다.In detail, in the general phase change memory device, the
상기 상변화 메모리 소자는 전류 또는 전압을 인가하여 상변화층 패턴(20)의 결정 상태를 제어함으로써 온오프의 한 비트 동작을 수행한다. 다시 말해, 도 1의 일반적인 상변화 메모리 소자는 하부 전극(14), 발열 전극(16), 상변화층 패턴(20) 및 상부 전극(22)으로 하나의 단위 상변화 메모리 소자를 구성함으로써 온오프의 한 비트 동작을 수행한다. The phase change memory device performs a one-bit operation of on and off by applying a current or a voltage to control the crystal state of the phase
그런데, 도 1의 일반적인 상변화 메모리 소자는 상변화층 패턴(20)을 포토 리소그래피 및 식각 공정에 의하여 패터닝하여 형성하기 때문에, 상변화 메모리 소자가 고집적화됨에 따라 상변화층 패턴(20)의 미스얼라인이 필연적으로 발생한다.However, since the phase change memory device of FIG. 1 is formed by patterning the phase
상기 상변화층 패턴의 미스얼라인을 방지할 수 있는 구조로, 본 발명자들이 2005년 8월 25일자로 한국특허출원 제2005-78388호로 "상변화층 스페이서를 갖는 상변화 메모리 소자 및 그 제조방법"이라는 명칭으로 출원한 바 있다. 여기에, 도 2a 및 도 2b를 참고로 하여 간단하게 기재한다. As a structure capable of preventing misalignment of the phase change layer pattern, the inventors of the present invention disclose a phase change memory device having a phase change layer spacer and a method of manufacturing the same as Korean Patent Application No. 2005-78388 dated August 25, 2005. Filed under the name ". Here, it briefly describes with reference to FIG. 2A and FIG. 2B.
도 2a 및 도 2b는 본 발명자들에 의하여 출원한 상변화층 스페이서를 갖는 상변화 메모리 소자의 부분 단면도이다. 2A and 2B are partial cross-sectional views of a phase change memory device having a phase change layer spacer filed by the present inventors.
구체적으로, 도 2a 및 도 2b의 상변화층 스페이서를 갖는 상변화 메모리 소자는 제1 단위 상변화 메모리 소자 부분(a) 및 제2 단위 상변화 메모리 소자 부분(b)으로 한정된 반도체 기판(100)을 포함한다. Specifically, the phase change memory device having the phase change layer spacers of FIGS. 2A and 2B may include the
상기 제1 단위 상변화 메모리 소자 부분(a)에는 제1 하부 전극(104a) 및 제1 발열 전극(106a)이 순차적으로 형성되어 있다. 상기 제1 발열 전극(106a) 상에는 제1 절연층 패턴(108a)이 형성되어 있고, 상기 제1 절연층 패턴(108a)의 내측벽에 제1 상변화층 스페이서(112a)가 형성되어 있다. A first
상기 제2 단위 상변화 메모리 소자 부분(b)에는 제2 하부 전극(104b) 및 제2 발열 전극(106b)이 순차적으로 형성되어 있다. 상기 제2 발열 전극(106b) 상에는 제2 절연층 패턴(108b)이 형성되어 있고, 상기 제2 절연층 패턴(108b)의 내측벽에 상기 제1 상변화층 스페이서(112a)와 대향하여(마주보게) 제2 상변화층 스페이서 (112b)가 형성되어 있다. The second
상기 제1 단위 상변화 메모리 소자 부분(a)과 제2 단위 상변화 메모리 소자 부분(b)은 제1 상변화층 스페이서(112a) 및 제2 상변화층 스페이서(112b)에 인접하여 홀에 매몰된 매몰 절연층(116a)에 의하여 절연되어 있다. 상기 제1 단위 상변화 메모리 소자 부분(a)의 제1 절연층 패턴(108a) 및 제1 상변화층 스페이서(112a)와, 상기 제2 단위 상변화 메모리 소자 부분(b)의 제2 절연층 패턴(108b) 및 제2 상변화층 스페이서(112b) 상에는 상부 전극(118a, 118b)이 형성되어 있다. The first unit phase change memory element part (a) and the second unit phase change memory element part (b) are buried in a hole adjacent to the first phase
도 2a 및 도 2b의 본 발명의 상변화 메모리 소자의 제1 상변화층 스페이서(112a) 및 제2 상변화층 스페이서(112b)를 포토 리소그래피 및 식각 공정에 의하여 형성하지 않고 스페이서 형태로 형성한다. 이에 따라, 본 발명의 상변화 메모리 소자는 소자가 고집적화 되더라도 도 1의 일반적인 상변화 메모리 소자와 다르게 상변화층 스페이서(112a, 112b)의 미스얼라인을 방지할 수 있다. 2A and 2B, the first phase
그러나, 도 2a 및 도 2b의 상변화 메모리 소자는 디자인 룰이 감소되어 홀(114)의 크기가 감소하면 상기 상변화층 스페이서들(112a, 112b)간의 거리가 점차 감소한다. 이렇게 될 경우, 도 2a 및 도 2b의 상변화 메모리 소자는 마주 보는 상변화층 스페이서들간(112a, 112b)의 전기적 연결에 의한 쇼트가 불가피하게 발생할 수 있다. However, in the phase change memory device of FIGS. 2A and 2B, when the design rule is reduced and the size of the
도 3a 및 도 3b는 본 발명의 제1 실시예에 의한 상변화층 스페이서를 갖는 상변화 메모리 소자의 부분 단면도이다. 3A and 3B are partial cross-sectional views of a phase change memory device having a phase change layer spacer according to a first embodiment of the present invention.
구체적으로, 도 3a는 멀티 비트 동작을 수행할 수 있는 상변화 메모리 소자 이고, 도 3b는 싱글 비트 동작을 수행하는 상변화 메모리 소자이다. 보다 상세하게, 본 발명에 의한 상변화층 스페이서를 갖는 상변화 메모리 소자는 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)으로 한정된 반도체 기판(200)을 포함한다. Specifically, FIG. 3A is a phase change memory device capable of performing a multi-bit operation, and FIG. 3B is a phase change memory device performing a single bit operation. More specifically, the phase change memory device having the phase change layer spacer according to the present invention may include the
상기 제1 단위 상변화 메모리 소자 부분(c)에는 제1 하부 전극(204a) 및 제1 발열 전극(206a)이 순차적으로 형성되어 있다. 상기 제1 발열 전극(206a) 상에는 외측으로 기울기를 갖는 제1 상변화층 스페이서(212a)가 형성되어 있고, 상기 제1 상변화층 스페이서(212a)에 접하여 제1 매몰 절연층(216a)이 형성되어 있다. The first
상기 제2 단위 상변화 메모리 소자 부분(d)에는 제2 하부 전극(204b) 및 제2 발열 전극(206b)이 순차적으로 형성되어 있다. 상기 제2 발열 전극(206b) 상에는 외측으로 기울기를 갖고 상기 제1 상변화층 스페이서(212a)와 대향하여(마주보게) 제2 상변화층 스페이서(212b)가 형성되어 있고, 상기 제2 상변화층 스페이서(212b)에 접하여 제2 매몰 절연층(216b)이 형성되어 있다. A second
상기 제1 단위 상변화 메모리 소자 부분(c)과 제2 단위 상변화 메모리 소자 부분(d)은 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)에 인접하여 형성된 홀(214)에 매립된 제3 매몰 절연층(216c)에 의하여 절연되어 있다. The first unit phase change memory element portion c and the second unit phase change memory element portion d may be formed to have holes adjacent to the first phase
상기 제1 단위 상변화 메모리 소자 부분(c)의 제1 매몰 절연층(216a) 및 제1 상변화층 스페이서(212a)와, 상기 제2 단위 상변화 메모리 소자 부분(d)의 제2 매몰 절연층(216b) 및 제2 상변화층 스페이서(212b) 상에는 상부 전극(218a, 218b)이 형성되어 있다. A first buried insulating
상기 상부 전극(218a, 218b)은 상기 제1 단위 상변화 메모리 소자 부분(c)과 제2 단위 상변화 메모리 소자 부분(d)에 도 3a와 같이 서로 연결되어 형성되거나, 도 3b와 같이 각각 분리되어 형성되어 있다. 다시 말해, 도 3a에서는 상기 제1 단위 상변화 메모리 소자 부분(c)과 제2 단위 상변화 메모리 소자 부분(d) 모두에 걸쳐서 상부 전극(218a)이 형성되어 있지만, 도 3b에서는 상기 제1 단위 상변화 메모리 소자 부분(c)과 제2 단위 상변화 메모리 소자 부분(d)에 각각 상부 전극(118b)이 형성되어 있다. The
이와 같이 구성되는 상변화 메모리 소자는 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)에 각각 전류 또는 전압을 인가하여 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)의 결정 상태를 각각 제어함으로써 온오프의 동작을 수행한다. The phase change memory device configured as described above may include a first phase
도 3b의 본 발명의 상변화층 스페이서를 갖는 상변화 메모리 소자는 제1 하부 전극(204a), 제1 발열 전극(206a), 제1 상변화층 스페이서(212a) 및 상부 전극(218b)으로 제1 단위 상변화 메모리 소자를 구성함으로써 온오프의 한 비트 동작을 수행한다. 그리고, 도 3b의 본 발명의 상변화 메모리 소자는 제2 하부 전극(204b), 제2 발열 전극(206b), 제2 상변화층 스페이서(212b) 및 상부 전극(218b)으로 제2 단위 상변화 메모리 소자를 구성함으로써 온오프의 한 비트 동작을 수행한다. The phase change memory device having the phase change layer spacer of FIG. 3B of FIG. 3B includes a first
그런데, 도 3a와 같이 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b) 상에서 서로 연결된 상부 전극(218a)을 형성한 경우, 상기 제1 단위 상변화 메모리 소자 및 제2 단위 상변화 메모리 소자는 각각 비트 동작을 수행하고 하 나의 상부 전극(218a)에 의해 두 개의 단위 상변화 메모리 소자의 비트 동작이 제어되는 멀티 비트 동작을 수행한다. 이렇게 멀티 비트 동작을 수행할 경우 집적도를 향상시킬 수 있다.However, when the
그리고, 도 3b와 같이 상기 제1 단위 상변화 메모리 소자의 상부 전극(218b) 및 제2 단위 상변화 메모리 소자의 상부 전극(218b)은 서로 분리되게 구성함으로써 개별 상부 전극(218b)에 의해 하나의 단위 상변화 메모리 소자의 동작이 제어되는 싱글 비트 동작이 가능하다.As illustrated in FIG. 3B, the
이상과 같은 본 발명의 상변화 메모리 소자의 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)를 포토 리소그래피 및 식각 공정에 의하여 형성하지 않고 스페이서 형태로 형성한다. 이에 따라, 본 발명의 상변화 메모리 소자는 소자가 고집적화 되더라도 일반적인 상변화 메모리 소자와 다르게 상변화층 스페이서의 미스얼라인을 방지할 수 있다.As described above, the first phase
더하여, 본 발명의 상변화 메모리 소자는 상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)가 제3 매몰 절연층(216c)을 기준으로 외측으로 기울기를 갖기 때문에, 상변화 메모리 소자의 디자인 룰이 감소되어 홀(214)의 크기가 감소되더라도 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)의 전기적 연결에 의한 쇼트가 발생하지 않는다. In addition, in the phase change memory device of the present invention, since the first phase
도 4a 및 도 4b는 본 발명의 제2 실시예에 의한 상변화층 스페이서를 갖는 상변화 메모리 소자의 부분 단면도이다. 4A and 4B are partial cross-sectional views of a phase change memory device having a phase change layer spacer according to a second embodiment of the present invention.
구체적으로, 도 4a 및 도 4b에서, 도 3a 및 도 3b와 동일한 참조번호는 동 일한 부재를 나타낸다. 도 4a 및 도 4b의 제2 실시예의 상변화 메모리 소자는 도 3a 및 도 3b의 제1 실시예의 상변화 메모리 소자와 비교하여, 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)가 각각 제2 절연층 패턴(308a) 및 제3 절연층 패턴(308b)의 외측벽에 형성된 것을 제외하고는 동일하다. Specifically, in Figs. 4A and 4B, the same reference numerals as in Figs. 3A and 3B denote the same members. The phase change memory device of the second embodiment of FIGS. 4A and 4B may have a first phase
즉, 제1 단위 상변화 메모리 소자 부분(c)에서는 제2 절연층 패턴(308a)의 외측벽에 제1 상변화층 스페이서(212a)가 형성되어 있고, 제2 단위 상변화 메모리 소자 부분(d)에서는 제3 절연층 패턴(308b)의 외측벽에 제2 상변화층 스페이서(212b)가 형성되어 있다. 따라서, 본 발명의 제2 실시예에 의한 상변화 메모리 소자는 고집적화 되더라도 상기 제2 절연층 패턴(308a) 및 제3 절연층 패턴(308b)에 의하여 상기 제1 및 제2 상변화층 스페이서(212a, 212b)들 간의 연결을 확실히 방지할 수 있기 때문에 상기 제1 및 제2 상변화층 스페이서들(212a, 212b)간의 전기적 연결에 의한 쇼트를 더욱 방지할 수 있다. That is, in the first unit phase change memory device portion c, the first phase
도 5 내지 도 10은 도 3a 및 도 3b에 도시한 본 발명에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 부분 단면도들이다. 5 to 10 are partial cross-sectional views illustrating a method of manufacturing a phase change memory device according to the present invention shown in FIGS. 3A and 3B.
도 5를 참조하면, 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)으로 한정되어 있는 반도체 기판(200), 예컨대 실리콘 기판 상부에 상변화 메모리 소자의 하부 전극용 제1 도전막(204) 및 발열 전극용 제2 도전막(206)을 순차적으로 적층한다. Referring to FIG. 5, the lower portion of the phase change memory element is disposed on the
상기 하부 전극용 제1 도전막(204)은 두 개의 단위 상변화 메모리 소자의 하부 단자 역할을 하며 저저항의 금속막으로 형성한다. 상기 하부 전극용 제1 도전막 (204)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 등의 금속 물질, 금속 합금 또는 금속 화합물로 형성한다. The lower conductive first
상기 발열 전극용 제2 도전막(206)은 후에 형성되는 상변화층 스페이서와의 접촉 부분에서 상변화층의 결정 상태를 변화시키기에 충분한 열을 발생시키는 역할을 한다. 이것은 하부 전극용 제1 도전막(204)을 통해 공급된 전류에 의해 달성되며, 따라서 발열 전극용 제2 도전막(206)의 저항은 일반적인 금속 전극에 비해 높다. The second
상기 발열 전극용 제2 도전막(206)을 구성하는 재료의 선택은 상변화 메모리 소자의 동작 특성을 결정짓는 중요한 요소이다. 상기 발열 전극용 제2 도전막(206)은 티탄질화물(TiN), 티탄산질화물(TiON), 티탄알루미늄질화물(TiAlN), 탄탈알루미늄질화물(TaAlN), 또는 탄탈실리콘질화물(TaSiN)로 형성한다. 상기 발열 전극용 제2 도전막(206)은 하나의 막질로도 형성할 수 있고, 복수개의 막질로도 형성할 수 있다.The selection of the material constituting the second
이어서, 상기 발열 전극용 제2 도전막(206) 상에 절연 물질층(208)을 형성한 후 패터닝하여 W1의 폭을 갖는 제1 절연층 패턴(208a)을 형성한다. 상기 제1 절연층 패턴(208a)의 형성으로 인해 발열성 전극용 제2 도전막(206)의 일부 표면이 노출된다. 상기 제1 절연층 패턴(208a)은 상기 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)의 경계 부분에 형성한다. 상기 제1 절연층 패턴(208)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다. Subsequently, an insulating
도 6을 참조하면, 상기 제1 절연층 패턴(208a)이 형성되어 있는 반도체 기판(200)의 전면에 상변화층(212)을 형성한다. 상기 상변화층(212)은 상변화 메모리 소자를 구성하는 가장 핵심적인 재료이다. 상기 상변화층(212)은 칼코게나이드 계열 금속 원소의 합금으로 구성된다. 상변화층(212)은 금속 합금의 구성 원소 및 조성에 따라 다양한 상변화 특성을 가지며, 이것은 상변화 메모리 소자의 동작에 매우 중요한 역할을 한다. Referring to FIG. 6, a
상기 상변화층(212)을 구성하는 칼코게나이드 계열 금속 원소의 대표적인 예는, Ge, Se, Sb, Te, Sn, As 등이며, 이 원소들의 적절한 조합에 의해 상기 칼코게나이드 상변화 재료가 형성된다. 아울러, 상기 상변화층(212)의 특성 향상을 위해서는 상기 칼코게나이드계 금속 원소의 조합 이외에, Ag, In, Bi, Pb 등의 원소가 혼합될 수 있다. 광저장 장치의 응용예에서 폭넓게 사용되는 재료로는, Ge, Sb, Te이 2:2:5 의 비율로 조합된 Ge2Sb2Te5가 가장 일반적이며, 상변화 메모리 소자의 제조에도 이 재료를 사용할 수 있다. 상기 상변화층(212)의 형성 방법으로는 다원계 스퍼터링 성막법 또는 일원계 전자빔 증착법 등을 사용할 수 있다. Typical examples of the chalcogenide-based metal elements constituting the
다음에, 상기 상변화층(212)을 스페이서 식각하여 상기 제1 절연층 패턴(208a)의 외측벽에 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)를 형성한다. 상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)는 각각 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)에 형성된다.Next, the
상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)는 포토 리소그래피 및 식각 공정에 의하여 형성하지 않고 스페이서 형태로 형성한다. 이에 따라, 본 발명의 상변화 메모리 소자는 소자가 고집적화 되더라도 일반적인 상변화 메모리 소자와 다르게 상변화층 스페이서(212a, 212b)의 미스얼라인을 방지할 수 있다. 더하여, 상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)는 상기 제1 절연층 패턴(208a)의 외측벽에 형성되기 때문에 소자가 고집적화 되더라도 상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)는 서로 쇼트되지 않는다. The first phase
도 7을 참조하면, 상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)를 식각 마스크로 상기 제1 절연층 패턴(208a), 발열 전극용 제2 도전막(206) 및 하부 전극용 제1 도전막(204)을 식각하여 패터닝한다. 상기 식각 과정으로 인해 상기 제1 절연층 패턴(208a)은 제거된다. Referring to FIG. 7, the first insulating
결과적으로, 제1 단위 상변화 메모리 소자 부분(c)에는 제1 발열 전극(206a) 및 제1 하부 전극(204a)이 형성되고, 제2 단위 상변화 메모리 소자 부분(d)에는 제2 발열 전극(206b) 및 제2 하부 전극(204b)이 형성된다. 그리고, 상기 반도체 기판(200) 상에는 홀(214)이 형성된다.As a result, a
도 8을 참조하면, 상기 홀(214)을 매립하면서 상기 제1 상변화층 스페이서(212a), 제2 상변화층 스페이서(212b), 제1 발열 전극(206a) 및 제2 발열 전극(206b) 상에 제2 절연 물질층(216)을 형성한다. 상기 제2 절연 물질층(216)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다. Referring to FIG. 8, the first phase
도 9를 참조하면, 상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)를 노출하도록 상기 제2 절연 물질층(216)을 평탄화시킨다. 이렇게 되면, 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)에 각각 제1 매몰 절연층(216a) 및 제2 매몰 절연층(216b)을 형성하고, 상기 홀(214) 내에는 매립되는 제3 매몰 절연층(216c)을 형성한다. 상기 제3 매몰 절연층(216c)은 상기 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)을 절연시키는 역할을 수행한다. Referring to FIG. 9, the second insulating
도 10a 및 도 10b를 참조하면, 상기 제1 단위 상변화 메모리 소자 부분(c)의 제1 상변화층 스페이서(212a), 상기 제2 단위 상변화 메모리 소자 부분(d)의 제2 상변화층 스페이서(212b), 및 제1 내지 제3 매몰 절연층(216a, 216b, 216c) 상에 상부 전극용 제3 도전막(218)을 형성한다. 상기 상부 전극용 제3 도전막(218)은 상기 하부 전극용 제1 도전막(204)과 마찬가지로 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 등의 금속 물질, 금속 합금 또는 금속 화합물로 형성한다. 10A and 10B, a first phase
이어서, 상기 상부 전극용 제3 도전막(218) 상에, 상기 상부 전극용 제3 도전막(218)을 일부 노출하는 제2 포토레지스트 패턴(220a, 220b)을 형성한다. 상기 제2 포토레지스트 패턴(220a, 220b)은 사진식각공정을 이용하여 형성한다. 도 10a에 도시한 상기 제2 포토레지스트 패턴(220a)은 제1 및 제2 상변화층 스페이서(212a, 212b) 상부에 걸쳐 형성되며, 도 10b에 도시한 제2 포토레지스트 패턴(220b)은 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)에 각각에 분리되어 형성된다. Subsequently,
이어서, 상기 도 10a 및 도 10b에 도시한 제2 포토레지스트 패턴(220a, 220b)을 식각 마스크로 상기 상부 전극용 제3 도전막(218)을 식각하여 상부 전극(218a, 218b)을 형성함으로써 각각 도 3a 및 도 3b에 도시한 상변화 메모리 소자를 완성한다. 다시 말해, 상기 도 10a에서는, 상기 제2 포토레지스트 패턴(220a)을 식각 마스크로 상기 상부 전극용 제3 도전막(218)을 식각하여 도 3a에 도시한 상부 전극(218a)을 형성하여 상변화 메모리 소자를 완성한다. 도 10b에서는, 상기 제2 포토레지스트 패턴(220b)을 식각 마스크로 상기 상부 전극용 제3 도전막(218)을 식각하여 도 3b에 도시한 바와 같은 상부 전극(218b)을 형성하여 상변화 메모리 소자를 완성한다. Subsequently, the third
도 11 내지 도 16은 도 4a 및 도 4b에 도시한 본 발명에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 부분 단면도들이다. 도 11 내지 도 16에서, 도 도 5 내지 도 10과 동일한 참조번호는 동일한 부재를 나타낸다. 11 through 16 are partial cross-sectional views illustrating a method of manufacturing a phase change memory device according to the present invention shown in FIGS. 4A and 4B. In Figs. 11 to 16, the same reference numerals as Figs. 5 to 10 denote the same members.
도 11을 참조하면, 도 5와 같이 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)으로 한정되어 있는 반도체 기판(200), 예컨대 실리콘 기판 상부에 상변화 메모리 소자의 하부 전극용 제1 도전막(204) 및 발열 전극용 제2 도전막(206)을 순차적으로 적층한다. Referring to FIG. 11, a phase change is formed on a
이어서, 상기 발열 전극용 제2 도전막(206) 상에 제1 절연 물질층(306)을 형성한 후 패터닝하여, 도 5의 제1 절연층 패턴(208a)보다는 넓은 W2의 폭을 갖는 제1 절연층 패턴(308)을 형성한다. 상기 제1 절연층 패턴(308)의 형성으로 인해 발열성 전극용 제2 도전막(206)의 일부 표면이 노출된다. 상기 제1 절연층 패턴(308)은 상기 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)의 경계 부분을 포함하여 넓은 영역에 걸쳐 형성한다. 상기 제1 절연층 패턴(308)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다. Subsequently, a first insulating
도 12를 참조하면, 상기 제1 절연층 패턴(308)이 형성되어 있는 반도체 기판(200)의 전면에 도 6과 같이 상변화층(212)을 형성한다. 이어서, 상기 상변화층(212)을 스페이서 식각하여 상기 제1 절연층 패턴(308)의 외측벽에 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)를 형성한다. Referring to FIG. 12, the
상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)는 포토 리소그래피 및 식각 공정에 의하여 형성하지 않고 스페이서 형태로 형성한다. 이에 따라, 본 발명의 상변화 메모리 소자는 소자가 고집적화 되더라도 일반적인 상변화 메모리 소자와 다르게 상변화층 스페이서(212a, 212b)의 미스얼라인을 방지할 수 있다. 더하여, 상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)는 상기 제1 절연층 패턴(308)의 외측벽에 형성되기 때문에 소자가 고집적화 되더라도 상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b)는 서로 쇼트되지 않는다. The first phase
도 13을 참조하면, 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)의 경계 부분을 노출하도록 상기 제1 상변화층 스페이서(212a) 및 제2 상변화층 스페이서(212b) 상에 제1 포토레지스트 패턴(313)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(313)을 식각 마스크로 상기 제1 절연층 패턴(308), 발열 전극용 제2 도전막(206) 및 하부 전극용 제1 도전막(204)을 식각하여 패터닝한다. Referring to FIG. 13, the first phase
이에 따라, 제1 단위 상변화 메모리 소자 부분(c)에는 제1 발열 전극(206a), 제1 하부 전극(204a) 및 제2 절연층 패턴(308a)이 형성되고, 제2 단위 상변화 메모리 소자 부분(d)에는 제2 발열 전극(206b), 제2 하부 전극(204b) 및 제3 절연층 패턴(308b)이 형성된다. 그리고, 상기 반도체 기판(200) 상에는 홀(214)이 형성된다.Accordingly, a
도 14를 참조하면, 상기 홀(214)을 매립하면서 상기 제1 상변화층 스페이서(212a), 제2 상변화층 스페이서(212b), 제2 및 제3 절연층 패턴(308a, 308b) 및 제1 발열 전극(206a) 및 제2 발열 전극(206b) 상에 제2 절연 물질층(216)을 형성한다. 상기 제2 절연 물질층(216)은 실리콘 산화막이나 실리콘 질화막 등의 절연 특성을 갖는 막질로 형성한다. Referring to FIG. 14, the first phase
도 15를 참조하면, 상기 제1 상변화층 스페이서(212a), 제2 상변화층 스페이서(212b), 제2 및 제3 절연층 패턴(308a, 308b)을 노출하도록 상기 제2 절연 물질층(216)을 평탄화시킨다. 이렇게 되면, 도 9와 같이 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)에 각각 제1 매몰 절연층(216a) 및 제2 매몰 절연층(216b)을 형성하고, 상기 홀(214) 내에는 매립되는 제3 매몰 절연층(216c)을 형성한다. 상기 제3 매몰 절연층(216c)은 상기 제1 단위 상변화 메모리 소자 부분(c) 및 제2 단위 상변화 메모리 소자 부분(d)을 절연시키는 역할을 수행한다. Referring to FIG. 15, the second insulating material layer (2B) may expose the first phase
도 16a 및 도 16b를 참조하면, 상기 제1 단위 상변화 메모리 소자 부분(c)의 제2 절연층 패턴(308a) 및 제1 상변화층 스페이서(212a), 상기 제2 단위 상변화 메모리 소자 부분(d)의 제3 절연층 패턴(308b) 및 제2 상변화층 스페이서(212b), 및 제1 내지 제3 매몰 절연층(216a, 216b, 216c) 상에 상부 전극용 제3 도전막(218)을 형성한다. 16A and 16B, a second insulating
다음에, 상기 상부 전극용 제3 도전막(218) 상에, 상기 상부 전극용 제3 도전막(218)을 일부 노출하는 제2 포토레지스트 패턴(220a, 220b)을 형성한다. 이어서, 상기 도 10a 및 도 10b에 도시한 제2 포토레지스트 패턴(220a, 220b)을 식각 마스크로 상기 상부 전극용 제3 도전막(218)을 식각하여 상부 전극(218a, 218b)을 형성함으로써 각각 도 16a 및 도 16b에 도시한 상변화 메모리 소자를 완성한다. Next,
이상과 같이 본 발명은 발열 전극 상에 형성되는 상변화층을 스페이서 식각 공정에 의해 상변화층 스페이서로 형성함으로써 상변화층의 미스얼라인 문제를 해결할 수 있다.As described above, the present invention can solve the misalignment problem of the phase change layer by forming the phase change layer formed on the heating electrode as the phase change layer spacer by the spacer etching process.
본 발명은 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분의 제1 상변화층 스페이서 및 제2 상변화층 스페이서를 외측으로 기울이게 형성하기 때문에 디자인 룰이 감소되더라도 제1 상변화층 스페이서 및 제2 상변화층 스페이서의 전기적 연결에 의한 쇼트를 방지할 수 있다.Since the first phase change layer spacer and the second phase change layer spacer of the first unit phase change memory element portion and the second unit phase change memory element portion are formed to be tilted outward, the first phase change may be reduced even though the design rule is reduced. Short circuits due to electrical connection between the layer spacer and the second phase change layer spacer can be prevented.
본 발명은 하부 전극이 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분에 각각 형성되어 있고, 상부 전극은 상기 제1 단위 상변화 메모리 소자 부분 및 제2 단위 상변화 메모리 소자 부분에 서로 연결되어 형성되어 있을 수 있다. 이에 따라, 본 발명은 하나의 상부전극으로 두 개의 단위 상변화 소자가 제어되는 고집적화된 멀티 비트용 상변화 메모리 소자를 제공할 수 있다. According to the present invention, a lower electrode is formed in each of a first unit phase change memory element part and a second unit phase change memory element part, and an upper electrode is formed of the first unit phase change memory element part and the second unit phase change memory element part. May be connected to each other. Accordingly, the present invention can provide a highly integrated multi-bit phase change memory device in which two unit phase change devices are controlled by one upper electrode.
또한, 본 발명은 통상의 반도체 공정을 이용하여 쉽게 구현이 가능하고, 일반적인 제조 방법과 비교하여 소자 제작을 위한 포토 마스크 수도 증가되지 않으며 제조 방법도 간단한 장점이 있다. In addition, the present invention can be easily implemented using a conventional semiconductor process, and the number of photo masks for device fabrication is not increased compared to a general manufacturing method, and the manufacturing method has a simple advantage.
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KR1020050118054A KR100651756B1 (en) | 2005-12-06 | 2005-12-06 | Phase change memory device having phase change layer spacer, and fabricating method thereof |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100825767B1 (en) * | 2006-12-05 | 2008-04-29 | 한국전자통신연구원 | Pram device and method of fabricating the same |
KR100883412B1 (en) | 2007-05-09 | 2009-02-11 | 삼성전자주식회사 | Method of fabricating phase change memory device having self-aligned electrode, related device and electronic system |
US7767994B2 (en) | 2006-12-05 | 2010-08-03 | Electronics And Telecommunications Research Institute | Phase-change random access memory device and method of manufacturing the same |
US8143610B2 (en) | 2009-01-05 | 2012-03-27 | Samsung Electronics Co., Ltd. | Semiconductor phase-change memory device |
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KR100883412B1 (en) | 2007-05-09 | 2009-02-11 | 삼성전자주식회사 | Method of fabricating phase change memory device having self-aligned electrode, related device and electronic system |
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