KR100651578B1 - 이중 패드를 이용한 이미지센서의 필드 산화막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 150000004767 nitrides Chemical class 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 21
- 238000005498 polishing Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 17
- 230000009977 dual effect Effects 0.000 abstract 4
- 239000002019 doping agent Substances 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Abstract
본 발명은 필드 산화막 평탄화시 고선택비와 균일도를 확보하면서도, 격리 이온주입시 액티브 영역으로의 불순물 도핑을 효과적으로 막을 수 있는 이미지센서의 필드 산화막 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 제1산화막/질화막 적층 구조의 패드를 형성하는 단계; 상기 패드를 식각마스크로 상기 기판을 식각하여 트랜치를 형성하는 단계; 상기 패드를 마스크로 하는 이온주입 공정을 실시하여 상기 트랜치 하부에 필드 스탑 영역을 형성하는 단계; 상기 트랜치를 매립하도록 제2산화막을 증착하는 단계; 상기 패드의 하부에 위치하는 상기 질화막에서 정지가 일어나도록 평탄화 공정을 실시하는 단계; 및 상기 질화막을 제거하는 단계를 포함하는 이미지센서의 필드 산화막 형성 방법을 제공한다.
포토다이오드, CMOS 이미지센서, 격리 이온주입, 필드 산화막, 패드, 패드 산화막, 패드 질화막.
Description
도 1은 종래 방식에 따른 STI 구조의 필드 산화막 형성시의 문제점을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 일실시 예에 따른 CMOS 이미지센서의 필드 산화막 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 기판 201b : 버퍼 산화막
202b : 패드 질화막 203b : 패드 산화막
204 : 트랜치 205 : 격리 이온주입 공정
본 발명은 이미지센서 제조 방법에 관한 것으로, 특히 트렌치형 필드 산화막 형성시 이중 패드를 사용하는 이미지센서 제조 방법에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자이다. 이 중 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서, 전하 캐리어가 캐패시터에 저장되고 이송되는 소자인 반면, CMOS(Complementary MOS; 이하 CMOS라 함) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용한다.
이전에는 LOCOS(LOCal Oxidation of Silicon) 방식을 이용하였으나, 버즈 비크(Bird's beak)와 집적도의 증가로 인해 최근에는 필드 산화막 즉, 소자분리영역으로 STI(Shallow Trench Isolation) 구조를 이용한다.
아울러, 단위 화소간의 간섭 노이즈를 방지하기 위해 필드 산화막 하부의 기판에 필드 스탑 영역 형성을 위한 격리 이온주입을 실시하고 있다.
도 1은 종래 방식에 따른 STI 구조의 필드 산화막 형성시의 문제점을 설명하기 위한 단면도이다.
도 1의 (a)은 기판(100)에 버퍼 산화막(101)과 패드 질화막(102a)을 마스크로 하는 식각 공정을 통해 트랜치(103)를 형성하고, 패드 질화막(102a)을 마스크로 필드 스탑을 위한 격리 이온주입 공정(104)을 실시하는 단면을 나타내고 있다.
도 1의 (b)에서는 도 1의 (a)에 비해 두꺼운 패드 질화막(102b)을 사용하여 트렌치를 형성하고, 트랜치를 매립하도록 산화막(105)을 증착한 뒤 평탄화 공정을 마친 상태를 나타낸다.
도 1의 (c)에서는 CMP이후 CMP 베리어로 사용된 질화막(102b)을 제거한 상태를 나타낸다.
동일 면적에서 집적되는 단위 화소의 수가 증가할수록 즉, 집적도가 증가할수록 화소 어레이와 주변영역의 패턴 밀도 차이는 급격하게 증가하고, 이에 따라 평탄화를 위한 화학기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정 이후의 액티브 영역과 필드 영역의 단차의 불균일한 정도가 증가하게 된다.
이의 개선을 위해서는 평탄화 공정시 배리어막 즉, 연마 방지막으로 사용되는 패드 질화막과 산화막의 연마선택비가 큰 고선택비의 슬러리(High Selectivity Slurry; 이하 HSS라 함)를 사용하여야 한다. 하지만, 이 경우 패드 질화막이 거의 제거되지 않으므로, 액티브와 필드 간의 단차를 적절하게 맞추려면 패드 질화막의 증착 단계에서 단차를 고려하여 증착하여야 한다.
이미지센서의 경우 단위 화소 간 또는 단위 화소 내의 소자 간 절연 특성 강화를 위해 필드 산화막 아래에 일정한 깊이로 이온주입 공정을 실시하며, 이 경우 이미 형성된 액티브 영역 위의 패드 질화막에 의한 셀프 얼라인(Self-align) 이온주입으로 액티브 영역에서의 불순물 도핑을 억제하고, 필드 영역에만 선택적으로 도핑이 이루어지도록 한다.
하지만, 연마 선택비를 높이기 위해 패드 질화막의 두께를 낮출 경우, 패드 질화막은 액티브 영역에서의 불순물 도핑을 방지하는 배리어 역할을 하지 못하게 된다.
격리 이온주입의 경우 이미지센서에서 트랜치 측벽의 다크 소스(Dark source)로부터 포토다이오드를 격리하는 중요한 역할을 하므로, 격리 이온주입 조건의 제약은 결국 소자 특성 개선에 제약이 된다.
따라서, 필드 산화막 평탄화시 균일도를 확보하기 위해 패드 질화막의 두께를 낮추면서도, 격리 이온주입시 액티브 영역에 대한 배리어 역할을 충분히 할 수 있도록 하는 공정 조건이 필요하다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 필드 산화막 평탄화시 고선택비와 균일도를 확보하면서도, 격리 이온주입시 액티브 영역으로의 불순물 도핑을 효과적으로 막을 수 있는 이미지센서의 필드 산화막 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 기판 상에 제1산화막/질화막 적층 구조의 패드를 형성하는 단계; 상기 패드를 식각마스크로 상기 기판을 식각하여 트랜치를 형성하는 단계; 상기 패드를 마스크로 하는 이온주입 공정을 실시하여 상기 트랜치 하부에 필드 스탑 영역을 형성하는 단계; 상기 트랜치를 매립하도록 제2산화막을 증착하는 단계; 상기 패드의 하부에 위치하는 상기 질화막에서 정지가 일어 나도록 평탄화 공정을 실시하는 단계; 및 상기 질화막을 제거하는 단계를 포함하는 이미지센서의 필드 산화막 형성 방법을 제공한다.
본 발명은 얇은 두께로도 연마 정지의 역할을 충분히 하면서도 격리 이온주입시 배리어 역할을 할 수 있도록, 단일막으로 사용되던 패드 질화막 상에 산화막을 적층하여 사용한다.
따라서, 트렌치 형성 후 실시하는 격리 이온주입시 산화막과 질화막의 적층 구조를 통해 이온주입 배리어의 역할을 충분히 하도록 하며, 평탄화시 상부의 산화막은 선택비로 인해 제거되므로 얇은 패드 질화막을 통해 HSS 적용시의 연마 선택비와 균일도를 높일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2e는 본 발명의 일실시 예에 따른 CMOS 이미지센서의 필드 산화막 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 필드 산화막 형성 공정을 살펴본다.
도 2a에 도시된 바와 같이, P형의 기판(200)에 버퍼 산화막(201a)과 패드 질화막(202a) 및 패드 산화막(203a)을 차례로 형성한다.
이때, 패드 질화막(202a)의 두께를 결정하는 바, 일반적으로 필드 산화막의 두께는 기판(200) 표면에서 0Å ∼ 1000Å 정도가 적당하며, 이를 위해서 필요한 패드 질화막(202a)의 두께는 300Å ∼ 1500Å이다.
패드 산화막(203a)은 격리 이온주입시 패드 질화막(202a)과 같이 이온주입 마스크의 역할을 하므로, 패드 질화막(202a)의 두께를 적정한 수준으로 감소시키면서도 두께가 감소하여 격리 이온주입시 액티브 예정 영역에 불순물이 도핑되는 것을 방지할 수 있다.
도 2b에 도시된 바와 같이, 트랜치 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 패드 산화막(203a)과 패드 질화막(202a)을 식각하여 포토레지스트 패턴의 형상이 전사된 패드 산화막(203b)과 패드 질화막(202b)의 적층 구조를 형성한다.
이어서, 포토레지스트 패턴을 제거한 다음, 포토레지스트 패턴의 형상이 전사된 패드 산화막(203b)과 패드 질화막(202b)의 적층 구조를 식각마스크로 버퍼 산화막(201a)와 기판(200)을 식각하여 트랜치(204)를 형성한다.
이때, 버퍼 산화막(201b)은 포토레지스트 패턴을 이용한 식각 공정에서 식각할 수도 있고, 포토레지스트 패턴의 형상이 전사된 패드 산화막(203b)과 패드 질화막(202b)을 이용한 식각 공정에서 식각할 수도 있다.
이어서, 패드 산화막(203b)과 패드 질화막(202b)의 적층 구조를 이온주입 마스크로 한 격리 이온주입 공정(205)을 실시하여 트랜치(204) 하부에 필드 스탑 영역(도시하지 않음)을 형성한다.
기판(200)이 P형이고 이와 인접하는 포토다이오드의 영역이 N형 영역이므로, 격리 이온주입 공정(205)에서는 보론(Boron)과 같은 P형 불순물을 이용한다.
보론을 약 100KeV의 에너지를 이용하여 이온주입 한다면, 약 1000Å의 패드 질화막(202b)과 약 2000Å의 패드 산화막(203b)이 필요할 것이다.
도 2c에 도시된 바와 같이, 전면에 산화막(206a)을 증착하여 트랜치(204)를 매립한다.
산화막(206a)으로는 실리콘 산화막을 사용하며, 하나 또는 복수의 실리콘 산화막을 사용할 수 있다.
아울러, 트랜치(204) 내벽에는 라이너(Liner) 및/또는 열산화막 등을 추가로 형성하기도 하나 여기서는 설명을 간략화를 위해 생략한다.
도 2d에 도시된 바와 같이, CMP 방식을 이용한 평탄화 공정을 실시하는 바, 패드 산화막(203b)은 산화막(206a)과 실질적으로 동일한 연마선택비를 가지므로 패드 질화막(202b)에서 연마 정지가 이루어지며, 산화막(206b)은 트랜치 내에 매립되어 평탄화된다.
이때, 패드 질화막(202b)의 두께를 얇게 할 수 있으므로, 후속 공정에서의 상기 패드 질화막(202b)의 원하는 단차를 얻는 것이 가능하다.
도 2e에 도시된 바와 같이, 패드 질화막(202b)을 제거함으로써, 트랜치 내에 매립되고 그 상부가 기판(200) 또는 버퍼 산화막(201b)과 실질적으로 평탄화된 필드 산화막(206c) 형성 공정이 완료된다.
이때, 통상의 건식 또는 습식 식각 방식을 이용할 수 있으며, 습식의 경우 통상의 질화막 제거에 사용되는 인산을 사용할 수 있다.
도면에 도시되지는 않았지만, STI 구조에 의해 격리가 이루어진 액티브(Active) 영역에 CMOS 이미지센서를 이루는 포토다이오드와 트랜지스터 등을 형성한다.
전술한 본 발명은, 패드 질화막 상에 패드 산화막을 적층함으로써, 격리 이온주입시 액티브 영역으로의 불순물 도핑을 방지하면서도, 패드 질화막의 두께를 낮춰 필드 산화막 평탄화 시의 원하는 정도의 필드 단차를 얻을수 있슴을 실시 예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시 예에서는 CMOS 이미지센서를 그 예로 하였으나, 이외에도 CCD 및 APS(Active Pixel Sensor)를 탑재한 모든 이미지센서에 적용이 가능하다.
상술한 본 발명은, 암전류를 감소시키고 소자 격리 특성과 균일도 및 공정의 안정성을 높임으로써,이미지센서의 수율을 높이는 효과가 있다.
Claims (4)
- 기판 상에 제1산화막/질화막 적층 구조의 패드를 형성하는 단계;상기 패드를 식각마스크로 상기 기판을 식각하여 트랜치를 형성하는 단계;상기 패드를 마스크로 하는 이온주입 공정을 실시하여 상기 트랜치 하부에 필드 스탑 영역을 형성하는 단계;상기 트랜치를 매립하도록 제2산화막을 증착하는 단계;상기 패드의 하부에 위치하는 상기 질화막에서 정지가 일어나도록 평탄화 공정을 실시하는 단계; 및상기 질화막을 제거하는 단계를 포함하는 이미지센서의 필드 산화막 형성 방법.
- 제 1 항에 있어서,상기 평탄화 공정 시, 화학기계적 연마 방식을 이용하는 것을 특징으로 하는 이미지센서의 필드 산화막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 질화막을 300Å 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 이 미지센서의 필드 산화막 형성 방법.
- 제 3 항에 있어서,상기 이온주입 공정 시, 보론을 이온주입하는 것을 것을 특징으로 하는 이미지센서의 필드 산화막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050088270A KR100651578B1 (ko) | 2005-09-22 | 2005-09-22 | 이중 패드를 이용한 이미지센서의 필드 산화막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050088270A KR100651578B1 (ko) | 2005-09-22 | 2005-09-22 | 이중 패드를 이용한 이미지센서의 필드 산화막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100651578B1 true KR100651578B1 (ko) | 2006-11-29 |
Family
ID=37714154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050088270A KR100651578B1 (ko) | 2005-09-22 | 2005-09-22 | 이중 패드를 이용한 이미지센서의 필드 산화막 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR100651578B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8241512B2 (en) | 2007-11-01 | 2012-08-14 | Samsung Electronics Co., Ltd. | Ion implantation mask forming method |
-
2005
- 2005-09-22 KR KR1020050088270A patent/KR100651578B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8241512B2 (en) | 2007-11-01 | 2012-08-14 | Samsung Electronics Co., Ltd. | Ion implantation mask forming method |
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|---|---|---|---|
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