KR100649056B1 - Resistor of Semiconductor Device and Fabrication Method thereof - Google Patents

Resistor of Semiconductor Device and Fabrication Method thereof Download PDF

Info

Publication number
KR100649056B1
KR100649056B1 KR1020040111311A KR20040111311A KR100649056B1 KR 100649056 B1 KR100649056 B1 KR 100649056B1 KR 1020040111311 A KR1020040111311 A KR 1020040111311A KR 20040111311 A KR20040111311 A KR 20040111311A KR 100649056 B1 KR100649056 B1 KR 100649056B1
Authority
KR
South Korea
Prior art keywords
buffer layer
resistance
resistor
semiconductor device
polysilicon
Prior art date
Application number
KR1020040111311A
Other languages
Korean (ko)
Other versions
KR20060072623A (en
Inventor
최치홍
금동렬
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040111311A priority Critical patent/KR100649056B1/en
Publication of KR20060072623A publication Critical patent/KR20060072623A/en
Application granted granted Critical
Publication of KR100649056B1 publication Critical patent/KR100649056B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자의 저항과 기판간의 커패시터 커플링과 노이즈를 감소시키면서 저항값의 변화를 최소화할 수 있도록 한 반도체 소자의 저항과 그의 제조방법에 관한 것이다.The present invention relates to a resistor of a semiconductor device and a method of manufacturing the same, which can minimize a change in a resistance value while reducing noise and capacitor coupling between a resistor of a semiconductor device and a substrate.

본 발명에 따른 반도체 소자의 저항은 반도체 기판과, 상기 반도체 기판의 일부 영역에 형성되는 버퍼층과, 상기 버퍼층 상에 폴리 실리콘층이 패터닝됨으로써 폴리 실리콘층으로 형성된 저항을 구비하는 것을 특징으로 한다.The resistance of a semiconductor device according to the present invention is characterized by having a semiconductor substrate, a buffer layer formed in a portion of the semiconductor substrate, and a resistance formed of a polysilicon layer by patterning the polysilicon layer on the buffer layer.

이러한 구성에 의하여 본 발명은 샐로우 트렌치 소자분리 공정 대신에 버퍼층을 반도체 기판 상에 형성하고, 그 위에 폴리 실리콘으로 된 저항을 패터닝과 식각 공정을 통해 형성하게 된다. 이에 따라, 본 발명은 버퍼층 상에 형성되는 저항의 크기를 균일하게 형성할 수 있다. 그리고, 본 발명은 저항의 크기를 균일하게 형성하여 안정된 저항값을 제공함으로써 회로의 동작특성의 신뢰성을 크게 향상시킬 수 있다.In this configuration, the present invention forms a buffer layer on the semiconductor substrate instead of the shallow trench isolation process, and forms a polysilicon resistor thereon through a patterning and etching process. Accordingly, the present invention can uniformly form the size of the resistance formed on the buffer layer. In addition, the present invention can greatly improve the reliability of the operation characteristics of the circuit by providing a stable resistance value by forming the resistance uniformly.

STI, 디싱, 저항, 버퍼층, 폴리 실리콘STI, dishing, resistor, buffer layer, polysilicon

Description

반도체 소자의 저항과 그의 제조방법{Resistor of Semiconductor Device and Fabrication Method thereof}Resistor of semiconductor device and manufacturing method thereof

도 1a 및 도 1b는 일반적인 반도체 소자의 저항과 그의 제조방법을 개략적으로 나타내는 단면도.1A and 1B are cross-sectional views schematically showing a resistance of a general semiconductor device and a method of manufacturing the same.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 저항과 그의 제조방법을 개략적으로 나타내는 단면도.2A to 2D are cross-sectional views schematically illustrating a resistance of a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10, 110 : 반도체 기판 20 : 소자분리 격리막10, 110: semiconductor substrate 20: device isolation film

30, 32, 34, 130 : 저항 112 : 버퍼층30, 32, 34, 130: resistance 112: buffer layer

132 : 폴리 실리콘132: polysilicon

본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 저항과 기판간의 커패시터 커플링과 노이즈를 감소시키면서 저항값의 변화를 최소화할 수 있도록 한 반도체 소자의 저항과 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a resistance of a semiconductor device and a method of manufacturing the same, capable of minimizing a change in resistance value while reducing noise and capacitor coupling between a semiconductor device and a substrate.

반도체 소자의 아날로그 회로에서는 저항 등의 소자를 사용하여 회로를 구성 하게 된다. 특히, 아날로그 회로 등에서 미세한 크기의 입력신호에 민감한 출력신호를 요구할 경우 반도체 소자의 주변환경에 회로특성의 의존성이 커서는 안된다. 이러한 아날로그 회로 중 저항은 주변 온도의 증감에 따라 저항값의 변화가 크기 때문에 온도 변화시 회로특성을 변하게 된다.In an analog circuit of a semiconductor device, a circuit is formed by using a device such as a resistor. In particular, when an analog circuit or the like requires an output signal sensitive to a minute input signal, the dependency of circuit characteristics on the surrounding environment of the semiconductor device should not be large. Among the analog circuits, the resistance of the analog circuit changes according to the increase or decrease of the ambient temperature, so the circuit characteristics change when the temperature changes.

일반적으로 반도체 기판에 저항을 형성할 경우에, 저항과 반도체 기판인 실리콘 기판간의 상호작용에 의한 노이즈를 최소화기 위하여 샐로우 트렌치 소자분리(Shallow Trench Isolation; 이하, 'STI'라 함) 방법을 이용하여 소자 격리막을 형성한다. 그러나, STI 공정시 화학적 기계연마(CMP) 공정에 의한 균일도의 한계로 인하여 반도체 기판의 더미 영역에 저항을 형성하게 된다. 그러나 이러한 더미 영역은 믹시드 시그널 테크널로지(Mixed Signal Technology)에 사용시 이들에 의한 커패시터 커플링과 노이즈가 증가하는 문제점을 가지게 된다. 이러한 문제로 인하여 반도체 기판의 더미 영역을 사용할 수 없게 된다. 이에 따라, 반도체 기판의 더미 영역을 사용할 수 없으므로 STI 영역에 저항을 형성하게 된다.In general, when forming a resistor in a semiconductor substrate, a shallow trench isolation method (hereinafter, referred to as 'STI') is used to minimize noise caused by interaction between the resistor and the silicon substrate, which is a semiconductor substrate. The device isolation film is formed. However, due to the limitation of the uniformity caused by the chemical mechanical polishing (CMP) process in the STI process, a resistance is formed in the dummy region of the semiconductor substrate. However, these dummy areas have a problem of increased capacitor coupling and noise when used in the mixed signal technology. This problem makes it impossible to use the dummy region of the semiconductor substrate. Accordingly, since the dummy region of the semiconductor substrate cannot be used, resistance is formed in the STI region.

구체적으로, 도 1a에 도시된 STI 공정 및 화학적 기계연마(CMP) 공정을 통해 반도체 기판(10) 상에 소자 격리막(20)을 형성한다. Specifically, the device isolation layer 20 is formed on the semiconductor substrate 10 through the STI process and the chemical mechanical polishing (CMP) process illustrated in FIG. 1A.

이어서, 도 1b에 도시된 바와 같이 소자 격리막(20) 상에 폴리 실리콘을 증착한 후, 패터닝 공정 및 식각 공정을 통해 복수의 저항(30, 32, 34)을 형성하여 완성하게 된다.Subsequently, as illustrated in FIG. 1B, polysilicon is deposited on the device isolation layer 20, and then a plurality of resistors 30, 32, and 34 are formed through a patterning process and an etching process.

이와 같은, 일반적인 반도체 소자의 저항과 그의 제조방법에서는 소자 격리막(20) 상에 저항(30, 32, 34)을 형성하게 되는데, 화학적 기계연마(CMP) 공정에 의해 도 1a에 도시된 바와 같이 소자 격리막(20)에 디싱(Dishing)이 발생하게 된다. 이러한 소자 격리막(20)의 디싱 영역에 저항(30, 32, 34)을 형성함으로써 디싱이 많이 발생한 영역과 그렇지 않은 영역에 저항(30, 32, 34)의 패터닝시 포커싱 차이에 의해 각 저항(30, 32, 34)의 크기(W1, W2, W3)가 달라지게 된다. 따라서, 일반적인 반도체 소자의 저항은 저항(30, 32, 34)의 크기(W1, W2, W3) 차이로 인한 저항값의 변화로 인하여 안정된 저항값을 제공하지 못하므로 회로의 동작특성의 신뢰성을 저하시키는 문제점이 있다.In such a semiconductor device and a method of manufacturing the same, the resistors 30, 32, and 34 are formed on the device isolation layer 20, as shown in FIG. 1A by a chemical mechanical polishing (CMP) process. Dishing occurs in the separator 20. By forming the resistors 30, 32, and 34 in the dishing region of the device isolation layer 20, each resistor 30 may be formed by a difference in focusing when the resistors 30, 32, and 34 are patterned in the region where dishing is large and the region where the dishing is not performed. , 32, 34) will vary in size (W1, W2, W3). Therefore, since the resistance of a general semiconductor device does not provide a stable resistance value due to the change in resistance value due to the difference in the sizes (W1, W2, W3) of the resistors 30, 32, and 34, the reliability of the operation characteristics of the circuit is deteriorated. There is a problem.

따라서, 본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로서, 반도체 소자의 저항과 기판간의 커패시터 커플링과 노이즈를 감소시키면서 저항값의 변화를 최소화할 수 있도록 한 반도체 소자의 저항과 그의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the problems of the prior art, the resistance of the semiconductor device to minimize the change in the resistance value while reducing noise and capacitor coupling and noise between the semiconductor device and the substrate And to provide a method for producing the same.

상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 저항은 반도체 기판과, 상기 반도체 기판의 일부 영역에 형성되는 버퍼층과, 그리고 상기 버퍼층 상에 폴리 실리콘층이 패터닝됨으로써 폴리 실리콘으로 형성된 저항을 구비하는 것을 특징으로 한다. 또한, 상기 버퍼층의 재질은 산화 실리콘인 것을 특징으로 한다.
상기 버퍼층은 STI 공정의 깊이에 대응되는 두께로 형성된 것을 특징으로 한다. 또한, 상기 폴리 실리콘층은 패터닝 및 식각공정 후 저항으로 사용된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 저항 제조방법은 반도체 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층의 저항이 형성될 영역을 제외한 나머지 영역을 제거하는 단계, 상기 버퍼층 상에 폴리 실리콘층을 형성하는 단계, 그리고 상기 폴리 실리콘층을 패터닝 및 식각하여 폴리 실리콘으로 된 저항을 형성하는 단계를 포함하는 것을 특징으로 한다. 또한, 상기 버퍼층의 재질은 산화 실리콘인 것을 특징으로 한다.
여기서, 상기 버퍼층은 STI 공정의 깊이에 대응되는 두께로 형성된 것을 특징으로 한다. 그리고 상기 폴리 실리콘층은 패터닝 및 식각공정 후 저항으로 사용된 것을 특징으로 한다. The resistance of a semiconductor device according to an embodiment of the present invention for achieving the above object is a polysilicon by patterning a semiconductor substrate, a buffer layer formed on a portion of the semiconductor substrate, and a polysilicon layer on the buffer layer It is characterized by having a formed resistance. In addition, the material of the buffer layer is characterized in that the silicon oxide.
The buffer layer is formed to a thickness corresponding to the depth of the STI process. In addition, the polysilicon layer is used as a resistance after the patterning and etching process.
In addition, the method of manufacturing a resistor of a semiconductor device according to an embodiment of the present invention for achieving the above object is to form a buffer layer on a semiconductor substrate, the step of removing the remaining regions other than the region where the resistance of the buffer layer will be formed And forming a polysilicon layer on the buffer layer, and forming a resistor made of polysilicon by patterning and etching the polysilicon layer. In addition, the material of the buffer layer is characterized in that the silicon oxide.
Here, the buffer layer is characterized in that formed in a thickness corresponding to the depth of the STI process. The polysilicon layer is used as a resistance after the patterning and etching process.

삭제delete

본 발명의 실시 예에 따른 반도체 소자의 저항 제조방법은 반도체 기판 상에 버퍼층을 형성하는 단계와, 상기 반도체 기판의 일부 영역을 제외한 나머지 영역을 제거하는 단계와, 상기 반도체 기판 상에 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층을 패터닝 및 식각하여 상기 반도체 기판의 일부 영역에 형성된 상기 버퍼층 상에 상기 폴리 실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. According to an embodiment of the present disclosure, a method of manufacturing a resistor of a semiconductor device may include forming a buffer layer on a semiconductor substrate, removing a region other than a portion of the semiconductor substrate, and forming a polysilicon layer on the semiconductor substrate. And forming the polysilicon pattern on the buffer layer formed on a portion of the semiconductor substrate by patterning and etching the polysilicon layer.

삭제delete

이하 발명의 바람직한 실시 예에 따른 구성 및 작용을 첨부한 도면을 참조하여 설명한다.Hereinafter, with reference to the accompanying drawings, the configuration and operation according to a preferred embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 저항과 그의 제조방법을 단계적으로 나타내는 단면도이다. 2A through 2D are cross-sectional views sequentially illustrating resistances of a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.

도 2a 내지 도 2d를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 저항과 그의 제조방법을 단계적으로 설명하면 다음과 같다.Referring to FIGS. 2A to 2D, the resistance of a semiconductor device and a method of manufacturing the same according to an exemplary embodiment of the present inventive concept will be described below.

먼저, 도 2a에 도시된 바와 같이 반도체 기판(110) 상에 산화 실리콘의 재질을 가지는 버퍼층(112)을 형성하게 된다. 이때, 버퍼층(112)은 종래에서와 같이 샐로우 트렌치 소자분리(Shallow Trench Isolation; 이하, 'STI'라 함) 공정 및 화학적 기계연마(CMP) 공정을 실시하지 않고 반도체 기판(110) 상에 형성된다. 그리고, 반도체 기판(110)에 대한 STI 공정 및 화학적 기계연마(CMP) 공정을 거치지 않기 때문에 반도체 기판(110)과 형성될 저항간의 상호작용으로 인한 커패시터 커플링과 노이즈를 방지하기 위하여 버퍼층(112)을 STI 공정의 깊이에 대응되는 두께로 형성한다.First, as shown in FIG. 2A, a buffer layer 112 having a material of silicon oxide is formed on the semiconductor substrate 110. In this case, the buffer layer 112 is formed on the semiconductor substrate 110 without performing a shallow trench isolation (STI) process and a chemical mechanical polishing (CMP) process as in the related art. do. In addition, since the semiconductor substrate 110 is not subjected to the STI process and the chemical mechanical polishing (CMP) process, the buffer layer 112 is prevented to prevent capacitor coupling and noise due to interaction between the semiconductor substrate 110 and the resistance to be formed. Is formed to a thickness corresponding to the depth of the STI process.

이어서, 도 2b에 도시된 바와 같이 패터닝 공정과 식각 공정을 통해 반도체 기판(110) 상에 형성된 버퍼층(112) 중 저항이 형성될 영역을 제외한 나머지 영역의 버퍼층(112)을 제거하게 된다.Subsequently, as shown in FIG. 2B, the buffer layer 112 of the remaining region except for the region where the resistance is to be formed is removed from the buffer layer 112 formed on the semiconductor substrate 110 through a patterning process and an etching process.

그런 다음, 도 2c에 도시된 바와 같이 반도체 기판(110)과 패터닝된 버퍼층(112)을 덮도록 폴리 실리콘층(132)을 형성하게 된다. 이때, 폴리 실리콘층(132)은 저항으로 사용된다.Next, as shown in FIG. 2C, the polysilicon layer 132 is formed to cover the semiconductor substrate 110 and the patterned buffer layer 112. At this time, the polysilicon layer 132 is used as a resistor.

마지막으로, 도 2d에 도시된 바와 같이 패터닝 공정과 식각 공정을 통해 반도체 기판(110) 상에 형성된 폴리 실리콘층(132)을 패터닝함과 아울러 식각하여 버퍼층(112) 상에 폴리 실리콘 패턴을 형성하여 폴리 실리콘층(132)으로 된 저항(130)을 완성하게 된다. 이때, 폴리 실리콘층(132)은 버퍼층(112) 상에서만 패터닝되며 그 외의 영역에서는 식각 공정에 의해 제거된다. 이에 따라, 버퍼층(112) 상에 패터닝되어 형성되는 저항(130)은 패터닝 공정 및 식각 공정에 의해 균일한 크기를 가지도록 형성되어 안정된 저항값을 가지게 된다.Finally, as shown in FIG. 2D, the polysilicon layer 132 formed on the semiconductor substrate 110 is patterned and etched through the patterning process and the etching process to form a polysilicon pattern on the buffer layer 112. The resistor 130 made of the polysilicon layer 132 is completed. In this case, the polysilicon layer 132 is only patterned on the buffer layer 112, and the other regions are removed by an etching process. Accordingly, the resistor 130 formed by patterning the buffer layer 112 is formed to have a uniform size by a patterning process and an etching process to have a stable resistance value.

이와 같은, 본 발명의 실시 예에 따른 반도체 소자의 저항과 그의 제조방법은 STI 공정을 실시하지 않는 대신에 STI 공정의 깊이에 대응되는 정도의 두께를 가지도록 버퍼층(112)을 반도체 기판(110) 상에 형성함으로써 저항(130)과 반도체 기판(110)간의 상호작용으로 인한 커패시터 커플링과 노이즈를 방지할 수 있다. 그리고, 본 발명은 STI 공정을 실시하지 않으므로 저항(130)이 형성될 반도체 기판(110) 상에 디싱(Dishing)이 발생하지 않기 때문에 패터닝 공정 및 식각 공정에 의 해 버퍼층(112) 상에 균일한 크기의 저항(130)을 형성할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 저항과 그의 제조방법은 저항(130)의 크기를 균일하게 형성하여 안정된 저항값을 제공함으로써 회로의 동작특성의 신뢰성을 크게 향상시킬 수 있다.As described above, the resistance of the semiconductor device and the method of manufacturing the same according to the embodiment of the present invention do not perform the STI process, but instead of performing the STI process, the buffer layer 112 is formed to have a thickness corresponding to the depth of the STI process. The capacitor coupling and noise due to the interaction between the resistor 130 and the semiconductor substrate 110 may be prevented by forming on the phase. In addition, since the present invention does not perform the STI process, since dishing does not occur on the semiconductor substrate 110 on which the resistor 130 is to be formed, it is uniform on the buffer layer 112 by the patterning process and the etching process. A resistor 130 of size may be formed. Therefore, the resistance of the semiconductor device and the method of manufacturing the same according to the embodiment of the present invention can greatly improve the reliability of the operation characteristics of the circuit by providing a stable resistance value by uniformly forming the size of the resistor 130.

이상의 설명에서와 같이 본 발명의 실시 예에 따른 반도체 소자의 저항과 그의 제조방법은 샐로우 트렌치 소자분리 공정 대신에 버퍼층을 반도체 기판 상에 형성하고, 그 위에 폴리 실리콘으로 된 저항을 패터닝과 식각 공정을 통해 형성하게 된다. 이에 따라, 본 발명은 버퍼층 상에 형성되는 저항의 크기를 균일하게 형성할 수 있다. 그리고, 본 발명은 저항의 크기를 균일하게 형성하여 안정된 저항값을 제공함으로써 회로의 동작특성의 신뢰성을 크게 향상시킬 수 있다.As described above, the resistance of a semiconductor device and a method of fabricating the same according to an embodiment of the present invention form a buffer layer on a semiconductor substrate instead of a shallow trench device isolation process, and pattern and etch a resistor made of polysilicon thereon. It is formed through. Accordingly, the present invention can uniformly form the size of the resistance formed on the buffer layer. In addition, the present invention can greatly improve the reliability of the operation characteristics of the circuit by providing a stable resistance value by forming the resistance uniformly.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다. Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

Claims (6)

반도체 기판과;A semiconductor substrate; 상기 반도체 기판의 일부 영역에 형성되는 버퍼층과; 그리고A buffer layer formed on a portion of the semiconductor substrate; And 상기 버퍼층 상에 폴리 실리콘층이 패터닝됨으로써 폴리 실리콘으로 형성된 저항을 구비하는 것을 특징으로 하는 반도체 소자의 저항.And a resistor formed of polysilicon by patterning the polysilicon layer on the buffer layer. 제 1 항에 있어서, The method of claim 1, 상기 버퍼층의 재질은 산화 실리콘인 것을 특징으로 하는 반도체 소자의 저항. The material of the buffer layer is a resistance of a semiconductor device, characterized in that the silicon oxide. 반도체 기판 상에 버퍼층을 형성하는 단계; Forming a buffer layer on the semiconductor substrate; 상기 버퍼층의 저항이 형성될 영역을 제외한 나머지 영역을 제거하는 단계;Removing a region of the buffer layer except for a region where a resistance is to be formed; 상기 버퍼층 상에 폴리 실리콘층을 형성하는 단계; 및 Forming a polysilicon layer on the buffer layer; And 상기 폴리 실리콘층을 패터닝 및 식각하여 폴리 실리콘으로 된 저항을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저항 제조방법. Patterning and etching the polysilicon layer to form a resistor made of polysilicon. 제 1 항에 있어서, The method of claim 1, 상기 폴리 실리콘층은 The polysilicon layer 패터닝 및 식각공정 후 저항으로 사용된 것을 특징으로 하는 반도체 소자의 저항. A resistance of a semiconductor device, characterized in that used as a resistance after the patterning and etching process. 제 2 항에 있어서, The method of claim 2, 상기 버퍼층은 STI 공정의 깊이에 대응되는 두께로 형성된 것을 특징으로 하는 반도체 소자의 저항. The buffer layer is a resistance of the semiconductor device, characterized in that formed in a thickness corresponding to the depth of the STI process. 제 3 항에 있어서, The method of claim 3, wherein 상기 버퍼층은 The buffer layer STI 공정의 깊이에 대응되는 두께로 형성된 것을 특징으로 하는 반도체 소자의 저항 제조방법. A resistance manufacturing method of a semiconductor device, characterized in that formed in a thickness corresponding to the depth of the STI process.
KR1020040111311A 2004-12-23 2004-12-23 Resistor of Semiconductor Device and Fabrication Method thereof KR100649056B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040111311A KR100649056B1 (en) 2004-12-23 2004-12-23 Resistor of Semiconductor Device and Fabrication Method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040111311A KR100649056B1 (en) 2004-12-23 2004-12-23 Resistor of Semiconductor Device and Fabrication Method thereof

Publications (2)

Publication Number Publication Date
KR20060072623A KR20060072623A (en) 2006-06-28
KR100649056B1 true KR100649056B1 (en) 2006-11-28

Family

ID=37165785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040111311A KR100649056B1 (en) 2004-12-23 2004-12-23 Resistor of Semiconductor Device and Fabrication Method thereof

Country Status (1)

Country Link
KR (1) KR100649056B1 (en)

Also Published As

Publication number Publication date
KR20060072623A (en) 2006-06-28

Similar Documents

Publication Publication Date Title
US8080886B2 (en) Integrated circuit semiconductor device with overlay key and alignment key and method of fabricating the same
JP2002217170A (en) Method of forming fine pattern, method of fabricating semiconductor device and semiconductor device
US20030056191A1 (en) Method of designing active region pattern with shift dummy pattern
KR100649056B1 (en) Resistor of Semiconductor Device and Fabrication Method thereof
KR20010107707A (en) Method for manufacturing semiconductor device having a sti structure
US20200052067A1 (en) Semiconductor structure and method for preparing the same
CN107078022B (en) Method for lithographically-free self-aligned reverse active etch
US7273792B2 (en) Semiconductor device and fabricating method thereof
KR0137572B1 (en) Method of making a high frequency semiconductor device
TWI793329B (en) Contact structures to deep trench isolation structures
KR19990015463A (en) Trench element isolation method for semiconductor devices
US7309641B2 (en) Method for rounding bottom corners of trench and shallow trench isolation process
JP2006269521A (en) Method of manufacturing semiconductor memory device
JP2000021971A (en) Manufacture of semiconductor device
KR100607806B1 (en) Method for improving the output gain uniformity
KR100629603B1 (en) Method for Forming Gate of Semiconductor Device
KR100974798B1 (en) Method of manufacturing analog semiconductor device
KR100835420B1 (en) Method for fabricating semiconductor device
KR100239425B1 (en) Manufacturing process of transistor
KR19980083835A (en) Device Separation Method of Semiconductor Device
KR100396792B1 (en) Method for chemical mechanical polishing isolation region of semiconductor device
JP2000021968A (en) Manufacture of semiconductor device
KR20100077998A (en) A semiconductor device and manufacturing method thereof
KR20090088680A (en) Semiconductor device and method for manufacturing the same
KR20060075235A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee