KR100648240B1 - Method of forming self aligned contact of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 자기정렬 콘택 형성방법에 관한 것으로서, 반도체 기판 상에 복수개의 게이트 패턴을 형성하는 단계와, 게이트 패턴의 측벽에 스페이서를 형성하는 단계와, 스페이서가 형성된 결과물 전면에 층간절연막을 형성하는 단계와, 게이트 패턴 및 스페이서를 식각 마스크로 사용하여 층간 절연막의 소정영역을 식각하여 게이트 패턴들 사이의 반도체기판을 노출시키는 자기정렬 콘택홀을 형성하는 단계와, 자기정렬 콘택홀에 의해 노출된 반도체기판에 상기 반도체기판과 다른 도전형의 제 1 불순물을 제 1 에너지로 주입하는 단계와, 제 1 불순물이 주입된 결과물 전면에 언도우프트 반도체막 또는 저농도 반도체막을 콘포말하게 형성하는 단계와, 언도우프트 반도체막 또는 저농도 반도체막이 형성된 결과물 전면에 상기 제 1 불순물과 동일한 도전형의 제 2 불순물을 제 1 에너지보다 낮은 제 2 에너지로 주입하여 자기정렬 콘택홀에 의해 노출된 반도체 기판의 표면농도를 증가시키는 단계 및 제 2 불순물이 주입된 결과물 전면에 상기 저농도 반도체막보다 높은 불순물 농도를 갖는 고농도 반도체막을 형성하는 단계를 포함한다.The present invention relates to a method of forming a self-aligned contact of a semiconductor device, the method comprising: forming a plurality of gate patterns on a semiconductor substrate, forming a spacer on sidewalls of the gate pattern, and forming an interlayer insulating film on the entire surface of the resultant formed spacer. Forming a self-aligned contact hole by etching a predetermined region of the interlayer insulating layer using the gate pattern and the spacer as an etch mask to expose the semiconductor substrate between the gate patterns, and exposing the self-aligned contact hole. Implanting a first impurity of a conductivity type different from the semiconductor substrate into the first semiconductor substrate as a first energy, and forming an undoped semiconductor film or a low concentration semiconductor film on the entire surface of the resultant in which the first impurity is injected; The first impurity on the entire surface of the product on which the undoped semiconductor film or the low concentration semiconductor film is formed Injecting a second impurity of the same conductivity type as a second energy lower than the first energy to increase the surface concentration of the semiconductor substrate exposed by the self-aligned contact hole, and to the entire surface of the resultant implanted with the second impurity Forming a high concentration semiconductor film having a higher impurity concentration than the film.

Description

반도체 소자의 자기정렬 콘택 형성방법{METHOD OF FORMING SELF ALIGNED CONTACT OF SEMICONDUCTOR DEVICE}Method for forming self-aligned contact of semiconductor device {METHOD OF FORMING SELF ALIGNED CONTACT OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래의 반도체 소자의 자기정렬 콘택 형성과정을 순차적으로 보여주는 단면도;1A to 1D are cross-sectional views sequentially illustrating a process of forming a self-aligned contact of a conventional semiconductor device;

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 자기정렬 콘택형성과정을 순차적으로 보여주는 단면도이다.2A through 2D are cross-sectional views sequentially illustrating a process of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10,100 : 반도체 기판 12,120 : 게이트 패턴10,100: semiconductor substrate 12,120: gate pattern

14.140 : 스페이서 15,150 : 소오스/드레인14.140: spacer 15,150: source / drain

16,160 : 층간절연막 17,170 : 콘택홀16,160: interlayer insulating film 17,170: contact hole

18,180 : 제 1 에너지 이온주입 20,200 : 제 2 에너지 이온주입18,180: first energy ion implantation 20,200: second energy ion implantation

24,240 : 저농도 폴리실리콘 26,260 : 고농도 폴리실리콘24,240: low concentration polysilicon 26,260: high concentration polysilicon

본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로는 자기정렬 콘택을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a self-aligned contact.

반도체 장치를 제조하는 과정은 복수개의 물질층 특히, 도전층과 절연층을 적층하고 이들을 적당한 형태로 패터닝하는 단계를 포함한다. 두 개의 도전층 사이 또는 기판과 특정 도전층 사이에는 언제나 층간절연막이 형성되고 층간절연막의 소정영역을 통해서 두 도전층은 접촉된다. 이 과정을 콘택 공정이라 하고 두 도전층이 접촉할 수 있도록 층간절연막에 형성되는 홀을 콘택홀이라 한다. 특히 반도체 소자의 고집적화에 따라 모오스(MOS) 소자의 크기가 점점 줄어들고 있다. 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되었고 이로 인해 반도체 미세 패턴에서 콘택홀의 형성기술은 사진 공정에서의 얼라인먼트(alignment)와 해상도 (resolution)에서 한계점을 드러내고 있다. 이러한 미세 콘택홀 형성의 문제점을 극복하기 위해서 자기정렬콘택 (self-aligned contact) 방식이 널리 사용되고 있다. 그리고 자기정렬 콘택에서 층간절연막의 상,하에 적층되는 도전층으로는 동일한 물질을 사용하여 형성할 수도 있으나 일반적으로 서로 다른 전기적 특성을 갖는 물질층을 사용하게 된다. 또한 콘택홀을 통해서 형성되어 있는 도전층과 반도체 기판 사이에서 경계면의 접촉상태가 매우 중요하게 된다. 전기적으로 서로 다른 특성을 갖는 도전층과 반도체 기판이 접촉할 때 접촉면 사이에는 전위 장벽(potential barrier) 차가 존재하게 되며, 따라서 그 계면에서는 동일한 물질일 때 보다 콘택저항이 증가하게 된다. The process of manufacturing a semiconductor device includes laminating a plurality of material layers, in particular a conductive layer and an insulating layer, and patterning them in a suitable form. An interlayer insulating film is always formed between two conductive layers or between a substrate and a specific conductive layer, and the two conductive layers are contacted through a predetermined region of the interlayer insulating film. This process is called a contact process, and a hole formed in an interlayer insulating film so that two conductive layers can contact each other is called a contact hole. In particular, as the integration of semiconductor devices increases, the size of MOS devices decreases. In order to improve the device's operating speed and current driving capability, the channel length is reduced to deep sub-micron, which makes the formation of contact holes in semiconductor micropatterns the alignment and resolution in the photolithography process. ) Shows its limitations. In order to overcome such a problem of forming the fine contact hole, a self-aligned contact method is widely used. In the self-aligned contact, the conductive layers stacked above and below the interlayer insulating film may be formed using the same material, but generally, material layers having different electrical characteristics are used. In addition, the contact state of the interface between the conductive layer formed through the contact hole and the semiconductor substrate becomes very important. When a conductive layer having a different electrical property and a semiconductor substrate contact each other, a potential barrier difference exists between the contact surfaces, and thus contact resistance increases at the interface than when the same material is used.

도 1a 내지 도 1d는 종래의 반도체 소자의 자기정렬 콘택 형성과정을 순차적으로 보여주는 단면도이다.1A through 1D are cross-sectional views sequentially illustrating a process of forming a self-aligned contact of a conventional semiconductor device.

도 1a 및 도 1b를 참조하면, 반도체 기판(10) 상에 게이트 절연막(12a), 폴리실리콘(12b), 금속 실리사이드(12c), 캡핑막(12d)을 차례로 적층하고 사진 식각하여 게이트 패턴(12)을 형성한다. 게이트 절연막(12a)은 열산화막으로 형성하는 것이 바람직하다. 또한, 금속 실리사이드막(12c)은 텅스텐 실리사이드막과 같은 내열성 금속 실리사이드막으로 형성하는 것이 바람직하고, 캡핑막(12d)은 실리콘 산화막에 대하여 식각 선택비가 높은 실리콘 질화막으로 형성하는 것이 바람직하다. 게이트 패턴(12)이 형성된 반도체 기판(10) 내에 불순물을 이온 주입하여 게이트 패턴(12) 양 옆의 반도체 기판에 소오스/드레인(15)을 형성한다. 게이트 패턴(12) 및 소오스/드레인(15)이 형성된 결과물 전면에 절연막을 컨포말(conformal)하게 증착하고 에치백 공정을 통해서 게이트 패턴(12)의 측벽에 스페이서(14)를 형성한다. 에치백 공정 이후 게이트 패턴(12)의 측벽에 스페이서(14)가 형성된 결과물 전면에 층간 절연막(16)을 형성한다. 층간절연막을 패터닝하여 소오스/드레인(15)을 노출시키는 콘택홀(17)을 형성한다. 반도체기판(10)과 소오스/드레인 사이의 접합(junction) 부위에서 발생하는 누설전류(leakage current)를 방지하기 위해서 소오스/드레인(15)에 제 1 불순물이 깊게(deeply) 주입되도록 제 1 에너지로 이온주입(18)을 한다. 또한, 후속 공정시 콘택홀(17) 내에 형성되는 도전막인 폴리실리콘과 반도체 기판과의 전위장벽차에 의한 콘택저항을 개선하기 위해서 제 2 불순물이 얕게(shallowly) 주입되도록 제 1 에너지보다 낮은 제 2 에너지로 이온주입(20)한다. Referring to FIGS. 1A and 1B, the gate insulating layer 12a, the polysilicon 12b, the metal silicide 12c, and the capping layer 12d are sequentially stacked on the semiconductor substrate 10, and then etched to form the gate pattern 12. ). The gate insulating film 12a is preferably formed of a thermal oxide film. In addition, the metal silicide film 12c is preferably formed of a heat resistant metal silicide film such as a tungsten silicide film, and the capping film 12d is preferably formed of a silicon nitride film having a high etching selectivity with respect to the silicon oxide film. Impurities are implanted into the semiconductor substrate 10 on which the gate pattern 12 is formed to form the source / drain 15 on the semiconductor substrates on both sides of the gate pattern 12. An insulating film is conformally deposited on the entire surface of the resultant product in which the gate pattern 12 and the source / drain 15 are formed, and a spacer 14 is formed on the sidewall of the gate pattern 12 through an etch back process. After the etch back process, the interlayer insulating layer 16 is formed on the entire surface of the resultant in which the spacers 14 are formed on the sidewalls of the gate pattern 12. The interlayer insulating film is patterned to form contact holes 17 exposing the source / drain 15. In order to prevent a leakage current occurring at the junction between the semiconductor substrate 10 and the source / drain, the first impurity may be deeply injected into the source / drain 15. Ion implantation 18 is performed. In addition, in order to improve the contact resistance caused by the potential barrier difference between the polysilicon, which is a conductive film formed in the contact hole 17 and the semiconductor substrate, in the subsequent process, the second impurity is lower than the first energy so as to be shallowly implanted. Ion implantation (20) with 2 energy.

도 1c를 참조하면, 상기 제 2 에너지 이온주입(20)후 상기 콘택홀(17)을 포 함하는 상기 결과물 전면에 도전막인 고농도 폴리실리콘(이하 상부 폴리실리콘:26)을 형성한다. 그런데 후속 열공정시 상부 폴리실리콘막(26) 내에 있는 불순물, 즉 인(phosphorus) 성분이 상기 반도체 기판 내부로 확산(diffusion)되는 현상이 발생하게 된다. 이렇게 되면 트랜지스터의 유효채널 길이가 짧아져 문턱전압(threshold voltage)이 낮아져서 트랜지스터 동작시의 리프레쉬(dynamic refresh) 특성이 취약해지는 단점이 있다. 따라서 이를 개선하기 위해서 도 1d와 같이 상부 폴리실리콘(26)을 형성하기 이전에 상부 폴리실리콘에 비해 농도가 낮거나 혹은 언도우프트 폴리실리콘(이하 하부 폴리실리콘:24)을 얇고 컨포말(conformal)하게 형성한 뒤 하부 폴리실리콘(24)을 포함하는 결과물 전면에 상부 폴리실리콘(26)을 형성하는 방법이 널리 사용되고 있다.Referring to FIG. 1C, after the second energy ion implantation 20, a high concentration polysilicon (hereinafter, upper polysilicon) 26 is formed on the entire surface of the resultant including the contact hole 17. However, in a subsequent thermal process, impurities in the upper polysilicon layer 26, that is, phosphorus components, diffuse into the semiconductor substrate. In this case, the effective channel length of the transistor is shortened, thereby lowering a threshold voltage, thereby making the refresh refresh characteristic of the transistor vulnerable. Therefore, in order to improve this, before forming the upper polysilicon 26 as shown in FIG. 1D, the concentration is lower than the upper polysilicon or undoped polysilicon (hereinafter lower polysilicon: 24) thin and conformal (conformal) After the formation, the method of forming the upper polysilicon 26 on the entire surface of the resultant including the lower polysilicon 24 is widely used.

그러나 상부 폴리실리콘을 형성하기 이전에 저농도 혹은 도프되지 않은 하부 폴리실리콘(24)을 형성하게 되면, 하부 폴리실리콘(24)과 반도체 기판(10)사이의 계면 (interface)에서 전위 장벽차(potential barrier)에 의하여 콘택저항이 높아지기 때문에 소자의 페일(fail)을 유발하는 문제점이 있다.However, if a low concentration or undoped lower polysilicon 24 is formed prior to forming the upper polysilicon, a potential barrier at the interface between the lower polysilicon 24 and the semiconductor substrate 10 is formed. Since the contact resistance is increased by), there is a problem that causes the device to fail.

본 발명은 상술한 제반 문제를 해결하기 위해서 제안된 것으로서, 리프레쉬 특성을 취약하게 만들지 않으면서 도전막과 반도체 기판과의 콘택저항을 향상시키는 반도체 소자의 자기정렬 콘택 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a method for forming a self-aligned contact of a semiconductor device which improves the contact resistance between the conductive film and the semiconductor substrate without making the refresh characteristics weak. .

상술한 목적을 달성하기 위한 본 발명의 반도체소자의 자기정렬 콘택 형성방 법은, 반도체 기판 상에 복수개의 게이트 패턴을 형성하는 단계와, 게이트 패턴의 측벽에 스페이서를 형성하는 단계와, 스페이서가 형성된 결과물 전면에 층간절연막을 형성하는 단계와, 게이트 패턴 및 스페이서를 식각 마스크로 사용하여 층간 절연막의 소정영역을 식각하여 게이트 패턴들 사이의 반도체기판을 노출시키는 자기정렬 콘택홀을 형성하는 단계와, 자기정렬 콘택홀에 의해 노출된 반도체기판에 상기 반도체기판과 다른 도전형의 제 1 불순물을 제 1 에너지로 주입하는 단계와, 제 1 불순물이 주입된 결과물 전면에 언도우프트 반도체막 또는 저농도 반도체막을 콘포말하게 형성하는 단계와, 언도우프트 반도체막 또는 저농도 반도체막이 형성된 결과물 전면에 상기 제 1 불순물과 동일한 도전형의 제 2 불순물을 제 1 에너지보다 낮은 제 2 에너지로 주입하여 자기정렬 콘택홀에 의해 노출된 반도체 기판의 표면농도를 증가시키는 단계 및 제 2 불순물이 주입된 결과물 전면에 상기 저농도 반도체막보다 높은 불순물 농도를 갖는 고농도 반도체막을 형성하는 단계를 포함한다.Self-aligned contact forming method of the semiconductor device of the present invention for achieving the above object, the step of forming a plurality of gate patterns on the semiconductor substrate, forming a spacer on the sidewall of the gate pattern, the spacer is formed Forming an interlayer insulating film on the entire surface of the resultant, forming a self-aligning contact hole exposing a semiconductor substrate between the gate patterns by etching a predetermined region of the interlayer insulating film using the gate pattern and the spacer as an etching mask, and Injecting a first impurity of a conductivity type different from that of the semiconductor substrate with first energy into the semiconductor substrate exposed by the alignment contact hole, and forming an undoped semiconductor film or a low concentration semiconductor film on the entire surface of the resultant implanted first impurity. Forming a foam, and forming an undoped semiconductor film or a low concentration semiconductor film over the entire surface of the resultant product. Injecting a second impurity of the same conductivity type as the first impurity with a second energy lower than the first energy to increase the surface concentration of the semiconductor substrate exposed by the self-aligned contact hole and the entire surface of the resultant implanted with the second impurity Forming a high concentration semiconductor film having a higher impurity concentration than the low concentration semiconductor film.

(실시예)(Example)

이하 도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 자세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2D.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 자기정렬 콘택형성 방법을 순차적으로 보여주는 단면도이다.2A through 2D are cross-sectional views sequentially illustrating a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에 게이트 절연막(120a), 폴리실리콘(120b), 금속 실리사이드(120c), 캡핑막(120d)을 차례로 적층하고 사진 식각하여 게이트 패턴(120)을 형성한다. 상기 게이트 절연막(120a)은 열산화막으로 형성하는 것이 바람직하다. 또한, 상기 금속 실리사이드막(120c)은 텅스텐 실리사이드막과 같은 내열성 금속 실리사이드막으로 형성하는 것이 바람직하고, 상기 캡핑막(120d)은 실리콘 산화막에 대하여 식각 선택비가 높은 실리콘 질화막으로 형성하는 것이 바람직하다. 이 때, 상기 게이트 절연막(120a)의 두께는 65Å∼75Å, 폴리실리콘(120b)의 두께는 1000Å, 금속 실리사이드막(120c)의 두께는 1500Å, 캡핑막(120d)의 두께는 1500Å∼2500Å을 각각 증착한다. 상기 게이트 패턴(120)을 이온주입 마스크로 사용하여 상기 반도체 기판(100) 내에 불순물을 이온 주입하여 상기 게이트 패턴(120) 양 옆의 반도체기판에 소오스/드레인(150)을 형성한다. 그리고 상기 게이트 패턴(120) 및 상기 소오스/드레인(150)이 형성된 결과물 전면에 절연막을 컨포말(conformal)하게 증착하고 에치백 공정을 통해서 상기 게이트 패턴(120)의 측벽에 스페이서(140)를 형성한다. 그리고 상기 스페이서(140)가 형성된 결과물 전면에 층간절연막(160)을 형성한다. 상기 층간절연막은 비피에스지 (boro phospho silicate glass:BPSG)와 같은 산화막으로 형성하는 것이 바람직하다. 상기 층간절연막(160)이 형성된 결과물 전면에 포토레지스트층(도면에 미도시)을 도포하고 노광,현상하여 패텬을 형성한다. 상기 패턴닝된 포토레지스트층,캡핑막(120d) 및 스페이서(140)를 마스크로 이용하여 건식식각을 실시하여 소오스/드레인(150)을 노출시키는 자기정렬 콘택홀(170)을 형성한다. 상기 소오스/드레인(150)과 상기 반도체 기판(100) 사이의 접합(junction) 부위에서의 누설전류(leakage current)를 방지하기 위해서 상기 콘택홀(170)에 의해 노출된 반도체기판에 제 1 불순물이 깊게(deeply) 주입되도록 제 1 에너지로 이온주입(180)한다. 상기 불순물 이온주입시 도펀트(dopant)는 상기 소오스/드레인 (150) 영역에 형성된 불순물과 동일한 도펀트, 예컨대 인(phosphorus) 이온을 사용하는 것이 바람직하고 이온주입 에너지는 50KeV∼80KeV 이다.Referring to FIG. 2A, the gate insulating layer 120a, the polysilicon 120b, the metal silicide 120c, and the capping layer 120d are sequentially stacked on the semiconductor substrate 100, and the gate pattern 120 is formed by photo etching. do. The gate insulating film 120a is preferably formed of a thermal oxide film. In addition, the metal silicide layer 120c may be formed of a heat resistant metal silicide layer such as a tungsten silicide layer, and the capping layer 120d may be formed of a silicon nitride layer having a high etching selectivity with respect to the silicon oxide layer. At this time, the thickness of the gate insulating film 120a is 65 kPa to 75 kPa, the thickness of the polysilicon 120b is 1000 kPa, the thickness of the metal silicide film 120c is 1500 kPa, and the capping film 120d is 1500 kPa to 2500 kPa, respectively. Deposit. An impurity is implanted into the semiconductor substrate 100 using the gate pattern 120 as an ion implantation mask to form a source / drain 150 on semiconductor substrates adjacent to the gate pattern 120. In addition, an insulating film is conformally deposited on the entire surface of the resultant material on which the gate pattern 120 and the source / drain 150 are formed, and a spacer 140 is formed on sidewalls of the gate pattern 120 through an etch back process. do. In addition, an interlayer insulating layer 160 is formed on the entire surface of the product on which the spacers 140 are formed. The interlayer insulating film is preferably formed of an oxide film such as boro phospho silicate glass (BPSG). A photoresist layer (not shown) is coated on the entire surface of the resultant layer on which the interlayer insulating layer 160 is formed, and is exposed and developed to form a pattern. The self-aligned contact hole 170 exposing the source / drain 150 is formed by dry etching using the patterned photoresist layer, the capping layer 120d and the spacer 140 as a mask. In order to prevent a leakage current at a junction between the source / drain 150 and the semiconductor substrate 100, a first impurity is deposited on the semiconductor substrate exposed by the contact hole 170. Ion implantation 180 is performed with the first energy to be implanted deeply. In the impurity ion implantation, the dopant is preferably the same dopant as the impurity formed in the source / drain 150 region, for example, phosphorus ion, and the ion implantation energy is 50 KeV to 80 KeV.

도 2b를 참조하면, 상기 제 1 불순물이 깊이 주입된 결과물 전면에 저농도 혹은 언도우프트(undoped) 폴리실리콘(240)을 컨포말(conformal)하게 증착한다. 상기 저농도 혹은 언도우프트(undoped) 폴리실리콘(240)은 후속공정시 형성되는 도전막인 고농도 폴리실리콘 내에 있는 인(phosphorus) 성분이 상기 반도체 기판(100) 내부로 확산되어 트랜지스터의 유효채널 길이를 짧게 하여 문턱전압(threshold voltage) 특성을 저하시키는 것을 방지하기 위한 역할을 한다. 이 때 상기 저농도 혹은 언도우프트 폴리실리콘의 두께는 100Å∼500Å 이다. Referring to FIG. 2B, a low concentration or undoped polysilicon 240 is conformally deposited on the entire surface of the first implanted resultant impurity. The low concentration or undoped polysilicon 240 has a phosphorus component in the high concentration polysilicon, which is a conductive film formed in a subsequent process, diffused into the semiconductor substrate 100 to extend the effective channel length of the transistor. It serves to prevent the degradation of the threshold voltage characteristic by shortening. At this time, the thickness of the low concentration or undoped polysilicon is 100 kPa to 500 kPa.

도 2c를 참조하면, 상기 저농도 혹은 도프되지 않은 폴리실리콘(240)이 형성된 결과물에 제 2 불순물을 상기 제 1 에너지보다 낮은 제 2 에너지로 이온주입(200)하여 상기 소오스/드레인(150)의 표면농도를 증가시킨다. 상기 제 2에너지 이온주입(200)은 상기 저농도 혹은 언도우프트 폴리실리콘(240)과 상기 소오스/드레인(150)과의 계면(interface)에서 두 층간의 전위장벽차(potential barrier)에 의한 콘택저항의 증가로 인한 소자의 페일(fail)을 방지하기 위한 목적이다. 상기 제 2 불순물 이온주입시 도펀트(dopant)는 인(phosphorus)이나 또는 상기 인에 비하여 확산도(diffusivity)가 낮은 비소(As)를 사용하는 것이 바람직하고, 도즈량은 1×1012 atoms/㎠ ∼ 1×1014 atoms/㎠ , 이온주입 에너지는 10KeV∼30KeV로 실시한다. 이 때 사용한 도펀트의 에너지와 도즈량은 상기 저농도 혹은 언도우프트 폴리실리콘의 두께와 계면저항값을 고려하는 것이 바람직하다.Referring to FIG. 2C, a surface of the source / drain 150 may be implanted into a second impurity at a second energy lower than the first energy in a resultant product in which the low concentration or undoped polysilicon 240 is formed. Increase the concentration The second energy ion implantation 200 is contact resistance due to a potential barrier between two layers at an interface between the low concentration or the undoped polysilicon 240 and the source / drain 150. The purpose is to prevent the device (fail) due to the increase of. In the implantation of the second impurity ion, a dopant is preferably phosphorus or arsenic (As) having a lower diffusivity than the phosphorus, and the dose is 1 × 10 12 atoms / cm 2. -1 * 10 <14> atoms / cm <2> and ion implantation energy are implemented with 10 KeV-30 KeV. The energy and dose of the dopant used at this time are preferably considered in consideration of the thickness of the low concentration or undoped polysilicon and the interface resistance.

도 2d를 참조하면, 상기 제 2 에너지 이온주입(200)을 한 결과물 전면에 인(phosphorus)으로 도우핑된 고농도 폴리실리콘(260)을 형성한다. 따라서 고농도 폴리실리콘 내에 있는 인 성분은 저농도 혹은 언도우프트 폴리실리콘막 때문에 반도체 기판 내부로 확산되는 것이 현저히 억제될 수가 있다.Referring to FIG. 2D, a high concentration of polysilicon 260 doped with phosphorus is formed on the entire surface of the second energy ion implantation 200. Therefore, the phosphorus component in the high concentration polysilicon can be significantly suppressed from diffusing into the semiconductor substrate due to the low concentration or the undoped polysilicon film.

본 발명은 자기정렬 콘택홀을 형성하고 깊은(deep) 불순물 이온주입 공정을 수행하여 리프레쉬 특성을 향상시키고, 저농도 혹은 언도우프트 폴리실리콘을 증착한 후 낮은(shallow) 불순물 이온주입 공정을 수행함으로서 도전막과 반도체 기판과의 콘택저항 특성을 향상시키는 효과가 있다.The present invention improves the refresh characteristics by forming a self-aligned contact hole, performing a deep impurity ion implantation process, and conducting a low impurity ion implantation process after depositing low concentration or undoped polysilicon. There is an effect of improving the contact resistance between the film and the semiconductor substrate.

Claims (3)

반도체 기판 상에 복수개의 게이트 패턴을 형성하는 단계;Forming a plurality of gate patterns on the semiconductor substrate; 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the gate pattern; 상기 스페이서가 형성된 결과물 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on an entire surface of the resultant product on which the spacers are formed; 상기 게이트 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 층간 절연막의 소정영역을 식각하여 상기 게이트 패턴들 사이의 상기 반도체기판을 노출시키는 자기정렬 콘택홀을 형성하는 단계;Etching a predetermined region of the interlayer insulating layer using the gate pattern and the spacer as an etching mask to form a self-aligning contact hole exposing the semiconductor substrate between the gate patterns; 상기 자기정렬 콘택홀에 의해노출된 반도체기판에 상기 반도체기판과 다른 도전형의 제 1 불순물을 제 1 에너지로 주입하는 단계;Injecting a first impurity of a conductivity type different from that of the semiconductor substrate into the semiconductor substrate exposed by the self-aligned contact hole as first energy; 상기 제 1 불순물이 주입된 결과물 전면에 언도우프트 폴리실리콘막 또는 저농도 폴리실리콘막을 콘포말하게 형성하는 단계;Conformally forming an undoped polysilicon film or a low concentration polysilicon film on the entire surface of the resultant implanted with the first impurity; 상기 언도우프트 폴리실리콘막 또는 상기 저농도 폴리실리콘막이 형성된 결과물 전면에 상기 제 1 불순물과 동일한 도전형의 제 2 불순물을 상기 제 1 에너지보다 낮은 제 2 에너지로 주입하여 상기 자기정렬 콘택홀에 의해 노출된 반도체 기판의 표면농도를 증가시키는 단계; 및A second impurity of the same conductivity type as the first impurity is injected into a second energy lower than the first energy and exposed by the self-aligned contact hole on the entire surface of the undoped polysilicon film or the low-concentration polysilicon film. Increasing the surface concentration of the semiconductor substrate; And 상기 제 2 불순물이 주입된 결과물 전면에 상기 저농도 반도체막보다 높은 불순물 농도를 갖는 고농도 반도체막을 형성하는 단계를 포함하는 반도체소자의 자기정렬 콘택 형성방법.Forming a high concentration semiconductor film having a higher impurity concentration than the low concentration semiconductor film on the entire surface of the resultant implanted second impurity. 제 1 항에 있어서, The method of claim 1, 상기 제 1 불순물 및 제 2 불순물은 각각 인 이온 및 비소 이온인 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.And the first and second impurities are phosphorus ions and arsenic ions, respectively. 제 1 항에 있어서, The method of claim 1, 상기 언도우프트 폴리실리콘막 및 상기 저농도 반도체막은 100 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 자기정렬 콘택 형성방법.And the undoped polysilicon film and the low concentration semiconductor film are formed to a thickness of 100 to 500 GPa.
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