KR100646962B1 - Crystallization method and thin film transistor and thin film transistor fabricating method using the same - Google Patents

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Abstract

A crystallization method is provided to make a grain of a patterned amorphous silicon layer have uniform shape, size and distribution by forming an amorphous silicon layer under a buffer layer. A first amorphous silicon layer(310) is formed on a substrate(300). A buffer layer(320) is formed on the first amorphous silicon layer. After a second amorphous silicon layer(330) is formed on the buffer layer, the second amorphous silicon layer is patterned. The patterned second amorphous silicon layer is crystallized. An interlayer buffer is formed between the substrate and the first amorphous silicon layer.

Description

결정화 방법 및 그 결정화 방법을 이용한 박막트랜지스터 및 그의 제조방법{Crystallization method and thin film transistor and thin film transistor fabricating method using the same} Crystallization method and thin film transistor using the crystallization method and its manufacturing method

도 1은 종래 기술에 따른 비정질 실리콘층을 결정화하는 방법 을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a method of crystallizing an amorphous silicon layer according to the prior art.

도 2a는 종래 기술에 따른 패턴 영역의 SEM 사진이다. 2A is a SEM photograph of a pattern region according to the prior art.

도 2b 내지 도 2c는 도 2a의 "Ⅰ","Ⅱ" 영역을 확대한 SEM 사진이다.2B to 2C are enlarged SEM photographs of regions "I" and "II" of FIG. 2A.

도 3은 본 발명의 제 1 실시예에 따른 결정화 방법의 단면도이다.3 is a cross-sectional view of the crystallization method according to the first embodiment of the present invention.

도 4은 본 발명의 제 2 실시예에 따른 결정화 방법의 단면도이다.4 is a cross-sectional view of a crystallization method according to a second embodiment of the present invention.

도 5은 본 발명의 제 3 실시예에 따른 결정화 방법의 단면도이다.5 is a cross-sectional view of a crystallization method according to a third embodiment of the present invention.

도 6a는 본 발명에 따른 패턴영역에 따른 그레인 SEM 사진이다.6A is a grain SEM photograph of a pattern region according to the present invention.

도 6b 내지 도 6c은 도 6a의 "Ⅰ","Ⅱ" 영역을 확대한 SEM 사진이다.6B to 6C are enlarged SEM photographs of regions "I" and "II" of FIG. 6A.

도 7은 본 발명의 제 1 실시예에 따른 결정화 방법을 이용한 박막트랜지스터 제조방법을 나태낸 블럭도이다.7 is a block diagram illustrating a method of manufacturing a thin film transistor using a crystallization method according to a first embodiment of the present invention.

도 8a,8b,8c는 도 7의 박막트랜지스터 제조방법에 따른 박막트랜지스터의 제조 공정도이다. 8A, 8B, and 8C are manufacturing process diagrams of the thin film transistor according to the thin film transistor manufacturing method of FIG.

♣ 주요 구성에 대한 도면 부호 ♣♣ Reference numerals for main components ♣

300,600 : 기판 310,610 : 제1 비정질 실리콘300,600 substrate 310,610 first amorphous silicon

320,620 : 버퍼층 330,630 : 제2 비정질 실리콘320,620: buffer layer 330,630: second amorphous silicon

640 : 게이트 절연막 650 : 게이트 전극 640: gate insulating film 650: gate electrode

660 : 소스/드레인 전극 670 : 층간 절연막 660: source / drain electrodes 670: interlayer insulating film

본 발명은 결정화 방법 및 그 결정화 방법을 이용한 박막트랜지스터 및 그의 제조방법에 관한 것으로, 보다 구체적으로는, 버퍼층 하부에 비정질 실리콘층을 형성함으로써, 균일한 그레인 사이즈를 얻을 수 있는 결정화 방법 및 그 결정화 방법을 이용한 박막트랜지스터 및 그의 제조방법에 관한 것이다.The present invention relates to a crystallization method and a thin film transistor using the crystallization method and a method of manufacturing the same, and more particularly, a crystallization method and a crystallization method that can obtain a uniform grain size by forming an amorphous silicon layer under the buffer layer It relates to a thin film transistor and a method of manufacturing the same.

비정질 실리콘 상태의 실리콘층을 결정화하는 방법에는 레이저를 이용하는 방법과 레이저를 이용하지 않는 방법이 있다. 최근, 결정화 방법으로 가장 널리 사용되는 방법은 엑시머 레이저라는 펄스화된 자외선을 사용하는 어닐링(Eximer laser anneling) 방법이다. 엑시머 레이저 어닐링 방법은, 대규모 집적회로 공정에서 불순물 이온을 주입한 실리콘을 어닐링 할 목적으로 개발되어 오다가, 비교적 근래에 와서 중소형 저온 폴리 실리콘 제품 제조에 이용되기 시작하였다. 이처럼, 레이저를 사용하여 비정질 실리콘층을 폴리 실리콘층으로 결정화하는 방법은 녹는 온도가 높음에도 불구하고 짧은 시간에 열처리되기 때문에 기판에 손상을 주지 않 는다는 장점을 가지고 있다. As a method of crystallizing the silicon layer in the amorphous silicon state, there are a method using a laser and a method not using a laser. Recently, the most widely used method for the crystallization method is an animer laser anneling method using pulsed ultraviolet rays called an excimer laser. The excimer laser annealing method has been developed for the purpose of annealing silicon implanted with impurity ions in a large scale integrated circuit process, and has recently been used to manufacture small and medium-sized low-temperature polysilicon products. As such, the method of crystallizing the amorphous silicon layer into the polysilicon layer using a laser has an advantage of not damaging the substrate because it is heat-treated in a short time despite the high melting temperature.

이하에서는, 종래 기술에 따른 비정질 실리콘층을 결정화하는 방법을 도시한 도 1과, 도 1의 결정화 방법을 이용하여 형성된 폴리 실리콘층의 그레인 상태를 개략적으로 도시한 도 2a 내지 도 2c를 참조하여 구체적으로 설명한다. Hereinafter, referring to FIG. 1 illustrating a method of crystallizing an amorphous silicon layer according to the related art, and FIGS. 2A to 2C schematically illustrating grain states of a polysilicon layer formed using the crystallization method of FIG. 1. Explain.

종래 기술에 따른 비정질 실리콘층을 결정화 하기 위해서는, 우선, 기판(110)을 준비한다. 이 때, 기판(110)은 적어도 부분적으로 지지하는 스테이지(stage:100) 상에 마련된다. 일반적으로, 스테이지(100)는 알루미늄(Al)이나 흑연(graphite) 등을 이용하여 형성되며, 기판(110)은 투명성이 있는 유리 또는 플라스틱 등으로 형성된다. 그 다음, 기판(100) 상에는 버퍼(120)층이 형성되며, 버퍼층(120) 상에는 비정질 실리콘층(130)이 형성된다. 비정질 실리콘층(130)이 형성된 다음에는, 비정질 실리콘층(130)을 패터닝한 후, 레이저를 이용하여 패터닝된 비정질 실리콘층(130)을 결정화한다.In order to crystallize the amorphous silicon layer according to the prior art, first, the substrate 110 is prepared. In this case, the substrate 110 is provided on a stage 100 that supports at least partially. In general, the stage 100 is formed using aluminum (Al), graphite, or the like, and the substrate 110 is formed of glass or plastic having transparency. Next, a buffer 120 layer is formed on the substrate 100, and an amorphous silicon layer 130 is formed on the buffer layer 120. After the amorphous silicon layer 130 is formed, the amorphous silicon layer 130 is patterned, and then the patterned amorphous silicon layer 130 is crystallized using a laser.

도 1에 도시된 바와 같이, 레이저를 이용하여 비정질 실리콘층(130)을 결정화하는 경우, 패터닝된 비정질 실리콘층(130) 상부에서 조사되는 레이저 빔이, 비정질 실리콘층(130)이 형성되어 있지 않은 영역을 통해 스테이지측(100)으로 조사된다. As shown in FIG. 1, when the amorphous silicon layer 130 is crystallized using a laser, the laser beam irradiated on the patterned amorphous silicon layer 130 is not formed with the amorphous silicon layer 130. It irradiates to the stage side 100 through the area.

도 2a는 종래 기술에 따른 패턴 영역의 SEM 사진이고 도 2b 및 도 2c는 도 2a의 "Ⅰ","Ⅱ" 영역을 확대한 SEM 사진이다.2A is an SEM image of a pattern region according to the prior art, and FIGS. 2B and 2C are enlarged SEM images of regions "I" and "II" of FIG. 2A.

도 2a 내지 도 2c를 참조하면, 패턴영역에 따른 그레인 상태를 확인할 수 있다. 특히, 패턴 영역을 부분적으로 확대한 영역 "Ⅰ" 및 "Ⅱ"를 살펴보면, 영역 "Ⅰ"에서의 그레인 사이즈가 전체적으로 균일하지 않다. 또한, 영역 "Ⅱ"에서의 그레인 사이즈는 영역 "Ⅰ"에 비해서 상대적으로 균일하지 않다. 이와 같이, 영역 "Ⅰ"과 영역 "Ⅱ"의 그레인 사이즈를 비교해 본 바에 따르면, 각 영역마다 그레인 형상, 사이즈 및 그 분포가 전혀 균일하지 않음을 알 수 있다. 2A to 2C, the grain state according to the pattern region may be confirmed. In particular, looking at the regions "I" and "II" in which the pattern region is partially enlarged, the grain size in the region "I" is not entirely uniform. Further, the grain size in the area "II" is not relatively uniform as compared with the area "I". Thus, as a result of comparing the grain sizes of the region "I" and the region "II", it can be seen that the grain shape, size, and distribution thereof are not uniform in each region.

이는 스테이지측으로 조사된 레이저 빔이 알류미늄 또는 흑연으로 형성된 스테이지의 반사도에 의해 버퍼층을 통해 패터닝된 비정질 실리콘층 상부로 재반사되기 때문에 생기는 현상이다. 보다 구체적으로, 스테이지의 표면이 전체적으로 거울처럼 매끄럽지 않아 스테이지의 각 영역마다 상이한 반사도를 갖기 때문에 생기는 현상으로, 버퍼층 상부에 형성된 비정질 실리콘층의 패턴 마다 스테이지에 의해 재반사된 레이저 빔의 조사량이 달라져서 각 패턴마다 그레인 형상, 크기가 달라진다는 문제점을 갖는다.This occurs because the laser beam irradiated to the stage side is reflected back onto the patterned amorphous silicon layer through the buffer layer by the reflectivity of the stage formed of aluminum or graphite. More specifically, a phenomenon occurs because the surface of the stage is not as smooth as a mirror as a whole and has different reflectivity in each region of the stage. Each pattern has a problem in that the grain shape and size are different.

따라서, 본 발명은 전술한 문제점을 해결하기 위한 것으로, 버퍼층 하부에 비정질 실리콘층을 형성하여, 균일한 그레인을 얻을 수 있는 결정화 방법 및 그 결정화 방법을 이용한 박막트랜지스터 및 그의 제조방법을 제공한다. Accordingly, the present invention has been made to solve the above-described problems, and provides a crystallization method capable of obtaining an uniform grain by forming an amorphous silicon layer under the buffer layer, a thin film transistor using the crystallization method, and a method of manufacturing the same.

상술한 목적을 달성하기 위하여, 본 발명의 일측면에 따르면, 본 결정화 방법 및 그 결정화 방법을 이용한 TFT 제조방법은 기판 상에 제1 비정질 실리콘층을 형성하는 단계와, 상기 제1 비정질 실리콘층 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 제2 비정질 실리콘층을 형성한 후 패터닝하는 단계와, 상기 패터닝된 제2 비정질 실리콘층을 결정화하는 단계를 포함한다. In order to achieve the above object, according to an aspect of the present invention, the present crystallization method and a TFT manufacturing method using the crystallization method comprises the steps of forming a first amorphous silicon layer on the substrate, and the first amorphous silicon layer on Forming a buffer layer on the buffer layer, forming and patterning a second amorphous silicon layer on the buffer layer, and crystallizing the patterned second amorphous silicon layer.

바람직하게는, 상기 기판과 상기 제1 비정질 실리콘층 사이에 층간 버퍼층을 형성하는 단계를 더 포함한다.Preferably, the method further includes forming an interlayer buffer layer between the substrate and the first amorphous silicon layer.

본 발명의 다른 측면에 따르면, 본 결정화 방법은, 기판 상에 버퍼층을 형성하는 단계와, 상기 기판 하부에 제1 비정질 실리콘층을 형성하는 단계와, 상기 버퍼층 상부에 제2 비정질 실리콘층을 형성하고 패터닝하는 단계와, 상기 패터닝된 제2 비정질 실리콘층을 결정화하는 단계를 포함한다. According to another aspect of the present invention, the present crystallization method includes forming a buffer layer on a substrate, forming a first amorphous silicon layer below the substrate, and forming a second amorphous silicon layer above the buffer layer. Patterning and crystallizing the patterned second amorphous silicon layer.

바람직하게는, 상기 제1 비정질 실리콘층과 상기 제2 비정질 실리콘층을 증착하는 단계에서 PECVD 방법 및 LPCVD 방법 중 어느 하나의 공정을 이용하며, 상기 제1 비정질 실리콘층과 상기 제2 비정질 실리콘층을 동시에 형성하며, 상기 제1 비정질 실리콘층을 제거하며, 상기 제1 비정질 실리콘층을 제거하는 방법으로는 에칭공정한다.Preferably, in the depositing of the first amorphous silicon layer and the second amorphous silicon layer, any one of a PECVD method and an LPCVD method is used, and the first amorphous silicon layer and the second amorphous silicon layer are At the same time, the etching process is performed by removing the first amorphous silicon layer and removing the first amorphous silicon layer.

본 발명의 다른 측면에 따르면, 본 박막트랜지스터 제조방법은, 기판 상에 제1 비정질 실리콘 층을 형성하는 단계와, 상기 제1 비정질 실리콘층 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 제2 비정질 실리콘층을 형성한 후 패터닝하 는 단계와, 상기 패터닝된 제2 비정질 실리콘층을 결정화하는 단계와, 상기 패터닝된 제2 비정질 실리콘층 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 상기 결정화된 제2 비정질 실리콘층과 전기적으로 접촉하는 소스/드레인 전극을 형성하는 단계를 포함한다.  According to another aspect of the invention, the method of manufacturing the thin film transistor, forming a first amorphous silicon layer on the substrate, forming a buffer layer on the first amorphous silicon layer, and a second on the buffer layer Forming and patterning an amorphous silicon layer, crystallizing the patterned second amorphous silicon layer, forming a gate insulating film on the patterned second amorphous silicon layer, and forming a pattern on the gate insulating film Forming a gate electrode, forming an interlayer insulating film on said gate electrode, and forming a source / drain electrode in electrical contact with said crystallized second amorphous silicon layer on said interlayer insulating film; .

바람직하게는, 상기 기판과 상기 제1 실리콘층 사이에 층간 버퍼층을 더 포함한다. Preferably, further comprising an interlayer buffer layer between the substrate and the first silicon layer.

본 발명의 다른 측면에 따르면, 본 박막트랜지스터 제조방법은, 기판 상에 버퍼층을 형성하는 단계와, 상기 기판 하부에 제1 비정질 실리콘층을 형성하는 단계와, 상기 버퍼층 상에 제2 비정질 실리콘층을 형성하고 패터닝하는 단계와, 상기 패터닝된 제2 비정질 실리콘층을 결정화하는 단계와, 상기 패터닝된 제2 비정질 실리콘층을 결정화하는 단계와, 상기 패터닝된 제2 비정질 실리콘층 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 상기 결정화된 제2 비정질 실리콘층과 전기적으로 접촉하는 소스/드레인 전극을 형성하는 단계를 포함한다. According to another aspect of the invention, the method of manufacturing a thin film transistor, forming a buffer layer on a substrate, forming a first amorphous silicon layer below the substrate, and a second amorphous silicon layer on the buffer layer Forming and patterning, crystallizing the patterned second amorphous silicon layer, crystallizing the patterned second amorphous silicon layer, and forming a gate insulating film on the patterned second amorphous silicon layer Forming a gate electrode on the gate insulating film, forming an interlayer insulating film on the gate electrode, and source / drain in electrical contact with the crystallized second amorphous silicon layer on the interlayer insulating film. Forming an electrode.

본 발명의 일측면에 따른 박막트랜지스터는, 기판 상에 형성되는 제1 실리콘층과, 상기 제1 실리콘층 상에 형성되는 버퍼층과, 상기 버퍼층 상에 형성되는 패터닝된 제2 실리콘층과, 상기 패터닝된 제2 실리콘층 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극과, 상기 게이트 전극 상에 형 성되는 층간 절연막과, 상기 층간 절연막 상에 형성되며, 상기 제2 실리콘층과 전기적으로 접촉하도록 형성되는 소스/드레인 전극을 포함한다. A thin film transistor according to an aspect of the present invention includes a first silicon layer formed on a substrate, a buffer layer formed on the first silicon layer, a patterned second silicon layer formed on the buffer layer, and the patterning. A gate insulating film formed on the formed second silicon layer, a gate electrode formed on the gate insulating film, an interlayer insulating film formed on the gate electrode, and formed on the interlayer insulating film, And source / drain electrodes formed to be in electrical contact.

바람직하게는, 상기 기판과 상기 제1 실리콘층 사이에 층간 버퍼층을 더 포함한다. Preferably, further comprising an interlayer buffer layer between the substrate and the first silicon layer.

본 발명의 다른 측면에 따른 박막트랜지스터는, 기판 상에 형성되는 버퍼층과, 상기 기판 하부에 형성되는 제1 실리콘층과, 상기 버퍼층 상에 형성되는 패터닝된 제2 실리콘층과, 상기 패터닝된 제2 실리콘층 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극과, 상기 게이트 전극 상에 형성되는 층간 절연막과, 상기 층간 절연막 상에 형성되며, 상기 패터닝된 제2 실리콘층과 전기적으로 접촉하도록 형성되는 소스/드레인 전극을 포함한다.According to another aspect of the present invention, a thin film transistor includes a buffer layer formed on a substrate, a first silicon layer formed under the substrate, a patterned second silicon layer formed on the buffer layer, and the patterned second layer. A gate insulating film formed on the silicon layer, a gate electrode formed on the gate insulating film, an interlayer insulating film formed on the gate electrode, and formed on the interlayer insulating film, and electrically connected to the patterned second silicon layer. And source / drain electrodes formed to contact.

바람직하게는, 상기 제1 실리콘층은 비정질 실리콘층이며, 상기 패터닝된 제2 실리콘층은 결정화된 실리콘층이다. Preferably, the first silicon layer is an amorphous silicon layer and the patterned second silicon layer is a crystallized silicon layer.

이하에서는, 본 발명의 실시예들을 도시한 도면을 참조하여, 본 발명을 보다 구체적으로 설명한다. Hereinafter, with reference to the drawings showing embodiments of the present invention, the present invention will be described in more detail.

도 3은, 본 발명의 제1 실시예에 따른 결정화 방법의 단면도이다. 도 3을 참조하면, 기판(300) 상에는 소정 두께의 제1 비정질 실리콘층(310)이 형성되며, 제1 비정질 실리콘층(310) 상에는 버퍼층(320)이 형성된다. 기판(300)은 유리 및 합성수지와 같은 절연성을 띠는 재질로 이루어지며, 기판(300)상에 형성된 버퍼층 (320)은 산화막 또는 질화막 등으로 이루어진다. 버퍼층(320) 상부에는 제2 비정질 실리콘층(330)이 증착되며, 증착된 제2 비정질 실리콘층(330)을 패터닝한다. 제 2 비정질 실리콘층(330)이 패터닝된 다음, 레이저를 이용하여 패터닝 된 제 2 비정질 실리콘층(330)을 결정화한다. 이 때, 제1 비정질 실리콘층(310)은 조사된 레이저빔 중 제2 비정질 실리콘층(330)이 형성되어 있지 않은 영역을 투과한 레이저 빔을 대부분 흡수할 수 있지만, 만약, 레이저 빔 중 일부가 제1 비정질 실리콘층(310)에 흡수되지 않고 투과되어 스테이지 상에서 반사된다 하여도 제1 비정질 실리콘층(310)의 하면에서 재흡수 또는 반사되기 때문에 제2 비정질 실리콘층(330)에 영향을 주지 않는다 .3 is a cross-sectional view of the crystallization method according to the first embodiment of the present invention. Referring to FIG. 3, a first amorphous silicon layer 310 having a predetermined thickness is formed on the substrate 300, and a buffer layer 320 is formed on the first amorphous silicon layer 310. The substrate 300 is made of an insulating material such as glass and synthetic resin, and the buffer layer 320 formed on the substrate 300 is formed of an oxide film or a nitride film. The second amorphous silicon layer 330 is deposited on the buffer layer 320, and the deposited second amorphous silicon layer 330 is patterned. After the second amorphous silicon layer 330 is patterned, the patterned second amorphous silicon layer 330 is crystallized using a laser. In this case, the first amorphous silicon layer 310 may absorb most of the laser beam transmitted through a region where the second amorphous silicon layer 330 is not formed among the irradiated laser beams, but if some of the laser beams are Even though the first amorphous silicon layer 310 is not absorbed but transmitted and reflected on the stage, the second amorphous silicon layer 330 is not absorbed or reflected by the lower surface of the first amorphous silicon layer 310. .

도 4는, 본 발명의 제2 실시예에 따른 결정화 방법의 단면도이다. 도 4 를 참조하면, 기판(400) 상에는 버퍼층(410)이 형성되며, 버퍼층(410) 상에는 제1 비정질 실리콘층(420)이 형성된다. 기판(400)은 유리 및 합성수지와 같은 절연성을 띠는 재질로 이루어어지며, 기판(400) 상에 형성된 버퍼층(410)은 산화막 또는 질화막으로 이루어진다. 버퍼층(410)은 기판(400)의 불순물 성분이 제1 비정질 실리콘층(420)으로 확산되는 것을 방지하는 한편, 결정화 공정시 기판(400)으로의 열유입을 차단하는 역할을 한다. 제1 비정질 실리콘층(420) 상에는 층간 버퍼층(430)이 형성된다. 층간 버퍼층(430) 상에는 제2 비정질 실리콘층(440)이 증착되며, 증착된 제2 비정질 실리콘층(440)을 패터닝 한다. 제2 비정질 실리콘층(440)은 패터닝된 다음, 레이저를 이용하여 패터닝 된 제2 비정질 실리콘층(440)을 결정화한다. 이 때, 제1 비정질 실리콘층(420)은 조사된 레이저빔 중 제2 비정질 실리콘층(440)이 형성되어 있지 않은 영역을 투과한 레이저 빔을 대부분 흡수할 수 있지만, 만약, 레이저 빔 중 일부가 제1 비정질 실리콘층(420)에 흡수되지 않고 투과되어 스테이지 상에서 반사된다 하여도 제1 비정질 실리콘층(420)의 하면에서 재흡수 또는 반사되기 때문에 제2 비정질 실리콘층(440)에 영향을 주지 않는다 .4 is a cross-sectional view of a crystallization method according to a second embodiment of the present invention. Referring to FIG. 4, a buffer layer 410 is formed on a substrate 400, and a first amorphous silicon layer 420 is formed on the buffer layer 410. The substrate 400 is made of an insulating material such as glass and synthetic resin, and the buffer layer 410 formed on the substrate 400 is formed of an oxide film or a nitride film. The buffer layer 410 prevents the impurity component of the substrate 400 from diffusing into the first amorphous silicon layer 420, and blocks the heat inflow to the substrate 400 during the crystallization process. An interlayer buffer layer 430 is formed on the first amorphous silicon layer 420. The second amorphous silicon layer 440 is deposited on the interlayer buffer layer 430, and the deposited second amorphous silicon layer 440 is patterned. The second amorphous silicon layer 440 is patterned, and then crystallizes the patterned second amorphous silicon layer 440 using a laser. At this time, the first amorphous silicon layer 420 may absorb most of the laser beam transmitted through a region where the second amorphous silicon layer 440 is not formed among the irradiated laser beams, but if some of the laser beams are Even though the first amorphous silicon layer 420 is not absorbed and is transmitted on the stage, the second amorphous silicon layer 440 does not affect the second amorphous silicon layer 440 because it is reabsorbed or reflected on the lower surface of the first amorphous silicon layer 420. .

도 5는, 본 발명의 제3 실시예에 따른 결정화 방법의 단면도이다. 도 5를 참조하면, 기판(500) 상에는 버퍼층(510)이 형성된다. 기판(500)은 유리 및 합성수지와 같은 절연성을 띠는 재질로 이루어지며, 기판(500) 상에 형성된 버퍼층(510)은 산화막 또는 질화막 등으로 이루어진다. 기판(500) 하부에는 제1 비정질 실리콘층(520)이 형성되고 버퍼층 상부에는 제2 비정질 실리콘층(530)이 형성된다. 제2 비정질 실리콘층(530)을 형성 후 제2 비정질 실리콘층(530)을 패터닝한다. 제2 비정질 실리콘층(530)이 패터닝된 다음, 레이저를 이용하여 패터닝 된 제2 비정질 실리콘층(530)을 결정화 한다. 이 때, 제1 비정질 실리콘층(520)은 조사된 레이저빔 중 제2 비정질 실리콘층(530)이 형성되어 있지 않은 영역을 투과한 레이저 빔을 대부분 흡수할 수 있지만, 만약, 레이저 빔 중 일부가 제1 비정질 실리콘층(520)에 흡수되지 않고 투과되어 스테이지 상에서 반사된다 하여도 제1 비정질 실리콘층(520)의 하면에서 재흡수 또는 반사되기 때문에 제2 비정질 실리콘층(530)에 영향을 주지 않는다 .레이저 결정화 후 제1 비정질 실리콘층(520)을 에칭한다. 일반적으로, 에칭은 습식 에칭(wet etching)과 건식 에칭(dry etching)으로 분류할 수 있 는데 본 실시예에서는, 기판(500) 하면에 형성된 제1 비정질 실리콘층(520)을 에칭할 경우에는, 건식 에칭이 바람직하다. 5 is a cross-sectional view of the crystallization method according to the third embodiment of the present invention. Referring to FIG. 5, a buffer layer 510 is formed on a substrate 500. The substrate 500 is made of an insulating material such as glass and synthetic resin, and the buffer layer 510 formed on the substrate 500 is formed of an oxide film or a nitride film. A first amorphous silicon layer 520 is formed below the substrate 500, and a second amorphous silicon layer 530 is formed above the buffer layer. After forming the second amorphous silicon layer 530, the second amorphous silicon layer 530 is patterned. After the second amorphous silicon layer 530 is patterned, the patterned second amorphous silicon layer 530 is crystallized using a laser. At this time, the first amorphous silicon layer 520 may absorb most of the laser beam transmitted through a region where the second amorphous silicon layer 530 is not formed among the irradiated laser beams, but if some of the laser beams are Even though not transmitted to the first amorphous silicon layer 520 and transmitted on the stage, the second amorphous silicon layer 530 does not affect the second amorphous silicon layer 530 because it is reabsorbed or reflected on the bottom surface of the first amorphous silicon layer 520. After the laser crystallization, the first amorphous silicon layer 520 is etched. In general, etching may be classified into wet etching and dry etching. In this embodiment, when etching the first amorphous silicon layer 520 formed on the bottom surface of the substrate 500, Dry etching is preferred.

제1 비정질 실리콘층(520)과 제2 비정질 실리콘층(530)은 순차 적층할 수 있을 뿐만 아니라 동시에 적층 형성한다. 이처럼, 제1 비정질 실리콘층(520)과 제2 비정질 실리콘층(530)을 증착하는 경우, 플라즈마 보강 기상증착 방법(PECVD) 및 저압 화학 기상증착 방법(LPCVD) 중 어느 하나의 공정을 이용 할 수 있으며, 제 1 및 제2 비정질 실리콘층(520,530)을 동시에 형성하는 경우 화학 기상증착 방법(LPCVD)을 이용한다.  The first amorphous silicon layer 520 and the second amorphous silicon layer 530 may be sequentially stacked as well as stacked. As such, when the first amorphous silicon layer 520 and the second amorphous silicon layer 530 are deposited, any one of a plasma enhanced vapor deposition method (PECVD) and a low pressure chemical vapor deposition method (LPCVD) may be used. In the case where the first and second amorphous silicon layers 520 and 530 are simultaneously formed, chemical vapor deposition (LPCVD) is used.

도 3 내지 도 5를 참조하면, 전술한 바와 같이 레이저를 이용하여 비정질 실리콘층을 결정화하는 경우, 패터닝된 비정질 실리콘층 상부에서 조사되는 레이저 빔이, 비정질 실리콘층이 형성되어 있지 않은 영역을 통해 스테이지측으로 조사되어, 버퍼층 하부의 비정질 실리콘층에 흡수된다. 버퍼층 하부의 비정질 실리콘층에 레이저빔이 흡수됨에 따라, 패터닝된 비정질 실리콘층은 균일한 그레인을 얻을 수 있다. 3 to 5, when the amorphous silicon layer is crystallized using the laser as described above, the laser beam irradiated on the patterned amorphous silicon layer is staged through an area where the amorphous silicon layer is not formed. It is irradiated to the side and absorbed by the amorphous silicon layer below the buffer layer. As the laser beam is absorbed into the amorphous silicon layer under the buffer layer, the patterned amorphous silicon layer may obtain uniform grain.

도 6a는 본 발명에 따른 패턴영역에 따른 그레인 SEM사진이고 도 6b 및 도 6c은 도 6a의 "Ⅰ","Ⅱ" 영역을 확대한 SEM 사진이다.6A is a SEM image of a grain according to a pattern region according to the present invention, and FIGS. 6B and 6C are enlarged SEM images of regions “I” and “II” of FIG. 6A.

도 6a 내지 도 6c를 참조하면, 패턴영역에 따른 그레인 상태를 확인할 수 있다. 특히, 패턴 영역을 부분적으로 확대한 영역 "Ⅰ" 및 "Ⅱ" 를 살펴보면, 영역 "Ⅰ" 에서의 그레인 사이즈가 전체적으로 정사각형 모양으로 균일하다. 또한 영역 "Ⅱ" 에서는 그레인 사이즈가 전체적으로 균일하다. 이와같이, 영역 "Ⅰ"과 영역 "Ⅱ"의 그레인 사이즈를 비교해 본 바에 따르면, 각 영역마다 그레인 형상 , 사이즈 및 그 분포가 균일함을 알 수 있다. 6A to 6C, the grain state according to the pattern region may be confirmed. In particular, looking at the regions "I" and "II" in which the pattern region is partially enlarged, the grain size in the region "I" is uniform in a square shape as a whole. In the region " II ", the grain size is uniform throughout. Thus, as a result of comparing the grain sizes of the region "I" and the region "II", it can be seen that the grain shape, size and distribution thereof are uniform in each region.

이하에서는 본 발명에 따른 결정화 방법을 이용한 박막트랜지스터 및 그 제조방법을 구체적으로 설명한다.Hereinafter, a thin film transistor using the crystallization method according to the present invention and a manufacturing method thereof will be described in detail.

통상적으로, 박막트랜지스터는 기판 상에 형성되며, 제1 실리콘층, 버퍼층, 제2 실리콘층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스/드레인 전극을 포함한다(후술할 도 7 및 도 8a,8b,8c 참조). Typically, a thin film transistor is formed on a substrate and includes a first silicon layer, a buffer layer, a second silicon layer, a gate insulating film, a gate electrode, an interlayer insulating film, and a source / drain electrode (see FIGS. 7 and 8A and 8B to be described later). , 8c).

도 7은 본 발명의 제1 실시예에 따른 결정화 방법을 이용한 박막트랜지스터 제조방법을 나타낸 블럭도이고, 도 8a,8b,8c는 도 7의 박막트랜지스터 제조방법에 따른 박막트랜지스터의 제조 공정도이다. 도 7 및 도 8a,8b,8c를 참조하면, 본 박막트랜지스터를 제조하기 위해서는, 우선, 기판(600)을 준비한다(S1, 도 8a참조). S1단계에서 기판(600)이 준비되면, 기판(600) 상에 제1 비정질 실리콘층(610)을 형성한다. 제1 비정질 실리콘층(610) 상에는 버퍼층(620)이 형성된다. 층간 버퍼층(620)은 선택적 구성요소로, 질화막 또는 산화막 등으로 형성한다(S2). 그 다음, 버퍼층(610) 상에는 제2 비정질 실리콘층(630)을 형성한 다음, 패터닝한다(S3,도 8b참조). 패터닝된 제2 비정질 실리콘층(630)은 레이저 등에 의해 결정화된다(S4). 7 is a block diagram illustrating a method of manufacturing a thin film transistor using a crystallization method according to a first embodiment of the present invention, and FIGS. 8A, 8B, and 8C are process charts of manufacturing a thin film transistor according to the method of manufacturing a thin film transistor of FIG. 7. 7 and 8A, 8B, and 8C, in order to manufacture the thin film transistor, first, the substrate 600 is prepared (see S1 and FIG. 8A). When the substrate 600 is prepared in step S1, the first amorphous silicon layer 610 is formed on the substrate 600. The buffer layer 620 is formed on the first amorphous silicon layer 610. The interlayer buffer layer 620 is an optional component and is formed of a nitride film or an oxide film (S2). Next, a second amorphous silicon layer 630 is formed on the buffer layer 610, and then patterned (S3, see FIG. 8B). The patterned second amorphous silicon layer 630 is crystallized by a laser or the like (S4).

패터닝된 제2 비정질 실리콘층(630)이 형성된 다음, 패터닝된 제2 비정질 실리콘층(630) 상에는 게이트 절연막(640)이 형성된다(S5). 게이트 절연막(640)이 형성된 다음, 게이트 절연막(640) 상에는 게이트 전극(650)이 형성된다(S6). 게이트 전극(650) 상에는 층간 절연막(670)이 형성된다(S7). 층간 절연막(670)은 산화막, 질화막, 벤조싸이클로부텐, 아크릴, 폴리이미드 중 적어도 하나를 포함한다. After the patterned second amorphous silicon layer 630 is formed, a gate insulating layer 640 is formed on the patterned second amorphous silicon layer 630 (S5). After the gate insulating film 640 is formed, a gate electrode 650 is formed on the gate insulating film 640 (S6). An interlayer insulating layer 670 is formed on the gate electrode 650 (S7). The interlayer insulating film 670 includes at least one of an oxide film, a nitride film, benzocyclobutene, acryl, and polyimide.

그 다음, 게이트 절연막(640)과 층간 절연막(670)을 관통하는 컨택홀(미도시)을 통해 소스 및 드레인영역(미도시)과 전기적으로 접촉하는 소스/드레인전극(660)을 형성한다(S8,도 8c참조). 이후 후속공정으로는 보호막을 형성하는 공정, 발광 소자를 형성하는 공정 등이 있다.Next, a source / drain electrode 660 is formed in electrical contact with the source and drain regions (not shown) through contact holes (not shown) passing through the gate insulating layer 640 and the interlayer insulating layer 670 (S8). , See FIG. 8C). Subsequent processes include forming a protective film and forming a light emitting device.

전술한 실시예에서는, 기판 상에 제1 비정질 실리콘층을 형성하고, 제1 비정질 실리콘층 상부에 버퍼층을 형성하고, 버퍼층 상부에 제2 비정질 실리콘층을 형성하여 패터닝한 다음, 결정화한 제2 비정질 실리콘층을 이용하여 박막트랜지스터를 제조하는 방법이 개시되어 있으나, 본 발명은 이에 한정되지 않으며, 본 발명의 제2 및 제3 실시예에 따른 결정화 방법을 이용하여 박막트랜지스터 제조할 수 있음은 물론이다. In the above-described embodiment, the first amorphous silicon layer is formed on the substrate, the buffer layer is formed on the first amorphous silicon layer, the second amorphous silicon layer is formed on the buffer layer, and then patterned, and then the second amorphous silicon is crystallized. A method of manufacturing a thin film transistor using a silicon layer is disclosed, but the present invention is not limited thereto, and a thin film transistor may be manufactured using a crystallization method according to the second and third embodiments of the present invention. .

이상과 같이, 본 발명에 의하면, 버퍼층 하부에 비정질 실리콘층을 형성함으로써, 패터닝된 비정질 실리콘층의 그레인의 형상, 사이즈 및 분포를 균일하게 할 수 있다. As described above, according to the present invention, by forming the amorphous silicon layer under the buffer layer, the shape, size and distribution of grains of the patterned amorphous silicon layer can be made uniform.

Claims (16)

기판 상에 제1 비정질 실리콘 층을 형성하는 단계;Forming a first amorphous silicon layer on the substrate; 상기 제1 비정질 실리콘층 상에 버퍼층을 형성하는 단계;Forming a buffer layer on the first amorphous silicon layer; 상기 버퍼층 상에 제2 비정질 실리콘층을 형성한 후 패터닝하는 단계;Forming and patterning a second amorphous silicon layer on the buffer layer; 상기 패터닝된 제2 비정질 실리콘층을 결정화하는 단계 ;Crystallizing the patterned second amorphous silicon layer; 를 포함하는 결정화방법. Crystallization method comprising a. 제 1항에 있어서, 상기 기판과 상기 제1 비정질 실리콘층 사이에 층간 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로하는 결정화 방법.2. The method of claim 1, further comprising forming an interlayer buffer layer between the substrate and the first amorphous silicon layer. 기판 상에 버퍼층을 형성하는 단계;Forming a buffer layer on the substrate; 상기 기판 하부에 제1 비정질 실리콘층을 형성하는 단계;Forming a first amorphous silicon layer under the substrate; 상기 버퍼층 상에 제2 비정질 실리콘층을 형성하고 패터닝하는 단계; Forming and patterning a second amorphous silicon layer on the buffer layer; 상기 패터닝된 제2 비정질 실리콘층을 결정화하는 단계;Crystallizing the patterned second amorphous silicon layer; 를 포함하는 결정화 방법.Crystallization method comprising a. 제3 항에 있어서, 상기 제1 비정질 실리콘층과 상기 제2 비정질 실리콘층을 증착하는 단계에서 PECVD 방법 및 LPCVD 방법 중 어느 하나를 이용하는 결정화 방법. The method of claim 3, wherein any one of a PECVD method and an LPCVD method is used in depositing the first amorphous silicon layer and the second amorphous silicon layer. 제3 항에 있어서, 상기 제1 비정질 실리콘층과 상기 제2 비정질 실리콘층이 동시에 형성되는 결정화 방법. The method of claim 3, wherein the first amorphous silicon layer and the second amorphous silicon layer are simultaneously formed. 제3 항에 있어서, 상기 제1 비정질 실리콘층을 제거하는 단계를 더 포함하는 결정화 방법.     4. The method of claim 3, further comprising removing the first amorphous silicon layer. 제6 항에 있어서, 상기 제1 비정질 실리콘층이 에칭공정을 이용하여 제거되는 결정화 방법. The method of claim 6, wherein the first amorphous silicon layer is removed using an etching process. 제1 항 내지 제3 항에 있어서, 상기 제1 비정질 실리콘층은 결정화 단계시 레이저빔을 흡수하는 역할을 하는 것을 특징으로 하는 결정화 방법. The method of claim 1, wherein the first amorphous silicon layer serves to absorb a laser beam during the crystallization step. 기판 상에 제1 비정질 실리콘층을 형성하는 단계;Forming a first amorphous silicon layer on the substrate; 상기 제1 비정질 실리콘층 상에 버퍼층을 형성하는 단계;Forming a buffer layer on the first amorphous silicon layer; 상기 버퍼층 상에 제2 비정질 실리콘층을 형성한 후 패터닝하는 단계;Forming and patterning a second amorphous silicon layer on the buffer layer; 상기 패터닝된 제2 비정질 실리콘층을 결정화하는 단계;Crystallizing the patterned second amorphous silicon layer; 상기 패터닝된 제2 비정질 실리콘층 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the patterned second amorphous silicon layer; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;Forming a gate electrode on the gate insulating film; 상기 게이트 전극 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the gate electrode; 상기 층간 절연막 상에 상기 결정화된 제2 비정질 실리콘층과 전기적으로 접촉하는 소스/드레인 전극을 형성하는 단계;Forming a source / drain electrode in electrical contact with the crystallized second amorphous silicon layer on the interlayer insulating film; 를 포함하는 박막트랜지스터 제조방법. Thin film transistor manufacturing method comprising a. 제9 항에 있어서, 상기 기판과 상기 제1 실리콘층 사이에 층간 버퍼층을 형성하는 단계를 더 포함하는 박막트랜지스터 제조방법.10. The method of claim 9, further comprising forming an interlayer buffer layer between the substrate and the first silicon layer. 기판 상에 버퍼층을 형성하는 단계;Forming a buffer layer on the substrate; 상기 기판 하부에 비정질 실리콘층을 형성하는 단계;Forming an amorphous silicon layer under the substrate; 상기 버퍼층 상에 다결정 실리콘층을 형성하고 패터닝하는 단계; Forming and patterning a polycrystalline silicon layer on the buffer layer; 상기 패터닝된 다결정 실리콘층을 결정화하는 단계; Crystallizing the patterned polycrystalline silicon layer; 상기 패터닝된 다결정 실리콘층 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the patterned polycrystalline silicon layer; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;Forming a gate electrode on the gate insulating film; 상기 게이트 전극 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the gate electrode; 상기 층간 절연막 상에 상기 결정화된 다결정 실리콘층과 전기적으로 접촉하는 소스/드레인 전극을 형성하는 단계;Forming a source / drain electrode in electrical contact with the crystallized polycrystalline silicon layer on the interlayer insulating film; 를 포함하는 박막트랜지스터 제조방법. Thin film transistor manufacturing method comprising a. 기판 상에 형성되는 제1 실리콘층과,A first silicon layer formed on the substrate, 상기 제1 실리콘층 상에 형성되는 버퍼층과,A buffer layer formed on the first silicon layer; 상기 버퍼층 상에 형성되는 패터닝된 제2 실리콘층과,A patterned second silicon layer formed on the buffer layer; 상기 패터닝된 제2 실리콘층 상에 형성되는 게이트 절연막과,A gate insulating film formed on the patterned second silicon layer; 상기 게이트 절연막 상에 형성되는 게이트 전극과,A gate electrode formed on the gate insulating film; 상기 게이트 전극 상에 형성되는 층간 절연막과,An interlayer insulating film formed on the gate electrode; 상기 층간 절연막 상에 형성되며, 상기 제2 실리콘층과 전기적으로 접촉하도록 형성되는 소스/드레인 전극A source / drain electrode formed on the interlayer insulating layer and in electrical contact with the second silicon layer; 을 포함하는 박막트랜지스터. Thin film transistor comprising a. 제12 항에 있어서, 상기 기판과 상기 제1 실리콘층 사이에 층간 버퍼층을 더 포함하는 박막트랜지스터.The thin film transistor of claim 12, further comprising an interlayer buffer layer between the substrate and the first silicon layer. 기판 상에 형성되는 버퍼층과,A buffer layer formed on the substrate, 상기 기판 하부에 형성되는 제1 실리콘층과,A first silicon layer formed under the substrate; 상기 버퍼층 상에 형성되는 패터닝된 제2 실리콘층과,A patterned second silicon layer formed on the buffer layer; 상기 패터닝된 제2 실리콘층 상에 형성되는 게이트 절연막과,A gate insulating film formed on the patterned second silicon layer; 상기 게이트 절연막 상에 형성되는 게이트 전극과,A gate electrode formed on the gate insulating film; 상기 게이트 전극 상에 형성되는 층간 절연막과,An interlayer insulating film formed on the gate electrode; 상기 층간 절연막 상에 형성되며, 상기 패터닝된 제2 실리콘층과 전기적으로 접촉하도록 형성되는 소스/드레인 전극A source / drain electrode formed on the interlayer insulating layer and in electrical contact with the patterned second silicon layer; 을 포함하는 박막트랜지스터. Thin film transistor comprising a. 제12 항 내지 제14 항에 있어서, 상기 제1 실리콘층은 비정질 실리콘층인 박막트랜지스터.The thin film transistor of claim 12, wherein the first silicon layer is an amorphous silicon layer. 제12 항 내지 제14 항에 있어서, 상기 패터닝된 제2 실리콘층은 결정화된 실리콘층인 박막트랜지스터. The thin film transistor of claim 12, wherein the patterned second silicon layer is a crystallized silicon layer.
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KR1020050043109A KR100646962B1 (en) 2005-05-23 2005-05-23 Crystallization method and thin film transistor and thin film transistor fabricating method using the same

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* Cited by examiner, † Cited by third party
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KR100850899B1 (en) * 2007-02-09 2008-08-07 엘지전자 주식회사 Thin film transistot and fabrication method of the same

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