KR100642915B1 - A method for measuring/trimming a reference clock cycle of oscillator and an oscillator thereof - Google Patents

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Abstract

본 발명은 오실레이터의 기준 클럭주기 측정/트리밍 방법 및 그 오실레이터에 관한 것으로, 본 발명은 반도체 칩 내부에서 사용되는 기준 클럭의 주기를 생성하고, 이렇게 생성된 기준 클럭의 주기를 소정의 크기로 증가시키고, 이렇게 증가된 기준 클럭의 주기를 측정하며, 측정된 기준 클럭의 주기를 환산하여 기준 클럭의 주기를 검출한 후 설계 목표값에 일치되도록 기준 클럭의 주기를 트리밍한다. 이로써, 본 발명에서는 클럭주기 측정시 오차를 감소시켜 보다 정확한 클럭주기를 측정하고, 이를 토대로 보다 정밀하게 클럭주기를 트리밍할 수 있다. 더 나아가, 오실레이터 기준 클럭의 주기의 변화로 인한 반도체 제품의 오동작을 방지할 수 있다. The present invention relates to a method of measuring / trimming a reference clock period of an oscillator and an oscillator thereof. The present invention generates a period of a reference clock used inside a semiconductor chip, and increases the period of the generated reference clock to a predetermined size. The period of the reference clock increased is measured, the period of the reference clock is detected by converting the period of the measured reference clock, and the period of the reference clock is trimmed to match the design target value. As a result, in the present invention, it is possible to reduce the error in clock period measurement to measure a more accurate clock period, and trim the clock period more precisely based on this. Furthermore, malfunction of the semiconductor product due to the change of the period of the oscillator reference clock can be prevented.

오실레이터, 기준 클럭주기, 트리밍Oscillator, Reference Clock Cycle, Trimming

Description

오실레이터의 기준 클럭주기 측정/트리밍 방법 및 그 오실레이터{A METHOD FOR MEASURING/TRIMMING A REFERENCE CLOCK CYCLE OF OSCILLATOR AND AN OSCILLATOR THEREOF}A method for measuring / trimming an oscillator's reference clock cycle and an oscillator therefor {A METHOD FOR MEASURING / TRIMMING A REFERENCE CLOCK CYCLE OF OSCILLATOR AND AN OSCILLATOR THEREOF}

도 1은 본 발명의 바람직한 실시예에 따른 오실레이터의 기준 클럭주기 측정/트리밍 방법을 설명하기 위하여 도시된 흐름도이다. 1 is a flowchart illustrating a method of measuring / trimming a reference clock period of an oscillator according to a preferred embodiment of the present invention.

도 2는 본 발명의 바람직한 실시예에 따른 오실레이터의 구성을 설명하기 위하여 도시된 블럭도이다. 2 is a block diagram illustrating a configuration of an oscillator according to a preferred embodiment of the present invention.

도 3은 도 2에 도시된 오실레이터의 상세 회로도이다. FIG. 3 is a detailed circuit diagram of the oscillator shown in FIG. 2.

도 4는 도 3에 도시된 기준 클럭 트리밍부의 제어신호를 하기 위한 회로도이다. FIG. 4 is a circuit diagram for controlling a control signal of the reference clock trimming unit shown in FIG. 3.

도 5는 도 3에 도시된 오실레이터의 동작 파형도이다. 5 is an operation waveform diagram of the oscillator illustrated in FIG. 3.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 기준 클럭 생성부10: reference clock generator

12 : 기준 클럭주기 증가부12: reference clock period increasing unit

14 : 기준 클럭주기 측정부14: reference clock period measuring unit

15 : 출력패드15: output pad

16 : 기준 클럭 트리밍부 16: reference clock trimming section                 

16a : 제1 기준 클럭 트리밍부16a: first reference clock trimmer

16b : 제2 기준 클럭 트리밍부16b: second reference clock trimmer

본 발명은 오실레이터의 클럭 주기 측정/트리밍 방법 및 그 오실레이터에 관한 것으로, 특히 클럭주기 측정시 오차를 감소시켜 보다 정확한 클럭주기를 측정하고, 이를 토대로 보다 정밀하게 클럭주기를 트리밍(trimming)할 수 있는 오실레이터의 클럭주기 측정/트리밍 방법 및 그 오실레이터에 관한 것이다. The present invention relates to a method for measuring / trimming a clock cycle of an oscillator and an oscillator, and in particular, to reduce an error in clock cycle measurement, to measure a more accurate clock cycle, and to precisely trim the clock cycle based on this. The present invention relates to a clock cycle measurement / trimming method of an oscillator and an oscillator thereof.

일반적으로, 반도체 칩(chip)에서 오실레이터(oscillator)는 펌프(pump)나 타이머(timer)의 기준 클럭(clock)을 생성하는데 사용된다. 이때 타이머에 사용되는 기준 클럭은 칩에서 사용되는 제어신호(control signal)의 지속시간을 결정하는데 중요한 역할을 한다. 이처럼, 기준 클럭주기의 변화는 제품의 스펙(spec)에도 영향을 미친다. 일례로 낸드 플래시 메모리 장치(NAND type flash memory device)에서 기준 클럭의 주기 변화는 메모리 셀에서 데이터를 독출(read)하는데 걸리는 시간인 리드 엑세스 타임(read access time)과 밀접한 연관성이 있다. 기준 클럭의 주기가 감소할 경우 리드 엑세스 타임은 빨라지지만 칩 내부 동작의 제어신호가 모두 감소하여 메모리 셀의 데이터를 정확히 센싱(sensing)하지 못하는 경우가 발생한다. 따라서, 목표로 하는 설계값에 일치되도록 클럭의 주기를 트리밍(trimming)할 필요성이 있다. In general, an oscillator in a semiconductor chip is used to generate a reference clock of a pump or a timer. In this case, the reference clock used for the timer plays an important role in determining the duration of the control signal used in the chip. As such, changes in the reference clock period also affect the specifications of the product. For example, in a NAND type flash memory device, a period change of a reference clock is closely related to a read access time, which is a time taken to read data from a memory cell. If the period of the reference clock is reduced, the read access time is faster, but the control signals of the chip internal operation are all reduced, so that the data of the memory cell may not be accurately sensed. Therefore, there is a need to trim the clock period to match the target design value.                         

그러나, 오실레이터로부터 출력되는 클럭의 주기(통상, 클럭 주기의 측정 포인트(point)는 오실레이터의 출력단이 됨)는 대략 50ns 정도로 매우 작다. 이 때문에 클럭주기 측정시 측정오차가 증가하여 정밀도가 감소하게 된다. 이에 따라, 클럭주기를 정확하게 트리밍하는 것이 어렵다. 또한, 주기의 짧은 클럭주기를 측정하기 위해서는 정밀한 측정장비가 필요하게 되어 비용 측면에서 나쁜 영향을 미치게 된다. However, the period of the clock output from the oscillator (usually, the measuring point of the clock period becomes the output end of the oscillator) is very small, about 50 ns. This increases the measurement error in clock cycle measurement, which reduces precision. As a result, it is difficult to accurately trim the clock period. In addition, to measure the short clock period of the cycle requires a precise measuring equipment has a bad effect on the cost.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 클럭주기 측정시 오차를 감소시켜 보다 정확한 클럭주기를 측정하고, 이를 토대로 보다 정밀하게 클럭주기를 트리밍할 수 있는 오실레이터의 클럭주기 측정/트리밍 방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above-described problems, the clock cycle measurement of the oscillator that can reduce the error in the clock cycle measurement to measure the more accurate clock cycle, and can trim the clock cycle more precisely based on this The purpose is to provide a trimming method.

또한, 본 발명은 상기 오실레이터의 클럭주기 측정/트리밍 방법을 구현하기 위한 오실레이터를 제공하는데 다른 목적이 있다.Another object of the present invention is to provide an oscillator for implementing a clock cycle measurement / trimming method of the oscillator.

상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 기준 클럭을 생성하는 단계와, 상기 기준 클럭의 주기를 증가시키는 단계와, 증가된 상기 기준 클럭의 주기를 측정하는 단계와, 측정된 상기 기준 클럭의 주기를 통해 상기 기준 클럭의 주기를 환산하는 단계와, 환산된 상기 기준 클럭의 주기를 토대로 상기 기준 클럭의 주기를 트리밍하는 단계를 포함하는 오실레이터의 클럭주기 측정/트리밍 방법이 제공된다. According to an aspect of the present invention for achieving the above object, generating a reference clock, increasing the period of the reference clock, measuring the increased period of the reference clock, the measured A method of measuring / trimming a clock cycle of an oscillator includes converting a cycle of the reference clock through a cycle of a reference clock, and trimming the cycle of the reference clock based on the converted cycle of the reference clock.                     

또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 제 1 기준 클럭을 생성하는 기준 클럭 생성부; 상기 제 1 기준 클럭의 주기를 증가시켜 제 2 기준클럭을 출력하는 기준 클럭주기 증가부; 상기 제 2 기준 클럭의 주기를 측정하는 기준 클럭주기 측정부; 및 상기 제 2 기준 클럭의 주기에 따라 상기 제 1 기준 클럭의 주기를 트리밍하는 기준 클럭 트리밍부를 포함하는 오실레이터가 제공된다. In addition, according to another aspect of the present invention for achieving the above object, a reference clock generator for generating a first reference clock; A reference clock period increasing unit configured to increase a period of the first reference clock to output a second reference clock; A reference clock period measuring unit measuring a period of the second reference clock; And a reference clock trimming unit configured to trim the period of the first reference clock according to the period of the second reference clock.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1은 본 발명의 바람직한 실시예에 따른 오실레이터의 클럭주기 측정/트리밍 방법을 설명하기 위하여 도시된 흐름도이다. 그리고, 이하에서 설명되는 오실레이터는 모든 반도체 칩에서 사용되는 펌프나 타이머의 기준 클럭을 생성하는 장치를 말한다. 'n'은 정수이고, 'i'는 '0'부터 'n' 이다.1 is a flowchart illustrating a clock cycle measurement / trimming method of an oscillator according to a preferred embodiment of the present invention. The oscillator described below refers to an apparatus for generating a reference clock of a pump or a timer used in all semiconductor chips. 'n' is an integer and 'i' is '0' through 'n'.

도 1을 참조하면, 우선 초기 기준 클럭을 생성한다(S10). 이때, 생성된 기준 클럭의 주기는 대략 50ns가 된다. 그런 다음, 단계(S10)에서 생성된 기준 클럭의 주기를 일정 크기로 증가시킨다(S11). 이때, 기준 클럭의 주기는 2의 배수로 증가시킬 수 있다. 예컨대, 100ns, 200ns, 400ns, 800ns등으로 증가시킬 수 있다. 이처럼, 기준 클럭의 주기를 증가시킴으로써 후속 기준 클럭의 주기를 측정하는 것이 용이하다. 즉, 크기가 작은 기준 클럭의 주기를 측정하는 것에 비해 주기가 큰 기 준 클럭을 측정하는 것이 그 만큼 용이하다. 그런 다음, 단계(S11)에서 증가된 기준 클럭주기를 측정한다(S12). 그런 다음, 단계(S12)에서 측정된 기준 클럭주기를 2의 배수로 나누는 방식으로 기준 클럭주기를 환산한다(S13). 즉, 기준 클럭주기를 'Tref'라 하고, 단계(S12)에서 측정된 기준 클럭주기를 'Tmeas'라 하고, 단계(S11)에서 증가 배수를 'n(정수)'이라 하면, 측정된 기준 클럭주기(Tmeas)는 하기의 수학식 1과 같이 나타낼 수 있다. 그리고, 단계(S13)에서 기준 클럭주기(Tref)는 수하식 2와 같이 환산될 수 있다. 그런 다음, 단계(S13)에서 환산된 기준 클럭주기(Tref)를 토대로 원하는 주기를 갖는 기준 클럭주기(Tref)를 트리밍한다(S14). Referring to FIG. 1, first, an initial reference clock is generated (S10). At this time, the period of the generated reference clock is approximately 50ns. Then, the period of the reference clock generated in step S10 is increased to a predetermined size (S11). At this time, the period of the reference clock may be increased by a multiple of two. For example, it can be increased to 100 ns, 200 ns, 400 ns, 800 ns, and the like. As such, it is easy to measure the period of subsequent reference clocks by increasing the period of the reference clock. That is, it is easier to measure a reference clock with a large period compared to measuring a period of a small reference clock. Then, the reference clock period increased in step S11 is measured (S12). Then, the reference clock period is converted by dividing the reference clock period measured in step S12 by a multiple of 2 (S13). That is, if the reference clock period is referred to as 'Tref', the reference clock period measured in step S12 is referred to as 'Tmeas', and the increase multiple is referred to as 'n (integer)' in step S11, the measured reference clock The period Tmeas may be represented by Equation 1 below. In operation S13, the reference clock period Tref may be converted as shown in Equation 2 below. Then, the reference clock period Tref having a desired period is trimmed based on the reference clock period Tref converted in step S13 (S14).

Tmeas = 2n × TrefTmeas = 2 n × Tref

Tref = Tmeas/2n Tref = Tmeas / 2 n

이하에서는, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 오실레이터의 클럭주기 측정/트리밍 방법을 구현하기 위한 오실레이터를 도 2 및 도 3을 참조하여 설명하기로 한다. 도 2는 오실레이터의 블럭도이고, 도 3은 도 2에 도시된 오실레이터의 상세 회로도이다. Hereinafter, an oscillator for implementing a clock cycle measurement / trimming method of an oscillator according to an exemplary embodiment of the present invention described above will be described with reference to FIGS. 2 and 3. FIG. 2 is a block diagram of the oscillator, and FIG. 3 is a detailed circuit diagram of the oscillator shown in FIG.

도 2 및 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 오실레이터는 기준 클럭 생성부(10), 기준 클럭주기 증가부(12), 기준 클럭주기 측정부(14) 및 기준 클럭 트리밍부(16)를 포함한다. 2 and 3, an oscillator according to an exemplary embodiment of the present invention includes a reference clock generator 10, a reference clock period increasing unit 12, a reference clock period measuring unit 14, and a reference clock trimming unit ( 16).

기준 클럭 생성부(10)는 기준 클럭(CLK)을 생성하여 기준 클럭주기 증가부(12)로 출력한다. 기준 클럭 생성부(10)는 일례로 도 3에 도시된 바와 같이 구성될 수 있다. 도 3에 도시된 바와 같이, 기준 클럭 생성부(10)는 PMOS 트랜지스터(P1 내지 P3), NMOS 트랜지스터(N1 내지 N3), 난드 게이트(NAND gate, NAND1 및 NAND2), 인버터(inverter, INV1 내지 INV4), 비교기(101 및 102) 및 캐패시터(C1 및 C2)로 구성될 수 있다. The reference clock generator 10 generates a reference clock CLK and outputs it to the reference clock period increasing unit 12. The reference clock generator 10 may be configured as shown in FIG. 3 as an example. As shown in FIG. 3, the reference clock generator 10 includes PMOS transistors P1 to P3, NMOS transistors N1 to N3, NAND gates, NAND gates, NAND1, and NAND2, and inverters INV1 to INV4. ), Comparators 101 and 102 and capacitors C1 and C2.

기준 클럭주기 증가부(12)는 기준 클럭 생성부(10)로부터 출력된 기준 클럭(CLK)의 주기를 원하는 크기로 증가시킨다. 예컨대, 여기서는 2의 배수로 증가시킨다. 그러나, 본 발명이 이에 한정되는 것은 결코 아니며, 스펙에 따라 적절히 설정될 수 있다. 이러한 기준 클럭주기 증가부(12)는 적어도 하나 이상의 디-플립플롭(D-Flip/Flop, D1 내지 Dn)으로 구성될 수 있다. 기준 클럭(CLK)은 디-플립플롭(D1 내지 Dn)을 통해 그의 주기가 2의 배수로 증가하여 출력된다. 예컨대, 기준 클럭(CLK)의 주기가 '50ns'이고, 기준 클럭주기 증가부(12)가 4개의 디-플립플롭으로 구성되는 경우(즉, n=4), 기준 클럭주기 증가부(12)로 출력되는 클럭(2nCLK)의 주기는 '800ns'가 된다. The reference clock period increasing unit 12 increases the period of the reference clock CLK output from the reference clock generator 10 to a desired size. For example, it is increased in multiples of two here. However, the present invention is not limited thereto, and may be appropriately set according to the specification. The reference clock period increasing unit 12 may include at least one de-flip flop (D-Flip / Flop, D1 to Dn). The reference clock CLK is outputted with its period increasing in multiples of two via the de-flip flops D1 to Dn. For example, when the period of the reference clock CLK is '50 ns', and the reference clock period increasing unit 12 includes four de-flip flops (that is, n = 4), the reference clock period increasing unit 12 The cycle of the clock output (2 n CLK) is '800ns'.

기준 클럭주기 측정부(14)는 테스트 인에이블 블럭(test enable block)으로서, 증가된 기준 클럭의 주기를 측정할 수 있도록 제공한다. 기준 클럭주기 측정부(14)는 테스트 인에이블 신호(EN)가 하이레벨(HIGH level)로 입력되는 경우 기준 클럭주기 증가부(12)로부터 출력되는 클럭(2nCLK)의 반전신호를 출력패드(15)로 출력한다. 이러한 기준 클럭주기 측정부(14)는 도 3에 도시된 바와 같이, PMOS 트랜지스터(P4 및 P5), NMOS 트랜지스터(N4 및 N5) 및 인버터(INV5)로 구성될 수 있다. The reference clock period measuring unit 14 is a test enable block and provides a test period for increasing the reference clock period. The reference clock period measuring unit 14 outputs an inverted signal of the clock 2 n CLK output from the reference clock period increasing unit 12 when the test enable signal EN is input at a high level. Output to (15). As shown in FIG. 3, the reference clock period measuring unit 14 may include PMOS transistors P4 and P5, NMOS transistors N4 and N5, and an inverter INV5.

기준 클럭 트리밍부(16)는 제1 및 제2 기준 클럭 트리밍부(16a, 16b)를 포함한다. 기준 클럭주기 측정부(14)로부터 측정된 클럭(2nCLK)을 토대로 기준 클럭(CLK)의 주기를 환산하여 기준 클럭(CLK)을 원하는 크기의 주기를 갖도록 트리밍한다. 이때, 트리밍은 도 3에 도시된 바와 같이 전송 게이트(T1 내지 Tn)의 동작을 제어하여 NMOS 트랜지스터(N1)와 접지전압원(VSS) 사이의 저항값의 크기를 가변적으로 변화시킴으로써 가능하다. 실제로 트리밍은 저항(R1 내지 Rn)과 캐패시터(C1 및 C2)의 크기에 의해 결정된다. 그러나, 캐패시터(C1 및 C2)의 캐패시턴스(capacitance)는 일정한 값으로 고정되어 있기 때문에 전송 게이트(T1 내지 Tn)의 동작을 제어함으로써 가능하다. 한편, 기준 클럭 트리밍부(16)는 저항(R1 내지 Rn) 및 전송 게이트(T1 내지 Tn)로 구성될 수 있다. 전송 게이트(T1 내지 Tn)는 도 4에 도시된 바와 같이 스위치(SW)와 인버터(INV6)로 구성된 회로를 통해 생성된 제어신호(F[0] 내지 F[n], Fb[0] 내지 Fb[n])에 의해 동작된다. 그리고, 스위치(SW)는 퓨즈(fuse)로 구성될 수 있다. The reference clock trimming unit 16 includes first and second reference clock trimming units 16a and 16b. The reference clock CLK is trimmed to have a desired size period by converting the period of the reference clock CLK based on the clock 2 n CLK measured by the reference clock period measuring unit 14. In this case, trimming may be performed by controlling the operation of the transfer gates T1 to Tn to variably change the magnitude of the resistance value between the NMOS transistor N1 and the ground voltage source VSS. In practice, trimming is determined by the sizes of resistors R1 to Rn and capacitors C1 and C2. However, since the capacitances of the capacitors C1 and C2 are fixed at a constant value, it is possible by controlling the operations of the transfer gates T1 to Tn. On the other hand, the reference clock trimming unit 16 may be composed of resistors R1 to Rn and transfer gates T1 to Tn. The transfer gates T1 to Tn are control signals F [0] to F [n], Fb [0] to Fb generated through a circuit composed of a switch SW and an inverter INV6, as shown in FIG. [n]). In addition, the switch SW may be configured as a fuse.

이하에서는, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 오실레이터의 동작특성을 도 5를 참조하여 설명하기로 한다. 여기서, 도 5는 각 신호의 파형 도이다.Hereinafter, the operating characteristics of the oscillator according to the preferred embodiment of the present invention described above will be described with reference to FIG. 5. 5 is a waveform diagram of each signal.

도 5에 도시된 바와 같이, 우선 인에이블 신호(EN)가 로우레벨(LOW level)로 입력되어 PMOS 트랜지스터(P2)가 턴-온(turn-ON)되고, NMOS 트랜지스터(N3)가 턴-온된다. 이에 따라, 난드 게이트(NAND1)는 하이레벨(HIGH level)의 신호를 출력하고, 난드 게이트(NAND2)는 로우레벨의 신호를 출력한다. 즉, 기준 클럭 생성부(10)의 초기값은 출력단(Q)이 하이레벨로 셋팅되고, 출력단(/Q)이 로우레벨로 셋팅된다. As shown in FIG. 5, the enable signal EN is first input at a low level so that the PMOS transistor P2 is turned on, and the NMOS transistor N3 is turned on. do. Accordingly, the NAND gate NAND1 outputs a high level signal, and the NAND gate NAND2 outputs a low level signal. That is, the initial value of the reference clock generator 10 is set to the output terminal (Q) at the high level, the output terminal / Q is set to the low level.

이러한 각 게이트(NAND1 및 NAND2)의 출력신호는 피드백(feed back)되어 각각 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 각 게이트와, PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N2)의 각 게이트로 입력된다. 이에 따라, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2)가 턴-온되어 비교기(101)는 로우레벨의 신호를 출력하고, 비교기(102)는 하이레벨의 신호를 출력한다. 따라서, 난드 게이트(NAND1)는 로우레벨의 신호(Q)를 출력하고, 난드 게이트(NAND2)는 하이레벨의 신호(/Q)를 출력한다. 결국, 한 주기를 갖는 기준 클럭(CLK)이 출력된다. 이렇게 출력된 기준 클럭(CLK)의 주기는 기준 클럭주기 증가부(12)를 통해 증가되어 출력된다. The output signals of the respective gates NAND1 and NAND2 are fed back to each gate of the PMOS transistor P1 and the NMOS transistor N1, and to each gate of the PMOS transistor P3 and the NMOS transistor N2, respectively. Is entered. Accordingly, the PMOS transistor P1 and the NMOS transistor N2 are turned on so that the comparator 101 outputs a low level signal, and the comparator 102 outputs a high level signal. Accordingly, the NAND gate NAND1 outputs a low level signal Q, and the NAND gate NAND2 outputs a high level signal / Q. As a result, the reference clock CLK having one period is output. The period of the reference clock CLK thus output is increased through the reference clock period increasing unit 12 and output.

앞서 설명한 바와 같이, 기준 클럭주기 증가부(12)로 출력되는 신호(2nCLK)의 주기는 디-플립플롭(D1 내지 Dn) 개수의 배수만큼 증가하게 된다. 예컨대, 도 5에 도시된 바와 같이 디-플립플롭의 개수가 '2개'인 경우 그 주기는 2배 증가하게 된다. As described above, the period of the signal 2 n CLK output to the reference clock period increasing unit 12 is increased by a multiple of the number of de-flip flops D1 to Dn. For example, as shown in FIG. 5, when the number of de-flip flops is 'two', the period is doubled.

기준 클럭주기 증가부(12)로부터 출력되는 신호(2nCLK)는 기준 클럭주기 측정부(14)의 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N4)의 게이트로 입력된다. 이때, 인에이블 신호(EN)는 하이레벨로 입력되기 때문에 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N5)는 턴-온된다. 이런 상태에서 신호(2nCLK)에 따라 출력패드(15)로 출력되는 출력신호가 결정된다. 예컨대, 신호(2nCLK)가 하이레벨이면 출력신호는 로우레벨이 되고, 로우레벨이면 출력신호는 하이레벨이 된다. The signal 2 n CLK output from the reference clock period increasing unit 12 is input to the gates of the PMOS transistor P5 and the NMOS transistor N4 of the reference clock period measuring unit 14. At this time, since the enable signal EN is input at a high level, the PMOS transistor P4 and the NMOS transistor N5 are turned on. In this state, an output signal output to the output pad 15 is determined according to the signal 2 n CLK. For example, if the signal 2 n CLK is at a high level, the output signal is at a low level, and at a low level, the output signal is at a high level.

한편, 기준 클럭주기 측정부(14)를 통해 증가된 기준 클럭의 주기를 측정한다. 그리고, 측정된 클럭의 주기를 통해 기준 클럭(CLK)의 주기를 환산하여 기준 클럭(CLK)의 주기를 검출해 낸다. 이렇게 검출된 기준 클럭(CLK)의 주기가 목표로 하는 기준 클럭의 주기보다 크거나 작을 경우 도 4에 도시된 스위치(SW)를 제어하여 원하는 제어신호(F[i])를 출력한다. 이 제어신호([Fi])에 따라 전송 게이트(T1 내지 Tn)를 제어하여 각 NMOS 트랜지스터(N1, N2)와 접지전압원(VSS) 사이의 저항값을 결정한다. 이 저항값과 각 캐패시터(C1, C2)의 캐패시턴스에 따라 기준 클럭(CLK)의 주기가 결정된다.On the other hand, the reference clock period measuring unit 14 measures the period of the increased reference clock. Then, the period of the reference clock CLK is detected by converting the period of the reference clock CLK through the measured period of the clock. When the period of the detected reference clock CLK is larger or smaller than the period of the target reference clock, the switch SW shown in FIG. 4 is controlled to output a desired control signal F [i]. The transfer gates T1 to Tn are controlled in accordance with this control signal [Fi] to determine resistance values between the NMOS transistors N1 and N2 and the ground voltage source VSS. The period of the reference clock CLK is determined according to this resistance value and the capacitances of the capacitors C1 and C2.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 칩 내부에서 사용되는 기준 클럭의 주기를 생성하고, 이렇게 생성된 기준 클럭의 주기를 소정의 크기로 증가시키고, 이렇게 증가된 기준 클럭의 주기를 측정하며, 측정된 기준 클럭의 주기를 환산하여 기준 클럭의 주기를 검출한 후 설계 목표값에 일치되도록 기준 클럭의 주기를 트리밍함으로써 클럭주기 측정시 오차를 감소시켜 보다 정확한 클럭주기를 측정하고, 이를 토대로 보다 정밀하게 클럭주기를 트리밍할 수 있다. 더 나아가, 오실레이터 기준 클럭의 주기의 변화로 인한 반도체 제품의 오동작을 방지할 수 있다. As described above, according to the present invention, the period of the reference clock used in the semiconductor chip is generated, the period of the generated reference clock is increased to a predetermined size, and the period of the increased reference clock is measured. After detecting the period of the reference clock by converting the period of the measured reference clock, the period of the reference clock is trimmed to match the design target value, thereby reducing the error in clock period measurement to measure more accurate clock period. The clock cycle can be trimmed precisely. Furthermore, malfunction of the semiconductor product due to the change of the period of the oscillator reference clock can be prevented.

Claims (7)

(a) 기준 클럭을 생성하는 단계;(a) generating a reference clock; (b) 상기 기준 클럭의 주기를 증가시키는 단계;(b) increasing the period of the reference clock; (c) 증가된 상기 기준 클럭의 주기를 측정하는 단계;(c) measuring an increased period of the reference clock; (d) 측정된 상기 기준 클럭의 주기를 통해 상기 기준 클럭의 주기를 환산하는 단계; 및(d) converting the period of the reference clock through the measured period of the reference clock; And (e) 환산된 상기 기준 클럭의 주기를 토대로 상기 기준 클럭의 주기를 트리밍하는 단계를 포함하는 오실레이터의 클럭주기 측정/트리밍 방법.(e) trimming the period of the reference clock based on the converted period of the reference clock. 제 1 항에 있어서, The method of claim 1, 상기 (b) 단계에서 상기 기준 클럭의 주기는 2의 배수로 증가시키는 오실레이터의 클럭주기 측정/트리밍 방법.And in step (b), the period of the reference clock is increased by a multiple of two. 제 1 기준 클럭을 생성하는 기준 클럭 생성부;A reference clock generator configured to generate a first reference clock; 상기 제 1 기준 클럭의 주기를 증가시켜 제 2 기준클럭을 출력하는 기준 클럭주기 증가부;A reference clock period increasing unit configured to increase a period of the first reference clock to output a second reference clock; 상기 제 2 기준 클럭의 주기를 측정하는 기준 클럭주기 측정부; 및A reference clock period measuring unit measuring a period of the second reference clock; And 상기 제 2 기준 클럭의 주기에 따라 상기 제 1 기준 클럭의 주기를 트리밍하는 기준 클럭 트리밍부를 포함하는 오실레이터.And a reference clock trimming unit configured to trim the period of the first reference clock according to the period of the second reference clock. 제 3 항에 있어서, The method of claim 3, wherein 상기 기준 클럭주기 증가부는 상기 제 1 기준 클럭의 주기를 2의 배수로 증가시켜 제 2 기준클럭으로 출력하는 오실레이터.The reference clock period increasing unit increases the period of the first reference clock in multiples of two and outputs the second reference clock. 제 3 항에 있어서, The method of claim 3, wherein 상기 기준 클럭주기 증가부는 적어도 하나의 디-플립플롭으로 이루어진 오실레이터.And the reference clock period increasing unit comprises at least one de-flip flop. 제 3 항에 있어서, The method of claim 3, wherein 상기 기준 클럭 트리밍부는 상기 기준 클럭 생성부의 입력단에 설치된 제1 트랜지스터와 접지전압원 사이에 접속되고, 상기 제1 트랜지스터가 턴-온될 때 상기 트랜지스터와 상기 접지전압원 사이의 저항값을 가변시켜 상기 제 1 기준 클럭의 주기를 트리밍하는 오실레이터.The reference clock trimming unit is connected between a first transistor provided at an input terminal of the reference clock generator and a ground voltage source, and when the first transistor is turned on, varies the resistance value between the transistor and the ground voltage source to change the first reference. Oscillator to trim the clock period. 제 3 항에 있어서, 상기 기준 클럭 트리밍부는,The method of claim 3, wherein the reference clock trimming unit, 상기 기준 클럭 생성부의 입력단에 설치된 제1 트랜지스터와 접지전압원 사이에 직렬 접속된 다수의 저항; 및A plurality of resistors connected in series between a first transistor provided at an input terminal of the reference clock generator and a ground voltage source; And 상기 저항들 사이의 노드와 상기 접지전압원 사이에 각각 접속되어 제1 및 제2 신호에 따라 상기 노드와 상기 접지전압원을 접속하는 다수의 전송 게이트를 포함하되, A plurality of transmission gates connected between a node between the resistors and the ground voltage source, respectively, to connect the node and the ground voltage source according to first and second signals, 상기 제2 신호는 상기 제1 신호의 반전신호이고, 상기 제2 신호는 입력단이 전원전압원 또는 상기 접지전압원과 스위치를 통해 접속된 인버터에 의해 생성되는 오실레이터.The second signal is an inverted signal of the first signal, and the second signal is generated by an inverter having an input terminal connected to a power supply voltage source or the ground voltage source through a switch.
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