KR100642900B1 - Method for manufacturing of flash memory device - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 플로팅 게이트를 패터닝하고 나서, 그 상부에 HSG를 형성한 후, 다시 유전체막으로 사용되는 ONO막, 콘트롤 게이트 및 소오스/드레인을 형성하여 최종적인 플래시 소자를 제조함으로써, 상기 HSG에 의하여 층간 유전막의 표면적을 증가시킬 수 있으므로, 결국, 동일한 두께의 ONO 막을 층간 유전막으로 증착하더라도, 동일한 면적 하에서 정전 용량을 증가시킬 수 있게 되어, 데이터 유지 능력을 향상시킬 수 있는 동시에, 커플링 비율을 증가시킬 수 있어서, 칩 사이즈 감소 및 고속 동작이 가능하도록 하는 플래시 메모리 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and in particular, after patterning a floating gate, forming an HSG thereon, and then forming an ONO film, a control gate, and a source / drain to be used as a dielectric film. By fabricating a conventional flash device, the surface area of the interlayer dielectric film can be increased by the HSG, so that even if an ONO film of the same thickness is deposited into the interlayer dielectric film, the capacitance can be increased under the same area, thereby increasing the data retention capability. The present invention relates to a method for manufacturing a flash memory device that can improve the chip and increase the coupling ratio, thereby enabling chip size reduction and high speed operation.
커플링, 유전체막, HSG, ONOCoupling, Dielectric Film, HSG, ONO
Description
도1a 내지 도1h는 종래 기술에 의한 플래시 메모리 소자의 제조 방법을 나타낸 것이다.1A to 1H illustrate a method of manufacturing a flash memory device according to the prior art.
도2a 내지 도2i는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 나타낸 것이다.2A to 2I show a method of manufacturing a flash memory device according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
100 : 반도체 기판 101 : 소자 분리막100
102 : 터널 산화막 103 : 플로팅 게이트102
104 : ONO막 105 : 콘트롤 게이트104: ONO film 105: control gate
201 : HSG201: HSG
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 동일한 두께의 유전체 막을 증착하더라도, 정전 용량을 증가시킬 수 있게 되어, 데이터 유지 능력을 향상시킬 수 있는 동시에, 커플링 비율을 증가시킬 수 있어서, 칩 사이즈 감소 및 고속 동작이 가능하도록 하는 플래시 메모리 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device. In particular, even when a dielectric film of the same thickness is deposited, the capacitance can be increased, thereby improving the data retention capability and increasing the coupling ratio. In addition, the present invention relates to a method of manufacturing a flash memory device that enables chip size reduction and high speed operation.
비 휘발성 메모리 소자( Non-volatile memory device)는 전원의 공급을 중단하여도 기록상태를 유지할 수 있는 메모리 소자이다. 이러한 플래시 메모리 소자에는 전기적으로 기입(program)할 수 있고, 자외선을 쬐어 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 기입 및 소거를 할 수 있는 이이피롬(EEPROM)이 있고, 이이피롬(EEPROM)중에서 칩크기(CHIP SIZE)가 작고, 기입 및 소거특성이 우수한 플래시 메모리(FLASH MEMORY) 등이 있다.A non-volatile memory device is a memory device capable of maintaining a recording state even when power supply is interrupted. Such flash memory devices include an EPROM that can be electrically programmed, can be erased by ultraviolet rays, and an EEPROM that can be electrically written and erased. Among the (EEPROM), there is a flash memory having a small chip size and excellent writing and erasing characteristics.
플래시 메모리 소자의 구조는 일반적인 모스 트랜지스터 구조에 전하를 축적할 수 있는 플로팅게이트(Floating gate)를 포함하고 있다. 즉, 상기 플래시 메모리 소자에 있어서는 반도체 기판 상에 터널 산화막이라고 불리는 얇은 게이트 산화막을 개재하여 플로팅 게이트가 형성되어 있고, 상기 플로팅게이트 상부에 게이트 층간 유전막을 개재하여 콘트롤 게이트(Control gate) 전극이 형성되어 있다. 따라서, 상기 플로팅 게이트는 상기 터널 산화막 및 상기 게이트 층간 유전막에 의해 상기 반도체 기판 및 상기 콘트롤 게이트 전극과 전기적으로 절연이 되어 있다.The structure of a flash memory device includes a floating gate capable of accumulating charge in a general MOS transistor structure. That is, in the flash memory device, a floating gate is formed on a semiconductor substrate through a thin gate oxide film called a tunnel oxide film, and a control gate electrode is formed on the floating gate through a gate interlayer dielectric film. have. Accordingly, the floating gate is electrically insulated from the semiconductor substrate and the control gate electrode by the tunnel oxide film and the gate interlayer dielectric film.
상술한 플래시 메모리 소자의 데이타 기입(program) 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입방법(Hot Electron Injection)을 이용하는 방법이 있다. 이중, FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법은 플래시 메모리의 콘트롤 게이트 전극에 고전압을 인가함으로써 터널 산화막에 고전계가 인가되고, 상기 고전계에 의해 반도체 기판의 전자가 상기 터널 산화막을 통과하여 플로팅게이트에 주입됨으로써, 데이터가 기입되는 방식이다. 또한, 열전자 주입(Hot Electron Injection) 방법은 플래시 메모리의 콘트롤 게이트 전극과 드레인 영역에 고전압을 인가하여 드레인 영역 부근에서 발생한 열전자(Hot Electron)를 터널 산화막을 통하여 플로팅게이트로 주입함으로써, 데이터를 기입하는 방식이다. The above-described data programming method of a flash memory device includes a method using FN tunneling and hot electron injection. In the method using Fowler-Nordheim tunneling, a high electric field is applied to the tunnel oxide film by applying a high voltage to the control gate electrode of the flash memory, and electrons of the semiconductor substrate flow through the tunnel oxide film by the high electric field. The data is written by being injected into the gate. In addition, the hot electron injection method applies a high voltage to the control gate electrode and the drain region of the flash memory to inject hot electrons generated near the drain region into the floating gate through the tunnel oxide layer, thereby writing data. That's the way.
따라서, 상기 FN 터널링 및 열전자 주입방법은 두 방법 모두 터널 산화막에 고전계가 인가되어야 한다. 이 때, 터널 산화막에 고전계를 인가하기 위해서는 높은 커플링 비율(Coupling Ratio)이 필요하게 된다. 그런데, 소오스와 드레인 영역의 기생 캐패시터 값이 매우 작으므로 무시할 수 있다고 가정하면, 상기 커플링 비는 Cono와 Ctun에만 의존하게 되며, 이러한 상기 커플링 비율(CR)은 다음과 같은 수학식으로 표현된다.Therefore, in both the FN tunneling and hot electron injection methods, a high electric field must be applied to the tunnel oxide film. At this time, in order to apply a high electric field to the tunnel oxide film, a high coupling ratio is required. However, assuming that the parasitic capacitor values of the source and drain regions are so small that they can be ignored, the coupling ratio depends only on Cono and Ctun, and the coupling ratio CR is represented by the following equation. .
[수학식1][Equation 1]
여기서, CONO는 콘트롤 게이트 전극 및 플로팅 게이트 사이의 정전용량을 나타내고, CTUN 은 플로팅 게이트 및 반도체 기판 사이에 개재된 터널 산화막에 기인 하는 정전용량을 나타낸다. Here, CONO represents the capacitance between the control gate electrode and the floating gate, and CTUN represents the capacitance due to the tunnel oxide film interposed between the floating gate and the semiconductor substrate.
따라서, 커플링 비율(CR)을 증가시키기 위해서는 콘트롤 게이트 전극과 중첩되는 플로팅게이트의 표면적을 증가시켜, 상기 콘트롤 게이트 전극 및 플로팅 게이트 사이의 정전용량, 즉, CONO를 증가시켜야 할 것이나, 플로팅 게이트의 표면적을 증가시키는 경우에, 플래시 메모리 소자의 집적도를 증가시키기가 어렵다. 더구나, 최근 반도체 소자가 고집적화, 미세화됨에 따라, 커패시터가 형성되는 면적을 더욱 감소시켜야 하는 바, 플로팅 케이트의 면적을 증가시킴으로써, 정전 용량을 증가시키기는 힘든 실정이다. Therefore, in order to increase the coupling ratio CR, the surface area of the floating gate overlapping the control gate electrode should be increased to increase the capacitance between the control gate electrode and the floating gate, that is, CONO. In the case of increasing the surface area, it is difficult to increase the degree of integration of the flash memory device. In addition, as semiconductor devices have recently been highly integrated and miniaturized, it is necessary to further reduce the area in which capacitors are formed. Therefore, it is difficult to increase the capacitance by increasing the area of the floating gate.
다만, 좁은 면적 상에 높은 커패시턴스를 가지는 커패시터를 형성하기 위해서는 유전체막을 박막화 하는 방법을 고려할 수 있으나, 이와 같이, 유전체막을 박막화하는 경우에는 데이터 유지에 취약한 문제점이 발생하고, 반대로 유전체막의 두께를 증가시키면 데이터 유지의 감소는 방지할 수 있으나, 상기 커플링 비율이 감소되어 정전 용량이 감소하므로 기입/소거시에 더 높은 인가 전압을 필요로 하게 된다.However, in order to form a capacitor having a high capacitance on a narrow area, a method of thinning a dielectric film may be considered. However, when the thin film of the dielectric film is thinned, a problem that is vulnerable to data retention occurs. The reduction of data retention can be prevented, but the coupling ratio is reduced, which reduces the capacitance, requiring a higher applied voltage at the time of writing / erasing.
이러한 종래 기술의 문제점으로 인하여, 유전체막의 두께를 유지시키면서도, 동일 면적 하에서 더 높은 정전 용량을 확보할 수 있어서, 결국, 데이터 유지 능력을 향상시킬 수 있는 동시에, 커플링 비율을 증가시킬 수 있는 플래시 메모리 소자 및 이의 제조 방법이 절실히 요구되고 있다. Due to this problem of the prior art, it is possible to secure a higher capacitance under the same area while maintaining the thickness of the dielectric film, which in turn can improve the data retention capability and at the same time increase the coupling ratio. There is an urgent need for a device and a method of manufacturing the same.
이하, 이와 같은 종래 기술에 의한 플래시 메모리 소자 및 그 제조 방법의 문제점을 도면을 참조하여 상세히 설명하도록 한다.Hereinafter, the problems of the flash memory device and the manufacturing method according to the prior art will be described in detail with reference to the accompanying drawings.
도1a 내지 도1h는 종래 기술에 의한 플래시 메모리 소자의 제조 방법을 나타낸 것이다.1A to 1H illustrate a method of manufacturing a flash memory device according to the prior art.
우선, 도1a를 참조하면 반도체 기판(100) 상에 통상의 LOCOS 또는 STI를 통한 소자 분리 공정으로 소자 분리막(101)을 형성하여 액티브 영역과 필드 영역을 정의한 후 열산화 공정을 진행하여 터널 산화막(102)을 형성한다.First, referring to FIG. 1A, a
이어서, 상기의 터널 산화막(102) 상부에 도1b에 도시된 바와 같이 플로팅게이트 물질(103)로 폴리실리콘막을 증착한다.Subsequently, a polysilicon film is deposited on the
그리고 나서, 플로팅 게이트를 형성하기 위하여 도1c에 도시된 바와 같이 포토레지스트를 이용한 사진 및 식각 공정을 진행하여 플로팅 게이트(103)를 패터닝한 후, 도1d에 도시된 바와 같이 플로팅 게이트(103)와 후속 공정에서 증착되는 콘트롤 게이트 사이의 유전체막(104)으로 ONO(Oxide/Nitride/Oxide)막을 증착한다.Thereafter, as shown in FIG. 1C, the
이때, 데이터 보유 특성을 증가시키기 위하여 상기의 유전체막으로 증착되는 ONO막의 두께를 증가시킬 경우, 보유 전하(Retention Charge)의 손실을 감소시킬 수 있어서, 소자의 데이터 유지 능력을 향상시킬 수 있으나, 유전체막의 정전 용량 즉, Cono값이 낮아짐으로써, 커플링 비율을 감소되므로, 데이터의 기입/소거시에 더 높은 인가 전압이 필요한 문제점이 있다.At this time, if the thickness of the ONO film deposited on the dielectric film is increased to increase the data retention property, the loss of retention charge can be reduced, thereby improving the data retention capability of the device. Since the capacitance of the film, that is, the Cono value is lowered, the coupling ratio is reduced, so that there is a problem that a higher applied voltage is required when writing / erasing data.
즉, 더 높은 전압을 지속적으로 얻기 위해 더 넓은 면적의 전하 펌프(Charge Pump)를 필요로 하여 그로 인해 부가 회로가 차지하는 면적이 커지고 기입/소거 속도가 증가하게된다. In other words, a larger area charge pump is needed to continuously obtain higher voltages, which increases the area occupied by the additional circuit and increases the write / erase speed.
반대로, ONO막의 두께를 감소시킬 경우 정전 용량이 증가되어, 커플링 비율 이 증가하게 되므로, 데이터의 기입/소거에는 유리하지만, 유전체막 내부의 누설 전류를 유발하게 되어 전하 보유에 취약한 문제점이 있으며, 이에 따라, 최종적으로 제조되는 소자의 데이터 저장 능력이 저하되는 문제점이 발생할 수 있다.On the contrary, if the thickness of the ONO film is reduced, the capacitance increases and the coupling ratio increases, which is advantageous for writing / erasing data, but causing leakage current inside the dielectric film, which is vulnerable to charge retention. Accordingly, a problem may occur in that the data storage capability of the device finally manufactured is degraded.
한편, 상기의 유전체막(104)을 증착한 후에는, 도 1e에서 볼 수 있는 바와 같이, 콘트롤 게이트 물질(105)로 폴리실리콘막을 증착하고, 도1f에 도시된 바와 같이 사진 식각 공정을 진행하여 콘트롤 게이트(105)를 패터닝한다.Meanwhile, after depositing the
그리고 나서, 일반 로직에서의 LDD 공정과 동일한 단계에서 핫 케리어 프로그램 또는 F-N 터널링 프로그램 여부에 따라 적절한 임플란트 공정을 진행함으로써, 소오스/드레인(미도시함)을 형성한 후, LDD 스페이서(106)를 형성한다.Then, an appropriate implant process is performed according to whether a hot carrier program or an FN tunneling program is performed at the same stage as the LDD process in general logic, thereby forming a source / drain (not shown), and then forming the
그런 다음, SAS(Self align source) 식각 공정을 진행하여 8~16 비트 셀에 대한 소오스 영역을 한꺼번에 오픈한 후, N+ 불순물 이온 주입 공정을 진행하여 소오스/드레인 접합 영역을 형성함으로써, 최종적인 플래시 메모리 소자를 제조하게 되는 것이다. Then, a self align source (SAS) etching process is performed to simultaneously open the source region for 8 to 16 bit cells, and then an N + impurity ion implantation process is performed to form a source / drain junction region. The device will be manufactured.
즉, 상기와 같은 종래 기술에 의하여, 플래시 메모리 소자를 제조하는 경우, ONO막의 두께를 증가시키면 보유 전하의 손실을 줄일 수 있으나, 커플링 비율을 감소시켜 기입/소거시에 더 높은 인가 전압을 필요로 하여, 더 높은 인가 전압을 지속적으로 얻기 위하여는 더 넓은 면적의 전하 펌프를 필요로 하여 부가 회로가 차지하는 면적이 커지는 문제점이 있었다.That is, according to the prior art as described above, in the manufacture of a flash memory device, increasing the thickness of the ONO film can reduce the loss of the retained charge, but requires a higher applied voltage at the time of writing / erasing by reducing the coupling ratio. Therefore, in order to continuously obtain a higher applied voltage, a larger area charge pump is required, thereby increasing the area occupied by the additional circuit.
또한, ONO막의 두께를 감소시키면 층간 유전체막으로 사용되는 ONO막의 정전 용량(Cono)이 증가하여 기입/소거에는 유리하지만, 유전체막 내부의 누설 전류가 유발되어, 보유 전하의 손실을 유발할 수 있으며, 이에 따라, 플래시 메모리 소자의 데이터 유지 능력에 문제가 생길 수 있다. In addition, reducing the thickness of the ONO film increases the capacitance (Cono) of the ONO film used as the interlayer dielectric film, which is advantageous for writing / erasing, but may cause leakage current inside the dielectric film, causing loss of the retained charge. As a result, a problem may occur in the data holding capability of the flash memory device.
상기와 같은 문제점을 해결하기 위한 본 발명은 유전체막 증착 전에, 상기 플로팅 게이트의 상부에 HSG를 형성하여 표면적을 넓혀준 후에, ONO막을 증착하여 유전체막을 형성함으로써, 기존의 유전체막과 동일한 두께를 유지하면서도 그 유효 표면적의 증가시켜, 유전체막의 정전 용량을 증가시킬 수 있어서, 결국, 플래시 메모리 소자의 데이터 유지 능력을 향상시킬 수 있으면서도, 커플링비를 증가시킬 수 있어서, 소자의 칩 사이즈 감소 및 고속 동작을 이룰수 있도록 하는 플래시 메모리 소자의 제조 방법을 제공하기 위한 것이다.In order to solve the above problems, the present invention maintains the same thickness as a conventional dielectric film by depositing an ONO film to form a dielectric film after HSG is formed on the floating gate to widen the surface area before the deposition of the dielectric film. It is possible to increase the effective surface area while increasing the capacitance of the dielectric film, which in turn improves the data retention capability of the flash memory device, while increasing the coupling ratio, thereby reducing the chip size and high-speed operation of the device. It is to provide a method of manufacturing a flash memory device to achieve this.
또한, 본 발명의 다른 목적은 상기 플로팅 게이트와 콘트롤 게이트 사이에 형성되는 상기 유전체 막으로써 탄탈륨 옥사이드와 같은 강유전성 물질을 사용함으로써, 높은 정전 용량에 의한 높은 커플링 비율을 가질 수 있도록 하는 동시에, 데이터 유지 능력의 저하를 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 있다.
In addition, another object of the present invention is to use a ferroelectric material such as tantalum oxide as the dielectric film formed between the floating gate and the control gate, so as to have a high coupling ratio due to high capacitance, while maintaining data The present invention provides a method for manufacturing a flash memory device that can prevent a decrease in capability.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 소자 분리막을 형성하여 액티브 영역을 정의한 후 터널 산화막을 형성하는 단계와, 상기 터널 산화막의 상부에 플로팅게이트 물질을 증착한 한 후, 상기 플로팅 게이트를 패터닝 하는 단계와, 상기 패터닝된 플로팅 게이트의 상부에 HSG를 형성시킨 후, 그 상부에 유전체막을 형성하는 단계와, 상기 유전체막 상부에 콘트롤 게이트 물질을 증착하고, 상기 콘트롤 게이트를 패터닝하는 단계와, 상기 콘트롤 게이트가 패터닝된 결과물에 소정의 임플란트 공정을 통해 소오스/드레인 영역 및 LDD 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공한다. According to an aspect of the present invention, a device isolation layer is formed on a semiconductor substrate to define an active region, thereafter forming a tunnel oxide layer, and depositing a floating gate material on the tunnel oxide layer. Patterning a gate, forming an HSG on top of the patterned floating gate, forming a dielectric film thereon, depositing a control gate material over the dielectric film, and patterning the control gate And forming a source / drain region and an LDD region in a resultant implant process on the resultant patterned control gate.
이와 같은 본 발명에 의하면, 종래의 플래시 메모리 소자에 있어서, 상기 플로팅 게이트의 상부에 HSG를 형성하여 표면적을 넓힌 후에, 유전체막을 증착함으로써, 유전체막의 두께를 종래와 동일하게 유지하면서도, 유효 면적의 증가를 통해 유전체막의 캐패시턴스의 값을 2배로 증대시켜 프로그래밍 특성 및 데이터 유지 능력을 향상시킬 수 있다.According to the present invention, in the conventional flash memory device, after forming the HSG on the floating gate to increase the surface area, by depositing a dielectric film, the effective area is increased while maintaining the thickness of the dielectric film as in the prior art. By doubling the capacitance value of the dielectric film, it is possible to improve programming characteristics and data retention capability.
상기의 유전체막으로 이용되는 유전성 물질로는 종래 기술에서 사용되던 ONO 구조로 형성하거나, 상기 ONO 막 중 나이트라이드막 대신 강유전성 물질을 적용함으로써, 산화막-강유전성물질-산화막 구조로 증착하게 된다. 이러한 강 유전성 물질을 사용함으로써, 유전체막의 두께가 크더라도, 높은 정전 용량을 확보할 수 있게 되며, 이에 따라, 더욱 높은 커플링 비율을 가질 수 있게 되는 것이다. The dielectric material used as the dielectric film may be formed in an ONO structure used in the prior art, or by applying a ferroelectric material instead of a nitride film among the ONO films, thereby depositing an oxide film-ferroelectric material-oxide film structure. By using such a ferroelectric material, even if the thickness of the dielectric film is large, it is possible to secure a high capacitance, thereby having a higher coupling ratio.
이때, 상기 강유전성 물질은 통상적으로 이용되는 강유전성 물질중 어떤 것을 이용해도 관계 없으나, 바람직하게는 BST, PZT, Ta2O5 중 어느 하나를 이용한다.In this case, the ferroelectric material may be any one of the commonly used ferroelectric materials, but preferably any one of BST, PZT, and Ta2O5.
또한, 상기의 소오스/드레인을 형성하기 위한 임플란트 공정은 핫케리어 발생을 많게 하기 위하여 로직에서 사용되는 N- 불순물 이온을 이용하는 것이 바람직하다.In addition, the implant process for forming the source / drain preferably uses N- impurity ions used in logic to increase hot carrier generation.
그리고, 상기 ONO 구조에서 산화막은 열산화 공정을 통한 산화막 성장 또는 HTO 방식의 산화막 증착을 통해 형성하는 것이 바람직하다. In the ONO structure, the oxide film may be formed through oxide film growth through thermal oxidation or oxide film deposition using an HTO method.
상기 플래시 메모리 소자 제조 방법은 NAND 또는 NOR 타입의 플래시 셀에 모두 적용 가능하다.The flash memory device manufacturing method is applicable to both NAND or NOR type flash cells.
또한, 본 발명은 반도체 기판 상에 소자 분리막을 형성하여 액티브 영역을 정의한 후 터널 산화막을 형성하는 단계와, 상기 터널 산화막의 상부에 플로팅게이트 물질을 증착한 한 후, 상기 플로팅 게이트를 패터닝 하는 단계와, 상기 패터닝된 플로팅 게이트의 상부에 유전체막을 형성하는 단계와, 상기 유전체막 상부에 콘트롤 게이트 물질을 증착하고, 상기 콘트롤 게이트를 패터닝하는 단계와, 상기 콘트롤 게이트가 패터닝된 결과물에 소정의 임플란트 공정을 통해 소오스/드레인 영역 및 LDD 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법에 있어서, 상기 유전체 막으로는 강유전성물질을 포함하는 막을 사용함을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공한다. In another aspect, the present invention provides a method for forming an isolation region on a semiconductor substrate to define an active region, forming a tunnel oxide layer, depositing a floating gate material on the tunnel oxide layer, and then patterning the floating gate; Forming a dielectric film over the patterned floating gate, depositing a control gate material over the dielectric film, patterning the control gate, and applying a predetermined implant process to the resultant patterned control gate. A method of manufacturing a flash memory device, the method comprising: forming a source / drain region and an LDD region through the method, wherein the dielectric film uses a film including a ferroelectric material. To provide.
즉, 상기 본 발명의 두 번째 구성에 의한 플래시 메모리 소자의 제조 방법은 플로팅 게이트와 콘트롤 게이트막 사이에 강유전성물질을 포함하는 유전체막을 증착함을 그 특징으로 하고 있는 바, 상기 강유전성 물질을 유전체막에 적용함으로써, 유전체 막의 두께를 두껍게 유지하더라도, 유전체의 정전 용량을 증가시킬 수 있으며, 이에 따라, 커플링 비율을 향상시킬 수 있게 되는 것이다. In other words, the method for manufacturing a flash memory device according to the second aspect of the present invention is characterized in that a dielectric film including a ferroelectric material is deposited between the floating gate and the control gate film. By applying this, even if the thickness of the dielectric film is kept thick, the capacitance of the dielectric can be increased, thereby improving the coupling ratio.
상기 본 발명의 두 번째 구성에 있어서, 상기 강유전성 물질로는 첫번째 구성의 제조 방법에서와 동일한 뮬질을 사용할 수 있으며, 나머지 구성 또한, 본 발명의 첫번째 구성에 의한 제조 방법과 동일하게 된다. In the second configuration of the present invention, the same mulsel as in the manufacturing method of the first configuration can be used as the ferroelectric material, the remaining configuration is also the same as the manufacturing method according to the first configuration of the present invention.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도2a 내지 도2i는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 나타낸 것이다.2A to 2I show a method of manufacturing a flash memory device according to the present invention.
우선, 도2a를 참조하면 반도체 기판(100) 상에 통상의 LOCOS 또는 STI를 통한 소자 분리 공정으로 소자 분리막(101)을 형성하여 액티브 영역 및 필드 영역을 정의한 후 열산화 공정을 진행하여 터널 산화막(102)을 형성한다.First, referring to FIG. 2A, a
이어서, 상기의 터널 산화막(102) 상부에 도2b에 도시된 바와 같이 플로팅게이트 물질(103)을 증착한다. 이때, 상기 플로팅 게이트 물질은 후속 공정에서 HSG를 형성시키기 위하여 언도프트 폴리실리콘막과 비정질 폴리실리콘막의 이중으로 증착하는 것이 바람직하다. 다만, 본 발명의 두 번째 구성에 의할 경우, HSG가 형성될 필요가 없으므로, 종래 기술에 사용되던 일반적인 플로팅 게이트 폴리 실리콘 막을 증착하게 된다. Subsequently, a floating
상기 플로팅 게이트 물질을 증착한 후에는, 첨부한 도 2c에 도시된 바와 같이, 플로팅 게이트를 형성하기 위하여 사진 및 식각 공정을 진행하여 플로팅 게이 트(103)를 패터닝한다.After depositing the floating gate material, the floating
그런 다음, 도2d에 도시된 바와 같이, 상기 패터닝된 플로팅 게이트(103)의 표면에 HSG(Hemispherical grain:201)를 형성시켜, 추후 공정에서 상기 HSG의 상부에 형성됨으로써, 플로팅 게이트(103)를 감싸게 되는 IPO(Inter poly Oxide : 이하 유전체막)의 면적을 넓혀 정전 용량을 증가시킨다. 상기의 HSG(201)를 형성하는 공정은 플로팅 게이트 패터닝 전에 실시할 수도 있다.Then, as shown in FIG. 2D, a HSG (Hemispherical grain) 201 is formed on the surface of the patterned floating
이때, 이러한 HSG 형성 공정은 상기한 플로팅 게이트의 비정질 실리콘이 결정질 실리콘으로 상-전이되는 온도에서 비정질 실리콘층 표면에 결정질 실리콘 핵을 형성한 후, 상기 결정질 실리콘 핵이 형성된 결과물을 열처리함으로써, 상기 비정질 실리콘이 결정질 실리콘의 핵으로 이동하여 미세한 HSG(201)들을 형성도록 하고, 이에 따라, 울퉁불퉁한 표면을 갖는 다결정 실리콘으로 상 전이되도록 한다.At this time, the HSG formation process is formed by forming a crystalline silicon nucleus on the surface of the amorphous silicon layer at a temperature at which the amorphous silicon of the floating gate phase-transitioned to crystalline silicon, and then heat-treating the resultant product formed with the crystalline silicon nucleus, The silicon moves to the nucleus of the crystalline silicon to form
또한, 상기 플로팅 게이트(103)는 언도프트 폴리실리콘과 HSG를 형성하기 위한 비정질 폴리실리콘막의 2중으로 형성되어 있기 때문에 비정질 폴리실리콘막에서는 HSG(201) 형성이 많이 이루어지지만, 플로팅 게이트(103) 측면의 언도프트 폴리실리콘 부분은 다결정 폴리실리콘이기 때문에 HSG가 매우 작게 형성되며, 반도체 기판(100)에는 실리콘 산화막에 의해 보호되기 때문에 HSG가 형성되지 않게 된다.In addition, since the floating
한편, 본 발명의 두 번째 구성에 의하면, 플로팅 게이트의 상부에 HSG를 형성하는 대신 유전체 막으로 산화막-강유전성 물질-산화막의 구조를 가지는 막을 증착하게 되는 바, 이러한 본 발명의 실시예에서는 HSG를 형성하는 공정을 진행하지 않더라도, 상기 강유전성 물질에 의해 높은 정전 용량 및 커플링 비율을 확보할 수 있게 된다. 다만, 본 발명의 두 가지 특징, 즉, HSG의 형성과 유전체 막에서 강유전성 물질을 적용하는 기술을 모두 적용함으로써, 유전체막의 정전 용량 및 이에 의한 커플링 비율을 더욱 증가시킬 수도 있다. Meanwhile, according to the second aspect of the present invention, instead of forming HSG on the floating gate, a film having a structure of an oxide film-ferroelectric material-oxide film is deposited as a dielectric film. In this embodiment of the present invention, HSG is formed. Even if the process does not proceed, it is possible to ensure a high capacitance and coupling ratio by the ferroelectric material. However, by applying both features of the present invention, that is, the formation of the HSG and the technique of applying the ferroelectric material in the dielectric film, the capacitance of the dielectric film and the coupling ratio thereof may be further increased.
상기 HSG를 형성하는 공정을 진행한 후에는, 도2e에 도시된 바와 같이, 상기의 HSG(201) 표면에 유전체막으로 ONO막(104)을 증착한다. 이때, 유전체막으로 증착되는 ONO(104)막을 종래와 동일한 두께로 형성하더라도, HSG(201)에 의해 표면적이 증가하여 캐패시턴스 값이 증가하게된다. 상기에서 ONO막(104)의 질화막 대신에 BST, PZT, Ta2O5 등의 강유전성 물질을 이용하거나, 이 두 가지를 모두 사용하여 형성할 수 있다. After the process of forming the HSG, the
또한, 상기한 바와 같이, 본 발명의 두번째 구성에 다르면, 상기 HSG를 형성하는 공정 없이, 상기 패터닝된 플로팅 게이트의 상부에 산화막-강유전성 물질-산화막의 구조를 가지는 유전체막을 바로 증착하게 되며, 이러한 강유전성 물질에 의하여, 높은 정전 용량 및 커플링 비율을 확보할 수 있게 된다. 부가하여, 상기한 HSG(201)를 형성하여 표면적을 넓힌 후, 강유전성 물질을 이용한 유전체막을 형성함으로써 유전체막의 정전 용량을 더욱 증가시킬 수도 있다.In addition, as described above, according to the second configuration of the present invention, a dielectric film having a structure of an oxide film-ferroelectric material-oxide film is directly deposited on the patterned floating gate without the process of forming the HSG. By material, high capacitance and coupling ratio can be ensured. In addition, after forming the
한편, 상기 유전체막을 형성한 후에는, 도 2f에 도시된 바와 같이, 상기 유전체막의 상부에 콘트롤 게이트(105) 물질로 폴리실리콘막을 증착한 후, 도2g에 도시된 바와 같이 사진 및 시각 공정을 진행하여 콘트롤 게이트(105)를 패터닝한다.On the other hand, after the dielectric film is formed, as shown in FIG. 2F, a polysilicon film is deposited on the dielectric film with a
그리고 나서, 기존의 방법과 동일한 임플란트 공정을 실시하여 소오스/드레인(미도시함)을 형성한 후 소오스/드레인이 형성된 결과물 상에 이온 주입을 실시 하여 LDD 영역(미도시함)을 형성한다. 이때, 상기 소오스/드레인을 형성하기 위한 임플란트 공정은핫케리어 발생을 많게 하기 위하여 로직에서 사용되는 N- 불순물 이온을 이용하여 진행하는 것이 바람직하다.Then, the same implant process as in the conventional method is performed to form a source / drain (not shown), and then ion implantation is performed on the resultant source / drain formation to form an LDD region (not shown). In this case, the implant process for forming the source / drain is preferably performed using N- impurity ions used in logic to increase hot carrier generation.
그런 다음, SAS(Self align source) 식각 공정을 진행하여 소오스 영역을 오픈한 후 N+ 불순물 이온 주입 공정을 진행하여 소오스/드레인 접합 영역을 형성한다. Then, a source aligning process is performed by opening a source region by performing a SAS (Self Align Source) etching process and then performing an N + impurity ion implantation process to form a source / drain junction region.
이와 같이 본 발명은, 플로팅 게이트의 상부에 HSG를 형성함으로써 표면적을 넓힌 후에, 유전체막으로 사용되는 ONO막을 증착함으로써 유전체막의 정전 용량을 증가시켜 프로그래밍 특성과 데이터 유지 능력을 향상시킬 수 있다. As described above, the present invention can increase the surface area by forming the HSG on the floating gate, and then increase the capacitance of the dielectric film by depositing the ONO film used as the dielectric film, thereby improving the programming characteristics and the data holding capability.
또한, 본 발명의 두 번째 구성에 의하면, 상기 유전체 막으로 산화막-강유전성 물질-산화막의 구조를 가지는 막을 사용하게 되는 바, 상기 강유전성 물질을 적용함으로써, 본 발명의 첫번째 구성에서와 마찬가지로 높은 정전 용량 및 이에 의한 높은 커플링 비율을 확보할 수 있게 되며, 이에 따라, 플래시 메모리 소자의 프로그래밍 특성과 데이터 유지 능력을 향상시킬 수 있게 된다. In addition, according to the second configuration of the present invention, a film having a structure of an oxide film-ferroelectric material-oxide film is used as the dielectric film. By applying the ferroelectric material, high capacitance and the same as in the first configuration of the present invention, As a result, it is possible to secure a high coupling ratio, thereby improving the programming characteristics and data retention capability of the flash memory device.
상기한 바와 같이 본 발명은 기존의 유전체막과 동일 두께를 유지하면서도 유효면적을 증가로 인해 유전체막의 캐패시턴스가 증가되도록 하여 커플링 비율을 증가시킴으로써, 낮은 전압에서도 기입/소거가 가능하도록 하여 전하 펌프의 회로 면적을 감소시키고 기입/소거 시간을 감소시킬 수 있다. 즉, 플래시 셀에 필수적인 전하 펌프의 면적을 줄임으로써 전체 칩 사이즈를 감소시킬 뿐 아니라 고속 동작이 가능한 있다.As described above, the present invention allows the capacitance of the dielectric film to be increased by increasing the effective area while maintaining the same thickness as that of the existing dielectric film, thereby increasing the coupling ratio, thereby enabling writing / erasing at a low voltage. The circuit area can be reduced and the write / erase time can be reduced. In other words, reducing the area of the charge pump necessary for the flash cell not only reduces the overall chip size, but also enables high-speed operation.
또한, 높은 커플링 비율을 확보하여 터널 산화막의 두께가 두꺼워도 F-N 터널링 방식을 이용할 수 있으므로, 데이터 유지 페일을 개선할 수 있는 이점이 있다. In addition, since the F-N tunneling method can be used even if the tunnel oxide film has a high thickness by securing a high coupling ratio, there is an advantage that the data retention fail can be improved.
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 7 |
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| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 8 |
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| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 9 |
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| FPAY | Annual fee payment |
Payment date: 20150923 Year of fee payment: 10 |
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| FPAY | Annual fee payment |
Payment date: 20160926 Year of fee payment: 11 |
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| FPAY | Annual fee payment |
Payment date: 20170920 Year of fee payment: 12 |
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| FPAY | Annual fee payment |
Payment date: 20180918 Year of fee payment: 13 |