KR100642464B1 - Metal-Insulator-Metal capacitor having high capacitance and method of fabricating the same - Google Patents

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Abstract

본 발명의 금속-절연체-금속(MIM) 커패시터는, 반도체 기판 위의 절연막 위에 형성된 제1 금속 전극막 패턴과, 절연막 위에서 제1 금속 전극막 패턴의 일부표면을 노출시키는 트랜치를 갖는 제1 절연막과, 트랜치 내의 제1 금속 전극막 패턴의 노출표면 위에 배치되는 제1 유전체막 패턴과, 제1 유전체막 위에 형성되는 제2 금속 전극막 패턴과, 제2 금속 전극막 패턴 위에 형성되는 제2 유전체막 패턴과, 제2 유전체막 패턴 위에 형성되는 제3 금속 전극막 패턴과, 제1 금속 전극막 패턴 및 제3 금속 전극막 패턴을 전기적으로 연결시키는 제1 금속 배선과, 그리고 제2 금속 전극막 패턴에 연결되는 제2 금속 배선을 구비한다. 이에 따르면 2개의 커패시터가 병렬로 연결되는 더블 스택형 구조를 가지며, 이에 따라 2배의 커패시턴스를 나타낸다.The metal-insulator-metal (MIM) capacitor of the present invention comprises a first insulating film having a first metal electrode film pattern formed over an insulating film on a semiconductor substrate, and a trench for exposing a portion of the first metal electrode film pattern over the insulating film; A first dielectric film pattern disposed on the exposed surface of the first metal electrode film pattern in the trench, a second metal electrode film pattern formed on the first dielectric film, and a second dielectric film formed on the second metal electrode film pattern. A pattern, a third metal electrode film pattern formed on the second dielectric film pattern, first metal wires electrically connecting the first metal electrode film pattern and the third metal electrode film pattern, and the second metal electrode film pattern And a second metal wire connected to the second wire. According to this, it has a double stack type structure in which two capacitors are connected in parallel, thus showing twice the capacitance.

금속-절연체-금속(MIM) 커패시터, 커패시턴스, 더블 스택 구조Metal-Insulator-Metal (MIM) Capacitors, Capacitance, Double Stack Structure

Description

높은 커패시턴스를 갖는 금속-절연체-금속 커패시터 및 그 제조 방법{Metal-Insulator-Metal capacitor having high capacitance and method of fabricating the same}Metal-Insulator-Metal Capacitor Having High Capacitance and Method of Fabricating the Same {Metal-Insulator-Metal capacitor having high capacitance and method of fabricating the same}

도 1 내지 도 3은 종래의 금속-절연체-금속 커패시터 및 그 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional metal-insulator-metal capacitor and a method of manufacturing the same.

도 4 내지 도 8은 본 발명에 따른 금속-절연체-금속 커패시터 및 그 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 8 are cross-sectional views illustrating a metal-insulator-metal capacitor and a method of manufacturing the same according to the present invention.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 병렬 연결 구조에 의해 높은 커패시턴스를 갖는 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 커패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a metal-insulator-metal (MIM) capacitor having a high capacitance by a parallel connection structure and a method of manufacturing the same.

최근 실용성이 크게 증대된 MIM 커패시터는 기존의 폴리실리콘-절연체-폴리실리콘(PIP; PolySi-Insulator-PolySi) 커패시터에 비하여 양호한 전압(Vcc) 특성 및 미스매칭(mismatching)특성을 갖고 있다. 통상적으로 이와 같은 MIM 커패시터의 정전용량은 1fF/㎛2로 설계하는 것이 일반적이다. 그러나 이와 같은 MIM 커패시터의 사용분야, 예컨대 아날로그/디지털(AD) 컨버터, 스위칭 커패시터 필터, 신호 혼합(mixed signal), RF(Radio Frequency) 기술 분야에서 높은 정전용량을 요구하기 시작하고 있는 추세이다.Recently, MIM capacitors have greatly increased practicality, and have better voltage (Vcc) and mismatching characteristics than conventional polysilicon-insulator-polysilicon (PIP) capacitors. Typically, the capacitance of such MIM capacitors is generally designed to be 1fF / μm 2 . However, the use of such MIM capacitors, such as analog / digital (AD) converters, switching capacitor filters, mixed signals, RF (Radio Frequency) technologies are beginning to demand high capacitance.

도 1 내지 도 3은 종래의 MIM 커패시터 및 그 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional MIM capacitor and a method of manufacturing the same.

먼저 도 1에 도시된 바와 같이, 반도체 기판(100) 위의 절연막(110) 위에 하부 금속 전극막(120), 유전체막(130) 및 상부 금속 전극막(140)을 순차적으로 적층한다. 하부 금속 전극막(120)은, 제1 장벽금속층(121), 금속막(122) 및 제2 장벽금속층(123)이 순차적으로 적층된 구조로 이루어진다.First, as shown in FIG. 1, the lower metal electrode layer 120, the dielectric layer 130, and the upper metal electrode layer 140 are sequentially stacked on the insulating layer 110 on the semiconductor substrate 100. The lower metal electrode film 120 has a structure in which the first barrier metal layer 121, the metal film 122, and the second barrier metal layer 123 are sequentially stacked.

다음에 도 2에 도시된 바와 같이, 소정의 제1 마스크막 패턴(미도시)을 이용한 식각공정으로 상부 금속 전극막(140) 및 유전체막(130)의 일부를 제거하여, 유전체막 패턴(131) 및 상부 금속 전극막 패턴(141)을 형성한다. 상기 식각공정이 끝난 후에는 제1 마스크막 패턴을 제거한다.Next, as shown in FIG. 2, a portion of the upper metal electrode layer 140 and the dielectric layer 130 are removed by an etching process using a predetermined first mask layer pattern (not shown) to form the dielectric layer pattern 131. ) And the upper metal electrode film pattern 141. After the etching process is finished, the first mask layer pattern is removed.

다음에 도 3에 도시된 바와 같이, 소정의 제2 마스크막 패턴(미도시)을 이용한 식각공정으로 하부 금속 전극막(120)의 일부를 제거하여, 제1 장벽금속층 패턴(121a), 금속막 패턴(122a) 및 제2 장벽금속층 패턴(123a)이 순차적으로 적층되는 하부 금속 전극막 패턴(120a)을 형성한다.Next, as shown in FIG. 3, a portion of the lower metal electrode layer 120 is removed by an etching process using a predetermined second mask layer pattern (not shown) to form the first barrier metal layer pattern 121a and the metal layer. A lower metal electrode film pattern 120a in which the pattern 122a and the second barrier metal layer pattern 123a are sequentially stacked is formed.

다음에 전면에 층간절연막(미도시)을 형성하고, 이 층간절연막을 관통하여 상기 하부 금속 전극막 패턴(120a) 및 상부 금속 전극막 패턴(141)에 각각 전기적으로 연결되는 제1 금속 배선 및 제2 금속 배선을 형성한다.Next, an interlayer insulating film (not shown) is formed on the entire surface, and the first metal wiring and the first metal wiring and the second metal wiring layer 120 are electrically connected to the lower metal electrode film pattern 120a and the upper metal electrode film pattern 141 respectively. 2 Form metal wiring.

그런데 이와 같은 방법에 의해 만들어지는 종래의 MIM 커패시터에 있어서, MIM 커패시터의 커패시턴스를 증대시키는데는 한계가 있다. 예컨대 MIM 커패시터의 커패시턴스를 2배로 증가시키기 위해서는 별도의 MIM 커패시터를 하나 더 형성하고, 두 개의 MIM 커패시터를 병렬로 연결시켜야 한다. 그러나 이와 같은 구조의 MIM 커패시터를 형성하기 위해서는 요구되는 마스크막의 개수가 증대되어 제조 비용 및 제조 시간이 함께 증가한다.However, in the conventional MIM capacitor made by such a method, there is a limit in increasing the capacitance of the MIM capacitor. For example, to double the capacitance of a MIM capacitor, an additional MIM capacitor must be formed and two MIM capacitors connected in parallel. However, in order to form the MIM capacitor having such a structure, the number of mask films required is increased to increase the manufacturing cost and manufacturing time.

본 발명이 이루고자 하는 기술적 과제는, 실질적으로 2배로 증가된 커패시턴스를 갖는 MIM 커패시터를 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a MIM capacitor having substantially twice the capacitance.

본 발명이 이루고자 하는 다른 기술적 과제는, 사용되는 마스크막의 개수를 동일하게 유지하면서 상기와 같은 MIM 커패시터를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the MIM capacitor as described above while maintaining the same number of mask films used.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터는,In order to achieve the above technical problem, the MIM capacitor according to the present invention,

반도체 기판 위의 절연막 위에 형성된 제1 금속 전극막 패턴;A first metal electrode film pattern formed over the insulating film on the semiconductor substrate;

상기 절연막 위에서 상기 제1 금속 전극막 패턴의 일부표면을 노출시키는 트랜치를 갖는 제1 절연막;A first insulating film having a trench exposing a portion of the first metal electrode film pattern on the insulating film;

상기 트랜치 내의 상기 제1 금속 전극막 패턴의 노출 표면 위에 배치되는 제 1 유전체막 패턴;A first dielectric film pattern disposed on an exposed surface of the first metal electrode film pattern in the trench;

상기 제1 유전체막 위에 형성되는 제2 금속 전극막 패턴;A second metal electrode film pattern formed on the first dielectric film;

상기 제2 금속 전극막 패턴 위에 형성되는 제2 유전체막 패턴;A second dielectric film pattern formed on the second metal electrode film pattern;

상기 제2 유전체막 패턴 위에 형성되는 제3 금속 전극막 패턴;A third metal electrode film pattern formed on the second dielectric film pattern;

상기 제1 금속 전극막 패턴 및 제3 금속 전극막 패턴을 전기적으로 연결시키는 제1 금속 배선; 및A first metal wire electrically connecting the first metal electrode film pattern and the third metal electrode film pattern; And

상기 제2 금속 전극막 패턴에 연결되는 제2 금속 배선을 구비하는 것을 특징으로 한다.And a second metal wire connected to the second metal electrode film pattern.

상기 제1 금속 배선은, 상기 제1 절연막을 관통하여 상기 제1 금속 전극막 패턴에 연결되는 비아컨택과 전기적으로 연결되는 제1 하부 금속 배선막과, 상기 제3 금속 전극막 패턴에 연결되는 제3 하부 금속 배선막을 전기적으로 연결시키는 구조를 가질 수 있다.The first metal wire may include a first lower metal wire layer electrically connected to a via contact connected to the first metal electrode layer pattern through the first insulating layer, and a third metal electrode layer pattern connected to the third metal electrode layer pattern. 3 may have a structure for electrically connecting the lower metal wiring layer.

상기 제2 금속 배선은, 상기 제2 금속 전극막 패턴에 연결되는 제2 하부 금속 배선막을 포함할 수 있다.The second metal interconnection may include a second lower metal interconnection layer connected to the second metal electrode layer pattern.

상기 제1 금속 전극막 패턴은 제1 장벽금속층 패턴, 금속막패턴 및 제2 장벽금속층 패턴이 순차적으로 적층되는 구조를 가질 수 있다.The first metal electrode film pattern may have a structure in which the first barrier metal layer pattern, the metal film pattern, and the second barrier metal layer pattern are sequentially stacked.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조 방법은,In order to achieve the above another technical problem, a method of manufacturing a MIM capacitor according to the present invention,

반도체 기판 위의 절연막 위에 제1 금속 전극막 패턴을 형성하는 단계;Forming a first metal electrode film pattern on the insulating film on the semiconductor substrate;

상기 절연막 위에서 상기 제1 금속 전극막 패턴의 일부표면이 노출되도록 하 는 트랜치를 갖는 제1 절연막을 형성하는 단계;Forming a first insulating film on the insulating film, the first insulating film having a trench to expose a portion of the surface of the first metal electrode film pattern;

상기 트랜치 내에 제1 유전체막 패턴, 제2 금속 전극막 패턴, 제2 유전체막 패턴 및 제3 금속 전극막 패턴이 순차적으로 적층된 구조를 형성하여 상기 트랜치가 매립되도록 하는 단계; 및Forming a structure in which a first dielectric film pattern, a second metal electrode film pattern, a second dielectric film pattern, and a third metal electrode film pattern are sequentially stacked in the trench to fill the trench; And

상기 제1 금속 전극막 패턴 및 상기 제3 금속 전극막 패턴을 상호 전기적으로 연결시키는 제1 금속 배선 구조와 상기 제2 금속 전극막 패턴에 전기적으로 연결되는 제2 금속 배선 구조를 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a first metal wiring structure electrically connecting the first metal electrode film pattern and the third metal electrode film pattern and a second metal wiring structure electrically connected to the second metal electrode film pattern. Characterized in that.

상기 제1 금속 배선 구조와 제2 금속 배선 구조를 형성하는 단계는, 상기 제1 절연막을 관통하여 상기 제1 금속 전극막 패턴에 연결되는 비아컨택 위의 제1 하부 금속 배선막과, 상기 제2 금속 전극막 패턴 위의 제2 하부 금속 배선막과, 그리고 상기 제3 금속 전극막 패턴 위의 제3 하부 금속 배선막을 형성하는 단계와, 상기 제1 하부 금속 배선막, 제2 하부 금속 배선막 및 제3 하부 금속 배선막을 덮도록 상기 제1 절연막 위에 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 관통하여 상기 제1 하부 금속 배선막, 제2 하부 금속 배선막 및 제3 하부 금속 배선막에 각각 연결되는 제1 비아컨택, 제2 비아컨택 및 제3 비아컨택을 형성하는 단계와, 그리고 상기 제2 절연막 위에서 상기 제1 비아컨택 및 제3 비아컨택에 공통으로 연결되는 제1 상부 금속 배선막과, 상기 제2 비아컨택에 연결되는 제2 상부 금속 배선막을 형성하는 단계를 포함할 수 있다.The forming of the first metal interconnection structure and the second metal interconnection structure may include: a first lower metal interconnection layer on the via contact connected to the first metal electrode layer pattern through the first insulating layer; Forming a second lower metal wiring film on the metal electrode film pattern, and a third lower metal wiring film on the third metal electrode film pattern, the first lower metal wiring film, the second lower metal wiring film, Forming a second insulating film on the first insulating film so as to cover the third lower metal wiring film, and penetrating the second insulating film to form the first lower metal wiring film, the second lower metal wiring film, and the third lower metal wiring film. Forming a first via contact, a second via contact, and a third via contact respectively connected to the first via contact; and a first upper metal wire connected to the first via contact and the third via contact in common on the second insulating layer. Curtain The method may include forming a second upper metal interconnection layer connected to the second via contact.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 8에는 본 발명에 따른 높은 커패시턴스를 갖는 MIM 커패시터의 단면구조가 도시되어 있다.8 shows a cross-sectional structure of a high capacitance MIM capacitor according to the present invention.

먼저 도 8을 참조하면, 반도체 기판(200) 위의 절연막(210) 위에 제1 금속 전극막 패턴(220)이 배치된다. 제1 금속 전극막 패턴(220)은, 제1 장벽금속층 패턴(221), 금속막 패턴(222) 및 제2 장벽금속층 패턴(223)이 순차적으로 적층되는 구조를 갖는다. 절연막(210) 위에는 제1 금속 전극막 패턴(220)의 일부 표면을 노출시키는 트랜치(231)를 갖는 제1 절연막(230)이 배치된다. 상기 트랜치(231) 내에는 제1 유전체막 패턴(241), 제2 금속 전극막 패턴(251), 제2 유전체막 패턴(261) 및 제3 금속 전극막 패턴(271)이 순차적으로 적층되며, 이 적층 구조에 의해 트랜치(231)는 매립된다. 제3 금속 전극막 패턴(271)은 제2 유전체막 패턴(261)에 의해 둘러싸이고, 제2 유전체막 패턴(261)은 제2 금속 전극막 패턴(251)으로 둘러싸이며, 그리고 제2 금속 전극막 패턴(251)은 제1 유전체막 패턴(241)에 의해 둘러싸인다.First, referring to FIG. 8, the first metal electrode film pattern 220 is disposed on the insulating film 210 on the semiconductor substrate 200. The first metal electrode film pattern 220 has a structure in which the first barrier metal layer pattern 221, the metal film pattern 222, and the second barrier metal layer pattern 223 are sequentially stacked. A first insulating layer 230 having a trench 231 exposing a portion of the surface of the first metal electrode layer pattern 220 is disposed on the insulating layer 210. In the trench 231, a first dielectric layer pattern 241, a second metal electrode layer pattern 251, a second dielectric layer pattern 261, and a third metal electrode layer pattern 271 are sequentially stacked. The trench 231 is embedded by this laminated structure. The third metal electrode film pattern 271 is surrounded by the second dielectric film pattern 261, the second dielectric film pattern 261 is surrounded by the second metal electrode film pattern 251, and the second metal electrode The film pattern 251 is surrounded by the first dielectric film pattern 241.

제1 절연막(230)의 상부면에는 제1 하부 금속 배선막(291), 제2 하부 금속 배선막(292) 및 제3 하부 금속 배선막(293)이 상호 이격되도록 배치된다. 제1 하부 금속 배선막(291)은 제1 절연막(230)을 관통하여 제1 금속 전극막 패턴(220)을 노출시키는 비아홀(232) 내부의 비아컨택(280)에 의해 제1 금속 전극막 패턴(220)에 전기적으로 연결된다. 제2 하부 금속 배선막(292)은 제2 금속 전극막 패턴(251)에 직접 연결된다. 그리고 제3 하부 금속 배선막(293)은 제3 금속 전극막 패턴(271)에 직접 연결된다.The first lower metal wiring layer 291, the second lower metal wiring layer 292, and the third lower metal wiring layer 293 are disposed on the upper surface of the first insulating layer 230 so as to be spaced apart from each other. The first lower metal wiring layer 291 is formed by the via contact 280 inside the via hole 232 through the first insulating layer 230 to expose the first metal electrode layer pattern 220. Is electrically connected to 220. The second lower metal wiring layer 292 is directly connected to the second metal electrode layer pattern 251. The third lower metallization film 293 is directly connected to the third metal electrode film pattern 271.

제1 절연막(230) 위에는 제1 하부 금속 배선막(291), 제2 하부 금속 배선막(292) 및 제3 하부 금속 배선막(293)을 덮는 제2 절연막(300)이 금속간절연막으로서 배치된다. 이 제2 절연막(300)은 제2 절연막(300)을 관통하여 제1 하부 금속 배선막(291), 제2 하부 금속 배선막(292) 및 제3 하부 금속 배선막(293)을 각각 노출시키는 제1 비아홀(301), 제2 비아홀(302) 및 제3 비아홀(303)을 갖는다. 제2 절연막(300) 위에는 제1 상부 금속 배선막(321) 및 제2 상부 금속 배선막(322)이 배치된다. 제1 상부 금속 배선막(321)은 제1 비아홀(301)을 채우는 제1 비아컨택(311)과 제3 비아홀(303)을 채우는 제3 비아컨택(313)에 공통으로 연결된다. 제2 상부 금속 배선막(322)은 제2 비아홀(302)을 채우는 제2 비아컨택(312)에 연결된다.On the first insulating film 230, a second insulating film 300 covering the first lower metal wiring film 291, the second lower metal wiring film 292, and the third lower metal wiring film 293 is disposed as the intermetallic insulating film. do. The second insulating film 300 penetrates through the second insulating film 300 to expose the first lower metal wiring film 291, the second lower metal wiring film 292, and the third lower metal wiring film 293, respectively. The first via hole 301, the second via hole 302, and the third via hole 303 are provided. The first upper metallization layer 321 and the second upper metallization layer 322 are disposed on the second insulating layer 300. The first upper metal wiring layer 321 is commonly connected to the first via contact 311 filling the first via hole 301 and the third via contact 313 filling the third via hole 303. The second upper metal wiring layer 322 is connected to the second via contact 312 filling the second via hole 302.

이와 같은 구조의 MIM 커패시터는, 제1 커패시터 및 제2 커패시터가 병렬로 연결되는 구조를 가지며, 이에 따라 종래의 MIM 커패시터 구조에 비하여 2배의 커패시턴스를 갖는다. 보다 구체적으로 설명하면, 제1 커패시터는, 제1 금속 전극막 패턴(220), 제1 유전체막 패턴(241) 및 제2 금속 전극막 패턴(251)으로 구성되고, 제2 커패시터는, 제2 금속 전극막 패턴(251), 제2 유전체막 패턴(261) 및 제3 금속 전극막 패턴(271)으로 구성된다. 제1 커패시터에 있어서, 제1 금속 전극막 패턴(220) 및 제2 금속 전극막 패턴(251)은 각각 하부 금속 전극막 및 상부 금속 전극막으로 사용된다. 반면에 제2 커패시터에 있어서, 제2 금속 전극막 패턴(251) 및 제3 금속 전극막 패턴(271)은 각각 하부 금속 전극막 및 상부 금속 전극막으로 사 용된다. 제1 커패시터의 상부 금속 전극막인 제2 금속 전극막 패턴(251)과, 제2 커패시터의 하부 금속 전극막인 제2 금속 전극막 패턴(251)은 제2 하부 금속 배선막(292), 제3 비아컨택(302) 및 제2 상부 금속 배선막(322)에 의해 분지된다. 그리고 제1 커패시터의 하부 금속 전극막인 제1 금속 전극막 패턴(220)과, 제2 커패시터의 상부 금속 전극막인 제3 금속 전극막 패턴(271)은 제1 하부 금속 배선막(291), 제3 하부 금속 배선막(293) 및 제1 상부 금속 배선막(321)에 의해 상호 직렬로 연결된다.The MIM capacitor having such a structure has a structure in which the first capacitor and the second capacitor are connected in parallel, and thus have twice the capacitance as compared with the conventional MIM capacitor structure. More specifically, the first capacitor is composed of the first metal electrode film pattern 220, the first dielectric film pattern 241, and the second metal electrode film pattern 251, and the second capacitor is the second capacitor. The metal electrode film pattern 251, the second dielectric film pattern 261, and the third metal electrode film pattern 271 are formed. In the first capacitor, the first metal electrode film pattern 220 and the second metal electrode film pattern 251 are used as the lower metal electrode film and the upper metal electrode film, respectively. On the other hand, in the second capacitor, the second metal electrode film pattern 251 and the third metal electrode film pattern 271 are used as the lower metal electrode film and the upper metal electrode film, respectively. The second metal electrode film pattern 251, which is the upper metal electrode film of the first capacitor, and the second metal electrode film pattern 251, which is the lower metal electrode film of the second capacitor, may include the second lower metal wiring film 292 and the second metal electrode film pattern 251. The third via contact 302 and the second upper metal wiring layer 322 are branched. The first metal electrode film pattern 220, which is the lower metal electrode film of the first capacitor, and the third metal electrode film pattern 271, which is the upper metal electrode film of the second capacitor, include the first lower metal wiring film 291, The third lower metal interconnection film 293 and the first upper metal interconnection film 321 are connected in series to each other.

이하에서는 이와 같이 2개의 커패시터가 병렬로 연결되는 구조의 MIM 커패시터를 형성하는 방법을 첨부된 도 4 내지 도 8을 참조하면서 설명하기로 한다.Hereinafter, a method of forming a MIM capacitor having a structure in which two capacitors are connected in parallel as described above will be described with reference to FIGS. 4 to 8.

먼저 도 4를 참조하면, 실리콘 기판과 같은 반도체 기판(200) 위의 절연막(210) 위에 제1 금속 전극막 패턴(220)을 형성한다. 제1 금속 전극막 패턴(220)은 제1 장벽금속층 패턴(221), 금속막 패턴(222) 및 제2 장벽금속층 패턴(223)이 순차적으로 적층되는 구조를 갖도록 한다. 이를 위하여 상기 절연막(210) 위에 제1 장벽금속층, 금속막 및 제2 장벽금속층을 순차적으로 적층한다. 다음에 제2 장벽금속층 위에 식각 마스크막 패턴으로서 제1 포토레지스트막 패턴(미도시)을 형성한다. 그리고 이 제1 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 제2 장벽금속층, 금속막 및 제1 장벽금속층의 노출부분을 순차적으로 제거한다. 그러면 상기 제1 금속 전극막 패턴(220)이 만들어진다.First, referring to FIG. 4, a first metal electrode film pattern 220 is formed on an insulating film 210 on a semiconductor substrate 200 such as a silicon substrate. The first metal electrode film pattern 220 has a structure in which the first barrier metal layer pattern 221, the metal film pattern 222, and the second barrier metal layer pattern 223 are sequentially stacked. To this end, a first barrier metal layer, a metal film, and a second barrier metal layer are sequentially stacked on the insulating film 210. Next, a first photoresist film pattern (not shown) is formed on the second barrier metal layer as an etching mask film pattern. The exposed portions of the second barrier metal layer, the metal film, and the first barrier metal layer are sequentially removed by an etching process using the first photoresist film pattern as an etching mask. As a result, the first metal electrode film pattern 220 is formed.

다음에 도 5를 참조하면, 절연막(210) 위에 층간절연막으로서 제1 절연막(230)을 형성한다. 제1 절연막(230)에 의해 제1 금속 전극막 패턴(220)은 완전히 덮인다. 다음에 제1 절연막(230) 위에 식각 마스크막 패턴으로서 제2 포토레지스트막 패턴(400)을 형성한다. 이 제2 포토레지스트막 패턴(400)은 상호 병렬로 연결되는 2개의 커패시터를 포함하는 MIM 커패시터가 형성되는 트랜치 영역(401)을 한정한다.Next, referring to FIG. 5, a first insulating film 230 is formed as an interlayer insulating film on the insulating film 210. The first metal electrode film pattern 220 is completely covered by the first insulating film 230. Next, a second photoresist film pattern 400 is formed on the first insulating film 230 as an etching mask film pattern. The second photoresist film pattern 400 defines a trench region 401 in which a MIM capacitor including two capacitors connected in parallel to each other is formed.

다음에 도 6을 참조하면, 상기 제2 포토레지스트막 패턴(400)을 식각마스크로 한 식각공정으로 제1 절연막(230)의 노출부분을 제거한다. 그러면 제1 절연막(230)을 관통하여 제1 금속 전극막 패턴(220)이 일부 상부표면을 노출시키는 트랜치(231)가 형성된다. 트랜치(231)를 형성한 후에는 상기 제2 포토레지스트막 패턴(400)을 제거한다. 다음에 상기 트랜치(231)를 갖는 제2 절연막(230) 위에 제1 유전체막(240), 제2 금속 전극막(250), 제2 유전체막(260) 및 제3 금속 전극막(270)을 순차적으로 형성한다. 상기 제1 유전체막(240), 제2 금속 전극막(250), 제2 유전체막(260) 및 제3 금속 전극막(270)에 의해 트랜치(231) 내부는 완전히 매립된다.Next, referring to FIG. 6, an exposed portion of the first insulating layer 230 is removed by an etching process using the second photoresist layer pattern 400 as an etching mask. Then, a trench 231 is formed through the first insulating layer 230 to expose the upper surface of the first metal electrode layer pattern 220. After forming the trench 231, the second photoresist film pattern 400 is removed. Next, the first dielectric film 240, the second metal electrode film 250, the second dielectric film 260, and the third metal electrode film 270 are formed on the second insulating film 230 having the trench 231. Form sequentially. The trench 231 is completely filled by the first dielectric film 240, the second metal electrode film 250, the second dielectric film 260, and the third metal electrode film 270.

다음에 도 7을 참조하면, 도 6의 결과물에 대해 평탄화 공정을 수행한다. 이 평탄화 공정은 화학적기계적 평탄화(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있으며, 제1 절연막(230)이 노출되도록 한다. 그러면 트랜치(231) 내에 제1 유전체막 패턴(241), 제2 금속 전극막 패턴(251), 제2 유전체막 패턴(261) 및 제3 금속 전극막 패턴(271)이 순차적으로 적층되는 구조체가 만들어진다.Next, referring to FIG. 7, a planarization process is performed on the resultant product of FIG. 6. The planarization process may be performed using a chemical mechanical polishing (CMP) method, and expose the first insulating layer 230. Then, the first dielectric film pattern 241, the second metal electrode film pattern 251, the second dielectric film pattern 261 and the third metal electrode film pattern 271 are sequentially stacked in the trench 231. Is made.

다음에 도 8을 참조하면, 제1 절연막(230)을 관통하여 제1 금속 전극막 패턴 (220)을 노출시키는 비아홀(232)을 형성하고, 이어서 이 비아홀(232) 내부를 금속막으로 채운 비아컨택(280)을 형성한다. 다음에 제1 절연막(230) 상부에 이 비아컨택(280)에 연결되는 제1 하부 금속 배선막(291)과, 제2 금속 전극막 패턴(251)에 연결되는 제2 하부 금속 배선막(292)과, 그리고 제3 금속 전극막 패턴(271)에 연결되는 제3 하부 금속 배선막(293)을 형성한다.Next, referring to FIG. 8, a via hole 232 is formed to penetrate the first insulating film 230 to expose the first metal electrode film pattern 220, and then fill the via hole 232 with a metal film. Contact 280 is formed. Next, a first lower metal wiring layer 291 connected to the via contact 280 on the first insulating layer 230, and a second lower metal wiring layer 292 connected to the second metal electrode layer pattern 251. ) And a third lower metal wiring film 293 connected to the third metal electrode film pattern 271.

다음에 전면에 금속간 절연막으로서 제2 절연막(300)을 형성한다. 그리고 제2 절연막(300)을 관통하여 각각 제1 하부 금속 배선막(291), 제2 하부 금속 배선막(292) 및 제3 하부 금속 배선막(293)을 노출시키는 제1 비아홀(301), 제2 비아홀(302) 및 제3 비아홀(303)을 형성한다. 다음에 이 제1 비아홀(301), 제2 비아홀(302) 및 제3 비아홀(303)을 각각 금속막으로 채운 제1 비아컨택(311), 제2 비아컨택(312) 및 제3 비아컨택(313)을 형성한다. 그리고 제2 절연막(300) 위에 제1 비아컨택(311) 및 제3 비아컨택(313)에 동시에 연결되는 제1 상부 금속 배선막(321)과, 제2 비아컨택(312)에 연결되는 제2 상부 금속 배선막(322)을 형성한다.Next, a second insulating film 300 is formed on the entire surface as an intermetallic insulating film. The first via hole 301 penetrating the second insulating film 300 to expose the first lower metal wiring film 291, the second lower metal wiring film 292, and the third lower metal wiring film 293, respectively. The second via hole 302 and the third via hole 303 are formed. Next, the first via contact 311, the second via contact 312, and the third via contact (the first via hole 301, the second via hole 302, and the third via hole 303) are respectively filled with a metal film. 313). The first upper metal interconnection layer 321 connected to the first via contact 311 and the third via contact 313 at the same time on the second insulating layer 300, and the second connected to the second via contact 312. An upper metal wiring film 322 is formed.

지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터에 의하면, 2개의 커패시터가 병렬로 연결되는 더블 스택(double stack) 구조를 가지므로, 종래의 구조에 비하여 2배의 커패시턴스를 갖는 MIM 커패시터를 제공할 수 있다. 또한 본 발명에 따른 MIM 커패시터의 제조 방법에 의하면, 상기와 같은 2배의 커패시턴스를 갖는 MIM 커패시터를 추가 마스크막 없이 형성할 수 있다는 이점이 제공된다.As described so far, the MIM capacitor according to the present invention has a double stack structure in which two capacitors are connected in parallel, thereby providing a MIM capacitor having twice the capacitance as compared to the conventional structure. Can be. In addition, according to the method for manufacturing a MIM capacitor according to the present invention, there is provided an advantage that a MIM capacitor having twice the capacitance as described above can be formed without an additional mask film.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (7)

반도체 기판 위의 절연막 위에 형성된 제1 금속 전극막 패턴,A first metal electrode film pattern formed over the insulating film on the semiconductor substrate, 상기 절연막 위에서 상기 제1 금속 전극막 패턴의 일부표면을 노출시키는 트랜치를 갖는 제1 절연막,A first insulating film having a trench exposing a portion of the first metal electrode film pattern on the insulating film; 상기 트랜치 내에 순차 적층되는 제1 유전체막 패턴, 제2 금속 전극막 패턴, 제2 유전체막 패턴, 및 제3 금속 전극막 패턴,A first dielectric film pattern, a second metal electrode film pattern, a second dielectric film pattern, and a third metal electrode film pattern sequentially stacked in the trench; 상기 제1 절연막을 관통하여 상기 제1 금속 전극막 패턴과 접촉하는 제1 하부 금속 배선막,A first lower metal interconnection film penetrating the first insulating film and contacting the first metal electrode film pattern; 상기 제2 금속 전극막 패턴과 접촉하는 제2 하부 금속 배선막,A second lower metal interconnection layer in contact with the second metal electrode layer pattern; 상기 제3 금속 전극막 패턴과 접촉하는 제3 하부 금속 배선막,A third lower metal wiring film in contact with the third metal electrode film pattern; 상기 제1 내지 제3 하부 금속 배선막 위에 형성되어 있으며 상기 제1 하부 금속 배선막을 노출하는 제1 비아 컨택, 상기 제2 하부 금속 배선막을 노출하는 제2 비아컨택, 상기 제3 하부 금속 배선막을 노출하는 제3 비아 컨택을 포함하는 제2 절연막,A first via contact formed on the first to third lower metal interconnection layers and exposing the first lower metal interconnection layer, a second via contact to expose the second lower metal interconnection layer and the third lower metal interconnection layer; A second insulating film including a third via contact; 상기 제2 절연막 위에 형성되며 상기 제1 비아 컨택 및 제3 비아 컨택을 통해 상기 제1 하부 금속 배선막과 상기 제3 하부 금속 배선막을 전기적으로 연결하는 제1 상부 금속 배선막,A first upper metal interconnection layer formed on the second insulating layer and electrically connecting the first lower metal interconnection layer and the third lower metal interconnection layer through the first via contact and the third via contact; 상기 제2 절연막 위에 형성되며 상기 제2 비아 컨택을 통해 상기 제2 하부 금속 배선막을 전기적으로 연결하는 제2 상부 금속 배선막을 포함하는 금속-절연체-금속 커패시터.And a second upper metal interconnection layer formed on the second insulating layer and electrically connecting the second lower metal interconnection layer through the second via contact. 삭제delete 삭제delete 삭제delete 제 1항에 있어서,The method of claim 1, 상기 제1 금속 전극막 패턴은, 제1 장벽금속층 패턴, 금속막 패턴 및 제2 장벽금속층 패턴이 순차적으로 적층되는 구조를 갖는 것을 특징으로 하는 금속-절연체-금속 커패시터.The first metal electrode film pattern has a structure in which the first barrier metal layer pattern, the metal film pattern, and the second barrier metal layer pattern are sequentially stacked. 반도체 기판 위의 절연막 위에 제1 금속 전극막 패턴을 형성하는 단계,Forming a first metal electrode film pattern on the insulating film on the semiconductor substrate, 상기 절연막 위에서 상기 제1 금속 전극막 패턴의 일부표면이 노출되도록 하는 트랜치를 갖는 제1 절연막을 형성하는 단계,Forming a first insulating film having a trench on the insulating film to expose a portion of the first metal electrode film pattern; 상기 트랜치 내에 제1 유전체막 패턴, 제2 금속 전극막 패턴, 제2 유전체막 패턴 및 제3 금속 전극막 패턴이 순차적으로 적층된 구조를 형성하여 상기 트랜치가 매립되도록 하는 단계, 및Forming a structure in which a first dielectric film pattern, a second metal electrode film pattern, a second dielectric film pattern, and a third metal electrode film pattern are sequentially stacked in the trench to fill the trench; 상기 절연막 위에 비아 컨택을 통해 상기 제1 금속 전극막 패턴과 연결되는 제1 하부 금속 배선막, 상기 제2 금속 전극막 패턴과 접촉하는 제2 하부 금속 배선막 및 상기 제3 금속 전극막 패턴과 접촉하는 제3 하부 금속 배선막을 형성하는 단계,A first lower metal interconnection layer connected to the first metal electrode layer pattern, a second lower metal interconnection layer contacting the second metal electrode layer pattern, and a third metal electrode layer pattern on the insulating layer through a via contact Forming a third lower metal interconnection film; 상기 제1 내지 제3 하부 금속 배선막 위에 제2 절연막을 형성하는 단계,Forming a second insulating film on the first to third lower metal wiring films, 상기 제2 절연막에 상기 제1 하부 금속 배선막을 노출하는 제1 비아 컨택, 상기 제2 하부 금속 배선막을 노출하는 제2 비아 컨택, 상기 제3 하부 금속 배선막을 노출하는 제3 비아 컨택을 형성하는 단계,Forming a first via contact exposing the first lower metal interconnection layer, a second via contact exposing the second lower metal interconnection layer, and a third via contact exposing the third lower metal interconnection layer on the second insulating layer; , 상기 제2 절연막 위에 상기 제1 및 제3 비아 컨택을 통해 상기 제1 하부 금속 배선막과 제3 하부 금속 배선막을 연결하는 제1 상부 금속 배선막과 상기 제2 비아 컨택을 통해 상기 제2 하부 금속 배선막을 연결하는 제2 상부 금속 배선막을 형성하는 단계를 포함하는 금속-절연체-금속 커패시터의 제조 방법.A first upper metal interconnection layer connecting the first lower metal interconnection layer and a third lower metal interconnection layer through the first and third via contacts on the second insulating layer and the second lower metal through the second via contact; A method of manufacturing a metal-insulator-metal capacitor comprising forming a second upper metal wiring film to connect the wiring film. 삭제delete
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