KR100641547B1 - Spice simulation method of mosfet - Google Patents

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곽상훈
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Abstract

A method for simulating a MOSFET(Metal Oxide Semiconductor Field Effect Transistor) with a SPICE(Simulation Program with IC Emphasis) is provided to predict electrical property of the MOSFET having an asymmetrical source/drain structure and maximize design efficiency with a prediction result. The first capacitance set of a source area is measured and the first device variable is extracted from the first capacitance set. The second capacitance set of a drain area is measured and the second device variable is extracted from the second capacitance set. The third device variable is extracted from the third capacitance set corresponding to a difference between the first and second capacitance set. A capacitance value of an added diode defined by the third device variable is added to the capacitance value of a source diode corresponding to the source area or the capacitance value of a drain diode corresponding to the drain area.

Description

모스펫의 스파이스 시뮬레이션 방법{SPICE SIMULATION METHOD OF MOSFET}SPICE SIMULATION METHOD OF MOSFET

도 1은 일반적인 비대칭 구조의 모스펫에 대한 단면도이다.1 is a cross-sectional view of a MOSFET of a general asymmetric structure.

도 2는 본 발명의 한 실시예에 따른 회로 시뮬레이션의 개략도이다.2 is a schematic diagram of a circuit simulation according to one embodiment of the invention.

도 3a, 도 3b 및 도 3c는 본 발명의 한 실시예에 따른 소자 변수를 추출하기 위한 일반적인 구조이다.3A, 3B, and 3C are general structures for extracting device variables according to one embodiment of the invention.

도 4는 본 발명의 한 실시예에 따른 회로 시뮬레이션의 개략도이다.4 is a schematic diagram of a circuit simulation according to one embodiment of the invention.

도 5는 본 발명의 한 실시예에 따른 서브 서킷의 개략도이다.5 is a schematic diagram of a subcircuit according to an embodiment of the present invention.

도 6은 본 발명에서 소스 및 드레인 영역이 비대칭 구조인 모스펫과 대칭 구조인 모스펫 각각의 구동 전압에 따른 캐패시턴스 값을 비교한 그래프이다.6 is a graph comparing capacitance values according to driving voltages of a MOSFET having asymmetric structure and a MOSFET having a symmetric structure in the source and drain regions of the present invention.

본 발명은 모스펫의 시뮬레이션 방법에 관한 것으로 특히, 스파이스를 이용하여 시뮬레이션하는 방법에 관한 것이다. The present invention relates to a method for simulating MOSFET, and more particularly, to a method for simulating using a spice.

전자 회로를 제작함에 있어서 실제의 전자 회로를 제작하기 전에 시뮬레이션(simulation)을 수행한다. 이러한 시뮬레이션을 통하여 실제의 회로 제작시에 발생할 수 있는 시행착오를 최소화한다. In fabricating an electronic circuit, a simulation is performed before fabricating the actual electronic circuit. This simulation minimizes the trial and error that can occur during the actual circuit fabrication.

이와 같은 시뮬레이션 프로그램 중의 대표적인 것이 스파이스(simulation program with integrated circuit emphasis, SPICE)이다. One such simulation program is spice (simulation program with integrated circuit emphasis, SPICE).

스파이스는 모델 데이터, 소자 파라미터 데이터와 설계 데이터를 사용하여 반도체 집적 회로를 시뮬레이션 한다. Spice simulates semiconductor integrated circuits using model data, device parameter data, and design data.

이러한 시뮬레이션은 모스펫(metal oxide semiconductor FET, MOSFET)의 소스 영역을 드러내는 접촉구와 게이트 전극 사이의 거리가 드레인 영역을 드러내는 접촉구와 게이트 전극 사이의 거리와 동일한 경우, 스파이스 내부에 정의되어 있는 영역 길이값을 이용하여 산출한 모스펫의 면적과 길이에 대한 값을 이용하여 추출한 접합 캐패시턴스의 소자 변수를 설계 데이터로 사용한다.This simulation is based on the region length defined within the spice when the distance between the contact and gate electrode revealing the source region of the metal oxide semiconductor FET (MOSFET) is the same as the distance between the contact and gate electrode revealing the drain region. The device variables of the junction capacitance extracted using the calculated values of the area and length of the MOSFET are used as design data.

반면에, 모스펫의 소스 영역을 드러내는 접촉구와 게이트 전극 사이의 거리가 드레인 영역을 드러내는 접촉구와 게이트 전극 사이의 거리가 동일하지 않은 경우, 외부에서 측정한 모스펫의 면적과 길이에 대한 값을 이용하여 추출한 접합 캐패시턴스의 소자 변수를 설계 데이터로 사용한다.On the other hand, when the distance between the contact hole and the gate electrode revealing the source region of the MOSFET is not the same distance between the contact hole and the gate electrode revealing the drain region, it is extracted by using the values for the area and the length of the MOSFET measured from the outside The device variable of the junction capacitance is used as the design data.

이와 같이 추출된 소자 변수를 정규화하고 스파이스 모델을 확보하여 사용할 면적과 길이를 적용함으로써 모스펫의 전기적인 특성을 예측할 수 있다.The electrical characteristics of the MOSFET can be predicted by normalizing the extracted device variables and obtaining a spice model and applying an area and a length to be used.

한편, 모스펫의 소스 영역을 드러내는 접촉구와 게이트 전극 사이의 거리와 드레인 영역을 드러내는 접촉구와 게이트 전극 사이의 거리가 동일하지 않고 소스 영역과 드레인 영역의 구조가 비대칭인 경우에는 각 영역에 대한 거리의 차와 단위 면적 및 길이당 캐패시턴스의 차이가 존재한다. 따라서, 외부에서 측정한 모스펫 의 면적과 길이에 대한 값으로 접합 캐패시턴스의 소자 변수를 추출하는 것으로 모스펫의 전기적인 특성을 정확하게 예측할 수가 없다.On the other hand, when the distance between the contact hole and the gate electrode revealing the source region of the MOSFET and the distance between the contact hole and the gate electrode revealing the drain region is not the same, and the structure of the source region and the drain region is asymmetric, the difference in distance with respect to each region There is a difference in capacitance per unit area and length. Therefore, it is impossible to accurately predict the electrical characteristics of the MOSFET by extracting the device parameters of the junction capacitance from the values of the area and the length of the MOSFET measured externally.

따라서, 본 발명은 비대칭 구조의 소스 및 드레인 영역을 가지는 모스펫의 전기적인 특성에 대한 예측 및 이를 이용한 설계의 효율성을 극대화한다.Therefore, the present invention maximizes the efficiency of the design and prediction of the electrical characteristics of the MOSFET having a source and drain region of the asymmetric structure.

본 발명에 따른 모스펫 스파이스 시뮬레이션 방법은 소스 영역과 드레인 영역이 비대칭인 모스펫의 스파이스 시뮬레이션 방법에 있어서, 상기 소스 영역의 제1 캐패시턴스 집합을 측정하고, 상기 제1 캐패시턴스 집합에서 제1 소자 변수를 추출하는 단계, 상기 드레인 영역의 제2 캐패시턴스 집합을 측정하고, 상기 제2 캐패시턴스 집합에서 제2 소자 변수를 추출하는 단계, 상기 제2 캐패시턴스 집합과 상기 제1 캐패시턴스 집합의 차이에 해당하는 제3 캐패시턴스 집합에서 제3 소자 변수를 추출하는 단계, 상기 제3 소자 변수로 정의되는 부가 다이오드의 캐패시턴스값을 상기 소스 영역에 대응하는 소스 다이오드의 캐패시턴스값 또는 드레인 영역에 대응하는 드레인 다이오드의 캐패시턴스값 중 어느 하나에 추가하는 단계를 포함한다.In the MOSFET spice simulation method according to the present invention, in the MOSFET spice simulation method of the source and the drain region is asymmetric, measuring the first capacitance set of the source region, and extracting a first device variable from the first capacitance set Measuring a second capacitance set of the drain region and extracting a second device variable from the second capacitance set; and a third capacitance set corresponding to a difference between the second capacitance set and the first capacitance set. Extracting a third device variable, and adding a capacitance value of the additional diode defined as the third device variable to either the capacitance value of the source diode corresponding to the source region or the capacitance value of the drain diode corresponding to the drain region; Steps.

상기 모스펫은 복수개의 소자 분리 영역에 의해 정의되는 활성 영역, 상기 활성 영역 내부에 형성되어 있는 게이트 전극, 상기 게이트 전극을 기준으로 양측에 비대칭으로 형성되어 있는 소스 영역 및 드레인 영역으로 이루어지며, 상기 게이트 전극과 소자 분리 영역 사이의 거리의 1/2을 영역 길이로 정의할 때, 상기 제1 내지 제3 소자 변수는 상기 영역 길이를 이용하여 추출할 수 있다.The MOSFET includes an active region defined by a plurality of device isolation regions, a gate electrode formed inside the active region, a source region and a drain region asymmetrically formed at both sides with respect to the gate electrode, and the gate When defining half of the distance between the electrode and the device isolation region as a region length, the first to third device variables may be extracted using the region length.

상기 소스 영역보다 상기 드레인 영역이 큰 경우에는 상기 제3 소자 변수로 정의되는 부가 다이오드의 캐패시턴스값을 상기 드레인 영역에 대응하는 드레인 다이오드의 캐패시턴스값에 추가할 수 있다.When the drain region is larger than the source region, the capacitance value of the additional diode defined as the third device variable may be added to the capacitance value of the drain diode corresponding to the drain region.

상기 부가 다이오드의 캐패시턴스값을 정의하는 서브 회로는 상기 스파이스의 드레인 다이오드의 캐패시턴스값을 정의하는 서브 회로에 추가할 수 있다.The subcircuit defining the capacitance value of the additional diode may be added to the subcircuit defining the capacitance value of the drain diode of the spice.

상기 소스 다이오드는 평판 다이오드 및 핑거 다이오드로 이루어질 수 있다.The source diode may be a flat diode and a finger diode.

상기 드레인 다이오드는 평판 다이오드 및 핑거 다이오드로 이루어질 수 있다.The drain diode may be a flat diode and a finger diode.

상기 제1 캐패시턴스 집합은 상기 소스 다이오드의 평판 다이오드에서 측정된 제1 캐패시턴스와 상기 소스 다이오드의 핑거 다이오드에서 측정된 제2 캐패시턴스로 이루어질 수 있다.The first capacitance set may include a first capacitance measured at the flat diode of the source diode and a second capacitance measured at the finger diode of the source diode.

상기 제2 캐패시턴스 집합은 상기 드레인 다이오드의 평판 다이오드에서 측정된 제3 캐패시턴스와 상기 드레인 다이오드의 핑거 다이오드에서 측정된 제3 캐패시턴스로 이루어질 수 있다.The second capacitance set may include a third capacitance measured at the flat diode of the drain diode and a third capacitance measured at the finger diode of the drain diode.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타 내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

그러면, 본 발명의 실시예에 따른 비대칭 구조의 모스펫에 대하여 도 1 및 도 2를 참고로 하여 상세히 설명한다.Then, a MOSFET having an asymmetric structure according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.

도 1은 일반적인 비대칭 구조의 모스펫에 대한 단면도이고, 도 2는 본 발명의 실시예에 따른 회로 시뮬레이션의 개략도이다.1 is a cross-sectional view of a MOSFET of a general asymmetric structure, Figure 2 is a schematic diagram of a circuit simulation according to an embodiment of the present invention.

도 1에 도시한 바와 같이, n형 또는 p형의 불순물 이온을 포함하는 웰(well)(2) 및 소자 분리막(shallow trench isolation, STI)(3)을 가지는 반도체 기판(1) 위에 게이트 절연막(4), 게이트 전극(5)이 차례로 형성되어 있다. 그리고, 게이트 전극(5) 및 게이트 절연막(4)의 측면에는 사이드월(6)이 형성되어 있다. 게이트 전극(5)을 기준으로 양측에 만들어져 있는 반도체 기판(1)의 소자 분리막(3) 사이에 드러난 반도체 기판(1)은 p형의 불순물 이온 및 n형 불순물이 각각 고농도로 주입되어 있는 웰 제어 영역(8) 및 소스 영역(7a)과 n형 불순물 이온이 고농도로 주입되어 있는 드레인 영역(7b, 7c)이 만들어져 있다. 이때, 소스 영역(7a)과 드레인 영역(7b, 7c)의 구조는 비대칭 구조이다. 예컨대, 게이트 전극(5)의 가장자리에서부터 소스 영역(7a)까지의 거리는 0.82μm이고, 게이트 전극(5)의 가장 자리에서부터 드레인 영역(7b, 7c)까지의 거리는 2.67μm로서 서로 구별된다.As shown in FIG. 1, a gate insulating film (1) is formed on a semiconductor substrate (1) having a well (2) and a shallow trench isolation (STI) 3 containing n-type or p-type impurity ions. 4), the gate electrode 5 is formed in order. The sidewalls 6 are formed on the side surfaces of the gate electrode 5 and the gate insulating film 4. The semiconductor substrate 1 exposed between the device isolation films 3 of the semiconductor substrate 1 formed on both sides with respect to the gate electrode 5 has a well control in which p-type impurity ions and n-type impurities are respectively injected in high concentrations. The region 8 and the source region 7a and the drain regions 7b and 7c into which the n-type impurity ions are implanted at high concentration are formed. At this time, the structure of the source region 7a and the drain regions 7b and 7c is an asymmetric structure. For example, the distance from the edge of the gate electrode 5 to the source region 7a is 0.82 μm, and the distance from the edge of the gate electrode 5 to the drain regions 7b and 7c is 2.67 μm and is distinguished from each other.

이러한 반도체 기판(1)의 상부 구조 전면에 접촉 구멍(11, 12, 13)을 가지는 절연막(10)이 형성되어 있다. 여기서, 접촉 구멍(11, 12, 13)은 각각 웰 제어 영역(8), 소스 영역(7a) 및 드레인 영역(7b, 7c)을 드러낸다.An insulating film 10 having contact holes 11, 12, 13 is formed on the entire upper structure of the semiconductor substrate 1. Here, the contact holes 11, 12 and 13 expose the well control region 8, the source region 7a and the drain regions 7b and 7c, respectively.

절연막(10) 위에는 접촉 구멍(11, 12, 13)을 통하여 웰 제어 영역(8), 소스 영역(7a) 및 드레인 영역(7b)과 전기적으로 연결을 이루는 금속 배선(14, 15, 16)이 형성되어 있다.On the insulating film 10, metal wirings 14, 15, and 16 which are electrically connected to the well control region 8, the source region 7a, and the drain region 7b through the contact holes 11, 12, 13 are formed. Formed.

이와 같이 소스 영역(7a)과 드레인 영역(7b, 7c)이 비대칭 구조인 모스펫의 완전한 소자 변수를 추출하기 위해 비대칭 구조의 모스펫에 대응하는 회로 구조를 도 2에 도시한 바와 같이, 소스 단자(S), 드레인 단자(D), 소스 단자(S)와 드레인 단자(D) 사이의 전류의 흐름을 제어하는 게이트 단자(G), 벌크(bulk) 단자(B) 및 일단이 벌크 단자(B)와 연결되어 있고 타단이 드레인 단자와 연결되어 있는 부가 다이오드(diode)(A)로 정의한다.As shown in FIG. 2, a circuit structure corresponding to a MOSFET having an asymmetric structure in order to extract a complete device variable of a MOSFET having the source region 7a and the drain regions 7b and 7c having an asymmetric structure, as shown in FIG. ), The drain terminal D, the gate terminal G for controlling the flow of current between the source terminal S and the drain terminal D, the bulk terminal B, and one end of the bulk terminal B It is defined as an additional diode A connected to the other end and connected to the drain terminal.

여기서, 부가 다이오드(A)는 비대칭 구조인 소스 영역(7a)과 드레인 영역(7b, 7c)으로 인해 발생하는 접합 캐패시턴스의 오차를 최소화한다. Here, the additional diode A minimizes an error in junction capacitance caused by the asymmetric structure of the source region 7a and the drain regions 7b and 7c.

부가 다이오드(A)가 추가로 설치된 회로 구조를 이용하여 모스펫의 스파이스 시뮬레이션을 진행함으로써 인가된 전압에 따른 정확한 전기적인 특성을 예측할 수 있게 되어 회로 시뮬레이션의 효율성을 극대화할 수 있다.By conducting a spice simulation of the MOSFET using the circuit structure in which the additional diode A is additionally installed, it is possible to predict accurate electrical characteristics according to the applied voltage, thereby maximizing the efficiency of the circuit simulation.

그러면, 본 발명의 한 실시예에 따른 비대칭 구조의 소스 및 드레인 영역을 가지는 모스펫의 스파이스 시뮬레이션 방법에 대하여 도 3a 내지 도 3c 및 도 4를 참고로 하여 상세히 설명한다.Next, a spice simulation method of a MOSFET having a source and a drain region of an asymmetric structure according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3C and 4.

도 3a, 도 3b 및 도 3c는 본 발명의 한 실시예에 따른 소자 변수를 추출하기 위한 일반적인 구조이고, 도 4는 본 발명의 한 실시예에 따른 회로 시뮬레이션의 개략도이다.3A, 3B, and 3C are general structures for extracting device variables according to one embodiment of the present invention, and FIG. 4 is a schematic diagram of a circuit simulation according to one embodiment of the present invention.

우선, 도 3a에 도시한 바와 같이, 기판(21)에 만들어져 있는 n-웰 또는 p-웰(22a)과 n형 또는 p형의 고농도 불순물 영역(23a)이 접하는 구조인 평판 다이오드, 도 3b에 도시한 바와 같이, 기판(21)에 만들어져 있는 n-웰 또는 p-웰(22b)과 n형 또는 p형의 고농도 불순물 영역(23b)이 접하며, 고농도 불순물 영역(23b)이 일정한 간격의 절연물(24a)에 의해 떨어져 세 개의 접합 다이오드 구조를 하고 있는 핑거(finger) 다이오드, 그리고 도 3c에 도시한 바와 같이, 기판(21)에 만들어져 있는 n-웰 또는 p-웰(22c)과 n형 또는 p형의 고농도 불순물 영역(23c)이 접하며, 게이트 전극(25)을 포함하는 세 개의 다이오드 구조를 하고 있는 게이트 핑거 다이오드(gate finger diode)를 가지고 도 1에 도시한 모스펫의 소스 영역에 대한 접합 캐패시턴스의 소자 변수를 추출한다.First, as shown in FIG. 3A, a flat diode having a structure in which an n-well or p-well 22a formed in the substrate 21 and an n-type or p-type high concentration impurity region 23a are in contact with each other, FIG. 3B. As illustrated, the n-well or p-well 22b formed on the substrate 21 and the high concentration impurity region 23b of n-type or p-type are in contact with each other, and the high concentration impurity region 23b is insulated at regular intervals ( Finger diodes having three junction diode structures separated by 24a), and n-well or p-well 22c and n-type or p formed in the substrate 21, as shown in FIG. 3C. Of the junction capacitance to the source region of the MOSFET shown in FIG. 1 with a gate finger diode having a three diode structure comprising a gate electrode 25 in contact with the high concentration impurity region 23c of the type. Extract device variables.

일반적인 접합 캐패시턴스에 대한 표현식을 통하여 평판 다이오드 및 핑거 다이오드에 대한 접합 캐패시턴스는[수학식 1]과 같은 표현식으로 나타날 수 있다. 이때, 평판 다이오드의 면적을 Area1, 길이를 Peri1라하고, 핑거 다이오드의 면적을 Area2, 길이를 Peri2라 가정한다. 여기서, C1은 평판 다이오드에 대한 접합 캐패시턴스이고, C2는 핑거 다이오드에 대한 접합 캐패시턴스이다.Through the general expression of the junction capacitance, the junction capacitance for the flat diode and the finger diode can be represented by the expression [Equation 1]. In this case, it is assumed that the area of the flat diode is Area1, the length is Peri1, the area of the finger diode is Area2, and the length is Peri2. Where C1 is the junction capacitance for the flat diode and C2 is the junction capacitance for the finger diode.

Figure 112005049228903-pat00001
Figure 112005049228903-pat00001

영역 길이는 스파이스 내부에 정의되는 값으로서, 도 1에 도시한 게이트 전극(5)과 소자 분리막(3) 사이의 거리의 절반값으로 정의한다. The region length is a value defined inside the spice, and is defined as half the distance between the gate electrode 5 and the element isolation film 3 shown in FIG.

Area1 및 Area2는 2*영역길이*width로 계산되며, Peri1 및 Peri2는 4*영역길이+2*width로 계산된다.Area1 and Area2 are calculated as 2 * area length * width, and Peri1 and Peri2 are calculated as 4 * area length + 2 * width.

따라서, 평판 다이오드의 접합 캐패시턴스는 C1[i]=CJ[i]*Area1+CJW[i]*Peri1으로 표현할 수 있고, 핑거 다이오드의 접합 캐패시턴스는 C2[i]=CJ[i]*Area2+CJW[i]*Peri2으로 표현할 수 있다. 여기서, CJ0는 전압이 인가되지 않았을 때 접합 캐패시턴스 면적 성분에 대한 소자변수이고 CJW는 전압이 인가되지 않았을 때 접합 캐패시턴스 길이 성분에 대한 소자변수이다.Therefore, the junction capacitance of the flat diode can be expressed as C1 [i] = CJ [i] * Area1 + CJW [i] * Peri1, and the junction capacitance of the finger diode is C2 [i] = CJ [i] * Area2 + CJW. It can be expressed as [i] * Peri2. Here, CJ0 is an element variable for the junction capacitance area component when no voltage is applied and CJW is an element variable for the junction capacitance length component when no voltage is applied.

그 다음, 평판 다이오드 및 핑거 다이오드의 접합 캐패시턴스에 대한 두 방정식을 연립하여 CJ0와 CJSW를 추출한다. 여기서 CJ0, CJSW는 [수학식 2]을 통하여 구할 수 있으며, 이때, i는 1이다.Next, CJ0 and CJSW are extracted by combining two equations for the junction capacitance of the planar diode and the finger diode. Here, CJ0 and CJSW can be obtained through Equation 2, where i is 1.

Figure 112005049228903-pat00002
, i=1, 2, 3, , n
Figure 112005049228903-pat00002
, i = 1, 2, 3,, n

Figure 112005049228903-pat00003
, i=1, 2, 3, , n
Figure 112005049228903-pat00003
, i = 1, 2, 3,, n

이렇게 결정된 CJ0 및 CJSW와 [수학식 2]는 도 4에 도시한 바와 같이 스파이스 저장소(spice library)의 형태로 표현되어 회로 시뮬레이션에 이용된다.The CJ0 and CJSW determined by Equation 2 and Equation 2 are represented in the form of a spice library and used for circuit simulation as shown in FIG. 4.

그 다음, 접합 캐패시턴스의 면적 성분의 전압에 대한 변화량을 표현하는 PB 소자변수의 초기값인 PBI를 설정하고, 접합 캐패시턴스의 면적 성분의 전압에 대한 변화량을 표현하는 PB 및 MJ를 추출한다.Next, PBI, which is the initial value of the PB element variable representing the amount of change in the area component of the junction capacitance with respect to the voltage, is set, and PB and MJ representing the amount of change in the voltage in the area component of the junction capacitance are extracted.

구체적으로, MJ는 [수학식 1]을 다르게 표현한 [수학식 3]에 최소 자승법을 이용하여 선형식을 도출함으로써 추출하고, PB 또한 [수학식 3]을 다르게 표현한 [수학식 4]에 최소 자승법을 적용하여 추출한다.Specifically, MJ is extracted by deriving a linear equation using the least square method in [Equation 3], which expresses Equation 1 differently, and PB is also the least square method in [Equation 4], which expresses Equation 3 differently. Apply by extracting.

Figure 112005049228903-pat00004
Figure 112005049228903-pat00004

Figure 112005049228903-pat00005
Figure 112005049228903-pat00006
, 여기서
Figure 112005049228903-pat00005
Figure 112005049228903-pat00006
, here

Figure 112005049228903-pat00007
Figure 112005049228903-pat00007

그런 다음, PB와 PBI 값의 차와 미리 정해 둔 오차값과 비교한다. 이때, 오차값은 약 10-6정도의 값이 바람직하며 접합 다이오드의 특성에 따라 달라질 수 있다.Then, the difference between the PB and PBI values is compared with a predetermined error value. In this case, the error value is preferably about 10 −6 and may vary depending on the characteristics of the junction diode.

비교 결과, PB와 PBI의 차가 오차값 범위 내에 들어오지 않으면, 최소 자승법을 이용하여 PB 및 MJ를 반복 추출한다.As a result of the comparison, if the difference between PB and PBI does not fall within the error value range, PB and MJ are repeatedly extracted using the least square method.

한편, PB와 PBI의 차가 오차값 범위 내에 들어오면, 접합 캐패시턴스의 길이 성분의 전압에 대한 변화량을 표현하는 PB 소자변수의 초기값 PBI를 설정 한다.On the other hand, when the difference between PB and PBI falls within the error value range, the initial value PBI of the PB element variable representing the amount of change in voltage of the length component of the junction capacitance is set.

이렇게 결정된 MJ, PB와 [수학식 3] 및 [수학식 4]는 도 4에 도시한 바와 같이 스파이스 저장소(spice library)의 형태로 표현되어 회로 시뮬레이션에 이용된다.MJ, PB, and Equation 3 and Equation 4 determined as described above are represented in the form of a spice library and used for circuit simulation as shown in FIG. 4.

그런 다음, 접합 캐패시턴스의 길이 성분의 전압에 대한 변화량을 표현하는 PBSW 및 MJSW를 추출한다.Then, PBSW and MJSW representing the amount of change with respect to the voltage of the length component of the junction capacitance are extracted.

구체적으로, MJSW는 [수학식 1]을 다르게 표현한 [수학식 5]에 최소 자승법을 이용하여 선형식을 도출함으로써 추출하고, PBSW 또한 [수학식 5]에 최소 자승법을 적용한 [수학식 6]으로부터 추출한다.Specifically, MJSW is extracted by deriving a linear equation using the least square method in [Equation 5] which expresses Equation 1 differently, and PBSW is also obtained from [Equation 6] in which the least square method is applied to [Equation 5]. Extract.

Figure 112005049228903-pat00008
Figure 112005049228903-pat00008

Figure 112005049228903-pat00009
Figure 112005049228903-pat00010
, 여기서
Figure 112005049228903-pat00009
Figure 112005049228903-pat00010
, here

Figure 112005049228903-pat00011
Figure 112005049228903-pat00011

그런 다음, PBSW와 PBSWI 값의 차와 미리 정해 둔 오차값과 비교한다. 이때, 오차값은 약 10-6정도의 값이 바람직하며 접합 다이오드의 특성에 따라 달라질 수 있다.Then, the difference between the PBSW and PBSWI values is compared with a predetermined error value. In this case, the error value is preferably about 10 −6 and may vary depending on the characteristics of the junction diode.

비교 결과, PB와 PBI의 차가 오차값 범위 내에 들어오지 않으면, 최소 자승법을 이용하여 PBSW 및 MJSW를 반복 추출한다.As a result of the comparison, if the difference between PB and PBI does not fall within the error value range, PBSW and MJSW are repeatedly extracted using the least square method.

한편, PBSW와 PBSWI의 차가 오차값 범위 내에 들어오면, 전압이 인가되지 않았을 때의 접합 캐패시턴스의 게이트 전극이 뻗어있는 방향의 길이 성분을 나타내는 CJSWG 소자 변수를 추출한다.On the other hand, when the difference between PBSW and PBSWI falls within the error value range, the CJSWG element variable representing the length component in the direction in which the gate electrode of the junction capacitance extends when no voltage is applied is extracted.

이렇게 결정된 MJSW, PBSW와 [수학식 5]및 [수학식 6]은 도 4에 도시한 바와 같이 스파이스 저장소(spice library)의 형태로 표현되어 회로 시뮬레이션에 이용된다.MJSW, PBSW, and [Equation 5] and [Equation 6] thus determined are represented in the form of a spice library and used for circuit simulation as shown in FIG.

이때, [수학식 7]에서 보여지는 게이트 핑거 다이오드에서 측정된 접합 캐패시턴스의 표현식에서 [수학식 8]에서 보여지는 게이트 핑거 다이오드에서 게이트 전극이 뻗어있는 아래 부분에 대한 길이 성분을 제외한 표현식을 연립하여 [수학식 8]을 구함으로써 CJGATE 소자 변수를 구한다. 이때, i는 1이다.At this time, in the expression of the junction capacitance measured in the gate finger diode shown in [Equation 7], the expression except for the length component of the lower part of the gate electrode diode in the gate finger diode shown in [Equation 8] The CJGATE device variable is obtained by obtaining Equation (8). I is 1 at this time.

Figure 112005049228903-pat00012
Figure 112005049228903-pat00012

Figure 112005049228903-pat00013
Figure 112005049228903-pat00013

Figure 112005049228903-pat00014
Figure 112005049228903-pat00014

(단, i=1, 2, 3, ..., n)(Where i = 1, 2, 3, ..., n)

여기서, Area3와 Peri3는 각각 게이트 핑거 다이오드의 면적 및 길이이고, WG는 게이트 전극에 대한 넓이다.Here, Area3 and Peri3 are the area and the length of the gate finger diode, respectively, and WG is the width of the gate electrode.

다음으로, 접합 캐패시턴스의 게이트 전극이 뻗어 있는 방향 길이 성분의 전압에 대한 변화량을 표현하는 PBSWG 소자변수의 초기값인 PBSWGI를 설정하고, 접합 캐패시턴스의 게이트 전극이 뻗어 있는 방향 길이 성분의 전압에 대한 변화량을 표현하는 PBSWG 및 MJSWG를 추출한다.Next, PBSWGI, which is an initial value of the PBSWG element variable representing the change in voltage of the direction length component in which the gate electrode of the junction capacitance extends, is set, and the change in voltage in the direction length component in which the gate electrode of the junction capacitance extends. Extract PBSWG and MJSWG to represent.

구체적으로, MJSWG는 [수학식 9]을 다르게 나타낸 [수학식 10]에 최소 자승법을 적용함으로써 구하는데, 이때, PBSWG는 임의의 값으로 하여 계산한다. Specifically, MJSWG is obtained by applying the least squares method to [Equation 10], which is different from [Equation 9], wherein PBSWG is calculated as an arbitrary value.

Figure 112005049228903-pat00015
Figure 112005049228903-pat00015

그런 다음, PBSWG 또한[수학식 10]을 변형한 [수학식 11]에 최소 자승법을 적용하여 구한다.Then, PBSWG is also obtained by applying the least-squares method to Equation 11, which is modified from Equation 10.

Figure 112005049228903-pat00016
Figure 112005049228903-pat00017
, 여기서
Figure 112005049228903-pat00016
Figure 112005049228903-pat00017
, here

Figure 112005049228903-pat00018
Figure 112005049228903-pat00018

그런 다음, PBSWG와 PBSWGI 값의 차와 미리 정해 둔 오차값과 비교한다. 이때, 오차값은 약 10-6정도의 값이 바람직하며 접합 다이오드의 특성에 따라 달라질 수 있다.Then, the difference between the PBSWG and PBSWGI values is compared with a predetermined error value. In this case, the error value is preferably about 10 −6 and may vary depending on the characteristics of the junction diode.

비교 결과, PBSWG와 PBSWGI의 차가 오차값 범위 내에 들어오지 않으면, 최소 자승법을 이용하여 PBSWG 및 MJSWG를 반복 추출한다.As a result of the comparison, if the difference between PBSWG and PBSWGI does not fall within the error value range, PBSWG and MJSWG are repeatedly extracted using the least square method.

한편, PBSWG와 PBSWGI의 차가 오차값 범위 내에 들어오면, 이 값을 MJSWG 및 PBSWG로 결정한다.On the other hand, if the difference between PBSWG and PBSWGI falls within the error value range, this value is determined as MJSWG and PBSWG.

이렇게 결정된 MJSWG, PBSWG와[수학식 10]및 [수학식 11]은 도 4에 도시한 바와 같이 스파이스 저장소(spice library)의 형태로 표현되어 회로 시뮬레이션에 이용된다.MJSWG, PBSWG, and [Equation 10] and [Equation 11] thus determined are represented in the form of a spice library and used for circuit simulation as shown in FIG.

그 다음, 평판 다이오드 및 핑거 다이오드 구조를 가지고 드레인 영역(7b, 7c)에 대한 접합 캐패시턴스를 측정한다. 이때, 드레인 영역(7b, 7c)에 대한 접합 캐패시턴스는 [수학식 12]에 나타낸 바와 같다. 이때, 평판 다이오드의 면적을 Area3, 길이를 Peri3라하고, 핑거 다이오드의 면적을 Area4, 길이를 Peri4라 가정한다. 여기서, C3는 평판 다이오드에 대한 접합 캐패시턴스이고, C4는 핑거 다이오드에 대한 접합 캐패시턴스이다.Next, the junction capacitances for the drain regions 7b and 7c with the flat diode and finger diode structures are measured. At this time, the junction capacitance of the drain regions 7b and 7c is as shown in [Equation 12]. In this case, it is assumed that the area of the flat diode is Area3, the length is Peri3, the area of the finger diode is Area4, and the length is Peri4. Where C3 is the junction capacitance for the flat diode and C4 is the junction capacitance for the finger diode.

Figure 112005049228903-pat00019
Figure 112005049228903-pat00019

이어, [수학식 12]과 같이 측정된 드레인 영역(7b, 7c)의 접합 캐패시턴스와 [수학식 1]과 같이 측정된 소스 영역(7a)의 접합 캐패시턴스의 차에 대한 부가 다 이오드(A)의 캐패시턴스 값을 구한다.Subsequently, the additional diode A is connected to the difference between the junction capacitance of the drain regions 7b and 7c measured as shown in [Equation 12] and the junction capacitance of the source region 7a as shown in [Equation 1]. Find the capacitance value.

이와 같은 부가 다이오드(A)의 캐패시턴스는 [수학식 13]와 같이 표현된다. [수학식 13]에서 Area5 및 Area6은 평판 다이오드의 면적으로서, Area4와 Area3의 차이값이고, Peri5 및 Peri6은 핑거 다이오드의 길이로서, Peri4와 Peri3의 차이값으로 가정하고, 여기서, C5는 평판 다이오드에 대한 접합 캐패시턴스이고, C6는 핑거 다이오드에 대한 접합 캐패시턴스이다.The capacitance of such an additional diode A is expressed by [Equation 13]. In Equation 13, it is assumed that Area 5 and Area 6 are the area of the flat diode, the difference between Area 4 and Area 3, and Peri 5 and Peri 6 are the lengths of the finger diode, and the difference between Peri 4 and Peri 3 is assumed. Is the junction capacitance for and C6 is the junction capacitance for the finger diode.

Figure 112005049228903-pat00020
Figure 112005049228903-pat00020

영역 길이는 스파이스 내부에 정의되는 값으로서, 도 1에 도시한 게이트 전극(5)과 소자 분리막(3) 사이의 거리의 절반값으로 정의한다. The region length is a value defined inside the spice, and is defined as half the distance between the gate electrode 5 and the element isolation film 3 shown in FIG.

Area5 및 Area6은 2*영역길이*width로 계산되며, Peri5 및 Peri6은 4*영역길이+2*width로 계산된다.Area5 and Area6 are calculated as 2 * area length * width, and Peri5 and Peri6 are calculated as 4 * area length + 2 * width.

예컨대, 스파이스 내부에 정의되어 있는 소스 영역(7a)에 대한 영역 길이값을 앞서 서술한 게이트 전극(5)과 소자 분리막(3) 사이의 거리의 절반값인 0.41μm로 정의한다. 이에 따라, 소스 영역(7a)의 면적은 2*0.41μm*width이고, 둘레는 4*0.41μm+2*width이 된다. 그리고 게이트 전극(5)의 가장자리에서부터 드레인 영역(7b, 7c)까지의 거리가 2.67μm이므로 도 2에 도시한 다이오드(A)의 면적을 구하 기 위해 길이를 계산하면 2.67μm-2*0.41μm로 1.85μm이 된다. 따라서, 드레인 영역(7b, 7c)에 추가되는 부가 다이오드(A)의 면적은 1.85μm*width가 되고, 둘레는 2*1.85μm+2*width가 된다.For example, the region length value for the source region 7a defined inside the spice is defined as 0.41 μm, which is half of the distance between the gate electrode 5 and the device isolation film 3 described above. Accordingly, the area of the source region 7a is 2 * 0.41μm * width and the perimeter is 4 * 0.41μm + 2 * width. Since the distance from the edge of the gate electrode 5 to the drain regions 7b and 7c is 2.67 μm, the length is calculated to be 2.67 μm-2 * 0.41 μm to obtain the area of the diode A shown in FIG. 2. It becomes 1.85 micrometers. Therefore, the area of the additional diode A added to the drain regions 7b and 7c is 1.85 μm * width, and the circumference is 2 * 1.85 μm + 2 * width.

따라서, 평판 다이오드의 접합 캐패시턴스는 C5[i]=CJ[i]*Area5+CJW[i]*Peri5으로 표현할 수 있고, 핑거 다이오드의 접합 캐패시턴스는 C6[i]=CJ[i]*Area6+CJW[i]*Peri6으로 표현할 수 있다. 여기서, CJ0는 전압이 인가되지 않았을 때 접합 캐패시턴스 면적 성분에 대한 소자변수이고 CJW는 전압이 인가되지 않았을 때 접합 캐패시턴스 길이 성분에 대한 소자변수이다.Therefore, the junction capacitance of the flat diode can be expressed as C5 [i] = CJ [i] * Area5 + CJW [i] * Peri5, and the junction capacitance of the finger diode is C6 [i] = CJ [i] * Area6 + CJW. It can be expressed as [i] * Peri6. Here, CJ0 is an element variable for the junction capacitance area component when no voltage is applied and CJW is an element variable for the junction capacitance length component when no voltage is applied.

그 다음, 평판 다이오드 및 핑거 다이오드의 접합 캐패시턴스에 대한 두 방정식을 연립하여 CJ0와 CJSW를 추출한다. 여기서 CJ0, CJSW는 [수학식 14]를 통하여 구할 수 있으며, 이때, i는 1이다.Next, CJ0 and CJSW are extracted by combining two equations for the junction capacitance of the planar diode and the finger diode. Here, CJ0 and CJSW can be obtained through Equation 14, where i is 1.

Figure 112005049228903-pat00021
, i=1, 2, 3, , n
Figure 112005049228903-pat00021
, i = 1, 2, 3,, n

Figure 112005049228903-pat00022
, i=1, 2, 3, , n
Figure 112005049228903-pat00022
, i = 1, 2, 3,, n

이렇게 결정된 CJ0 및 CJSW와 [수학식 14]는 도 4에 도시한 바와 같이 다이오드 스파이스 저장소(spice library)의 형태로 표현되어 회로 시뮬레이션에 이용된다.CJ0, CJSW, and Equation 14 determined in this way are represented in the form of a diode spice library as shown in FIG. 4 and used for circuit simulation.

그 다음, 접합 캐패시턴스의 면적 성분의 전압에 대한 변화량을 표현하는 PB 소자변수의 초기값인 PBI를 설정하고, 접합 캐패시턴스의 면적 성분의 전압에 대한 변화량을 표현하는 PB 및 MJ를 추출한다.Next, PBI, which is the initial value of the PB element variable representing the amount of change in the area component of the junction capacitance with respect to the voltage, is set, and PB and MJ representing the amount of change in the voltage in the area component of the junction capacitance are extracted.

구체적으로, MJ는 [수학식 13]을 다르게 표현한 [수학식 15]에 최소 자승법을 이용하여 선형식을 도출함으로써 추출하고, PB 또한 [수학식 15]을 다르게 표현한 [수학식 16]에 최소 자승법을 적용하여 추출한다.Specifically, MJ is extracted by deriving a linear equation using the least square method in [Equation 15] expressing Equation 13 differently, and PB also uses the least square method in Equation 16 expressing Equation 15 differently. Apply by extracting.

Figure 112005049228903-pat00023
Figure 112005049228903-pat00023

Figure 112005049228903-pat00024
Figure 112005049228903-pat00025
, 여기서
Figure 112005049228903-pat00024
Figure 112005049228903-pat00025
, here

Figure 112005049228903-pat00026
Figure 112005049228903-pat00026

그런 다음, PB와 PBI 값의 차와 미리 정해 둔 오차값과 비교한다. 이때, 오차값은 약 10-6정도의 값이 바람직하며 접합 다이오드의 특성에 따라 달라질 수 있다.Then, the difference between the PB and PBI values is compared with a predetermined error value. In this case, the error value is preferably about 10 −6 and may vary depending on the characteristics of the junction diode.

비교 결과, PB와 PBI의 차가 오차값 범위 내에 들어오지 않으면, 최소 자승법을 이용하여 PB 및 MJ를 반복 추출한다.As a result of the comparison, if the difference between PB and PBI does not fall within the error value range, PB and MJ are repeatedly extracted using the least square method.

한편, PB와 PBI의 차가 오차값 범위 내에 들어오면, 접합 캐패시턴스의 길이 성분의 전압에 대한 변화량을 표현하는 PB 소자변수의 초기값 PBI를 설정 한다.On the other hand, when the difference between PB and PBI falls within the error value range, the initial value PBI of the PB element variable representing the amount of change in voltage of the length component of the junction capacitance is set.

이렇게 결정된 MJ, PB와 [수학식 15] 및 [수학식 16]는 도 4에 도시한 바와 같이 다이오드 스파이스 저장소(spice library)의 형태로 표현되어 회로 시뮬레이션에 이용된다.MJ, PB, and [Equation 15] and [Equation 16] thus determined are represented in the form of a diode spice library as shown in FIG. 4 and used for circuit simulation.

그런 다음, 접합 캐패시턴스의 길이 성분의 전압에 대한 변화량을 표현하는 PBSW 및 MJSW를 추출한다.Then, PBSW and MJSW representing the amount of change with respect to the voltage of the length component of the junction capacitance are extracted.

구체적으로, MJSW는 [수학식 13]을 다르게 표현한 [수학식 17]에 최소 자승법을 이용하여 선형식을 도출함으로써 추출하고, PBSW 또한 [수학식 17]에 최소 자승법을 적용한 [수학식 18]로부터 추출한다.Specifically, MJSW is extracted by deriving a linear equation using the least square method in [Equation 17], which expresses Equation 13 differently, and PBSW is also obtained from [Equation 18] in which the least square method is applied to [Equation 17]. Extract.

Figure 112005049228903-pat00027
Figure 112005049228903-pat00027

Figure 112005049228903-pat00028
Figure 112005049228903-pat00029
, 여기서
Figure 112005049228903-pat00028
Figure 112005049228903-pat00029
, here

Figure 112005049228903-pat00030
Figure 112005049228903-pat00030

그런 다음, PBSW와 PBSWI 값의 차와 미리 정해 둔 오차값과 비교한다. 이때, 오차값은 약 10-6정도의 값이 바람직하며 접합 다이오드의 특성에 따라 달라질 수 있다.Then, the difference between the PBSW and PBSWI values is compared with a predetermined error value. In this case, the error value is preferably about 10 −6 and may vary depending on the characteristics of the junction diode.

비교 결과, PB와 PBI의 차가 오차값 범위 내에 들어오지 않으면, 최소 자승법 을 이용하여 PBSW 및 MJSW를 반복 추출한다.As a result of the comparison, if the difference between PB and PBI does not fall within the error value range, PBSW and MJSW are repeatedly extracted using the least square method.

이렇게 결정된 MJSW, PBSW와[수학식 17]및 [수학식 18]은 도 4에 도시한 바와 같이 다이오드 스파이스 저장소(spice library)의 형태로 표현되어 회로 시뮬레이션에 이용된다.MJSW, PBSW, and [Equation 17] and [Equation 18] thus determined are represented in the form of a diode spice library and used for circuit simulation as shown in FIG.

이와 같은 방법을 통해 구해진 부가 다이오드 캐패시턴스 값은 소자 변수로서 도 4에 도시한 바와 같이, 다이오드 스파이스 저장소(spice library)의 형태로 표현되어 회로 시뮬레이션에 이용된다. 이때, 소스 영역(7a)보다 드레인 영역(7b, 7c)이 크므로 부가 다이오드 캐패시턴스는 드레인 영역(7b, 7c)에 대응하는 드레인 다이오드의 캐패시턴스 값에 추가된다.The additional diode capacitance value obtained through the above method is represented in the form of a diode spice library as shown in FIG. 4 as an element variable and used for circuit simulation. At this time, since the drain regions 7b and 7c are larger than the source region 7a, the additional diode capacitance is added to the capacitance value of the drain diode corresponding to the drain regions 7b and 7c.

만약, 소스 영역(7a)이 드레인 영역(7b, 7c)보다 큰 경우에는 부가 다이오드 캐패시턴스는 소스 영역(7a)에 대응하는 소스 다이오드의 캐패시턴스 값에 추가된다.If the source region 7a is larger than the drain regions 7b and 7c, the additional diode capacitance is added to the capacitance value of the source diode corresponding to the source region 7a.

도 5는 본 발명의 한 실시예에 따른 서브 회로의 개략도이다.5 is a schematic diagram of a subcircuit according to an embodiment of the present invention.

부가 다이오드 캐패시턴스 값은 드레인 영역(7b, 7c)에 대응하는 드레인 다이오드의 캐패시턴스 값에 추가되므로 도 5에 도시한 바와 같은 부가 다이오드의 캐패시턴스값을 정의하는 서브 회로가 드레인 다이오드 캐패시턴스 값을 정의하는 서브 회로에 추가된다.The additional diode capacitance value is added to the capacitance value of the drain diode corresponding to the drain regions 7b and 7c, so that a subcircuit defining the capacitance value of the additional diode as shown in FIG. 5 defines a drain diode capacitance value. Is added to

반면에, 부가 다이오드 캐패시턴스가 소스 영역에 대응하는 소스 다이오드의 캐패시턴스 값에 추가되는 경우에는 소스 다이오드 캐패시턴스 값을 정의하는 서브 회로에 추가된다.On the other hand, when the additional diode capacitance is added to the capacitance value of the source diode corresponding to the source region, it is added to the subcircuit defining the source diode capacitance value.

도 6은 본 발명의 한 실시예에 따른 스파이스 시뮬레이션 방법을 이용하여 소스 및 드레인 영역이 비대칭 구조인 모스펫과 대칭 구조인 모스펫 각각의 구동 전압에 따른 접합 캐패시턴스 값을 구하여 이를 비교한 그래프이다.FIG. 6 is a graph comparing junction capacitance values according to driving voltages of MOSFETs having asymmetrical structure and MOSFETs having asymmetrical structure, using a spice simulation method according to an embodiment of the present invention.

도 6에 도시한 바와 같이, 소스 및 드레인 영역이 비대칭 구조인 모스펫의 그래프와 대칭 구조인 모스펫의 그래프가 거의 동일함을 알 수 있다. As shown in FIG. 6, it can be seen that the graph of the MOSFET having the asymmetric structure and the graph of the MOSFET having the symmetric structure are almost the same.

이와 같이 소스 및 드레인 영역이 비대칭 구조인 모스펫의 회로 시뮬레이션에 소스 영역과 드레인 영역의 캐패시턴스의 차이값에 해당하는 부가 다이오드를 연결하고, 스파이스 내부에 정의되어 있는 영역 길이 값을 소스 영역의 가장자리와 소스 영역을 드러내는 접촉 구멍 사이 거리의 절반이 되는 값으로 정의함으로써 모든 면적 및 길이에 대해서도 소스 및 드레인 영역이 대칭 구조인 모스펫의 캐패시턴스와 거의 일치하는 시뮬레이션 결과를 얻을 수 있다. 이에 따라, 모스펫의 전기적인 특성에 대한 예측 및 이를 이용한 설계의 효율성을 극대화할 수 있다.In this way, an additional diode corresponding to the difference between the capacitances of the source and drain regions is connected to the circuit simulation of the MOSFET having the asymmetric structure of the source and drain regions, and the region length value defined inside the spice is defined by the edge of the source region and the source. By defining a value that is half the distance between the contact holes revealing the area, simulation results can be obtained that almost match the capacitance of the MOSFET where the source and drain areas are symmetrical for all areas and lengths. Accordingly, the prediction of the electrical characteristics of the MOSFET and the efficiency of the design using the same can be maximized.

이상의 본 발명의 바람직한 실시예에서 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although described in detail in the preferred embodiment of the present invention, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also rights of the present invention. It belongs to the range.

Claims (8)

소스 영역과 드레인 영역이 비대칭인 모스펫의 스파이스 시뮬레이션 방법에 있어서,In the spice simulation method of the MOSFET asymmetric source and drain regions, 상기 소스 영역의 제1 캐패시턴스 집합을 측정하고, 상기 제1 캐패시턴스 집합에서 제1 소자 변수를 추출하는 단계,Measuring a first capacitance set of the source region and extracting a first device variable from the first capacitance set, 상기 드레인 영역의 제2 캐패시턴스 집합을 측정하고, 상기 제2 캐패시턴스 집합에서 제2 소자 변수를 추출하는 단계,Measuring a second capacitance set of the drain region and extracting a second device variable from the second capacitance set, 상기 제2 캐패시턴스 집합과 상기 제1 캐패시턴스 집합의 차이에 해당하는 제3 캐패시턴스 집합에서 제3 소자 변수를 추출하는 단계,Extracting a third device variable from a third capacitance set corresponding to a difference between the second capacitance set and the first capacitance set, 상기 제3 소자 변수로 정의되는 부가 다이오드의 캐패시턴스값을 상기 소스 영역에 대응하는 소스 다이오드의 캐패시턴스값 또는 드레인 영역에 대응하는 드레인 다이오드의 캐패시턴스값 중 어느 하나에 추가하는 단계Adding a capacitance value of the additional diode defined as the third device variable to either the capacitance value of the source diode corresponding to the source region or the capacitance value of the drain diode corresponding to the drain region; 를 포함하는 모스펫의 스파이스 시뮬레이션 방법.Spice simulation method of the MOSFET comprising a. 제1항에서,In claim 1, 상기 모스펫은 복수개의 소자 분리 영역에 의해 정의되는 활성 영역, 상기 활성 영역 내부에 형성되어 있는 게이트 전극, 상기 게이트 전극을 기준으로 양측에 비대칭으로 형성되어 있는 소스 영역 및 드레인 영역으로 이루어지며, 상기 게이트 전극과 소자 분리 영역 사이의 거리의 1/2을 영역 길이로 정의할 때,The MOSFET includes an active region defined by a plurality of device isolation regions, a gate electrode formed inside the active region, a source region and a drain region asymmetrically formed at both sides with respect to the gate electrode, and the gate When defining half the distance between the electrode and the device isolation region as the region length, 상기 제1 내지 제3 소자 변수는 상기 영역 길이를 이용하여 추출하는 모스펫의 스파이스 시뮬레이션 방법.And extracting the first to third device parameters using the region length. 제1항에서,In claim 1, 상기 소스 영역보다 상기 드레인 영역이 큰 경우에는 상기 제3 소자 변수로 정의되는 부가 다이오드의 캐패시턴스값을 상기 드레인 영역에 대응하는 드레인 다이오드의 캐패시턴스값에 추가하는 모스펫의 스파이스 시뮬레이션 방법.And if the drain region is larger than the source region, adding a capacitance value of an additional diode defined as the third element variable to a capacitance value of a drain diode corresponding to the drain region. 제3항에서,In claim 3, 상기 부가 다이오드의 캐패시턴스값을 정의하는 서브 회로는 상기 스파이스의 드레인 다이오드의 캐패시턴스값을 정의하는 서브 회로에 추가하는 모스펫의 스파이스 시뮬레이션 방법.The sub-circuit defining the capacitance value of the additional diode is added to the sub-circuit defining the capacitance value of the drain diode of the spice. 제1항에서,In claim 1, 상기 소스 다이오드는 평판 다이오드 및 핑거 다이오드로 이루어지는 모스펫의 스파이스 시뮬레이션 방법. The source diode is a Spice simulation method of the MOSFET consisting of a flat diode and a finger diode. 제1항에서,In claim 1, 상기 드레인 다이오드는 평판 다이오드 및 핑거 다이오드로 이루어지는 모스펫의 스파이스 시뮬레이션 방법.The drain diode is a Spice simulation method of the MOSFET consisting of a flat diode and a finger diode. 제1항에서,In claim 1, 상기 제1 캐패시턴스 집합은 상기 소스 다이오드의 평판 다이오드에서 측정된 제1 캐패시턴스와 상기 소스 다이오드의 핑거 다이오드에서 측정된 제2 캐패시턴스로 이루어지는 모스펫의 스파이스 시뮬레이션 방법.And the first capacitance set comprises a first capacitance measured at a flat diode of the source diode and a second capacitance measured at a finger diode of the source diode. 제1항에서,In claim 1, 상기 제2 캐패시턴스 집합은 상기 드레인 다이오드의 평판 다이오드에서 측정된 제3 캐패시턴스와 상기 드레인 다이오드의 핑거 다이오드에서 측정된 제3 캐패시턴스로 이루어지는 모스펫의 스파이스 시뮬레이션 방법.And wherein the second capacitance set comprises a third capacitance measured at the flat diode of the drain diode and a third capacitance measured at the finger diode of the drain diode.
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