KR100632568B1 - Input pad of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 입력패드에 관한 것으로, 입력패드에 네가티브전압(negative voltage)이 인가되는 경우 상기 입력패드의 하부에 존재하는 전자(electron)들이 인접하는 트랜지스터의 소오스/드레인영역으로 이동하는 것을 방지하기 위하여 입력패드가 접속되는 n+불순물영역은 p형 반도체기판 상에 형성하고, 그 이외의 부분에는 p웰을 형성하고 상기 p웰에 n+불순물영역을 형성하여 상기 입력패드와 연결하고, 상기 p웰에 Vcc단과 접속되는 p+불순물영역을 형성하여 상기 입력패드 하부의 n+불순물영역으로 전자가 이동하지 않고 p웰의 n+불순물영역을 통하여 상기 p+불순물영역을 통해 Vcc단으로 방출시킴으로써 소자를 고속으로 동작시키고, ESD 보호장치의 핀 캐패시턴스(pin capacitance)는 그대로 유지하고, 저전압(negative input lowest low, 이하 Vill 라 함)를 그대로 유지시키는 동시에 Vill 특성을 향상시켜 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input pad of a semiconductor device, wherein when a negative voltage is applied to an input pad, electrons existing below the input pad move to source / drain regions of adjacent transistors. In order to prevent the n + impurity region to which the input pad is connected, the n + impurity region is formed on the p-type semiconductor substrate, the p well is formed at the other portion, and the n + impurity region is formed at the p well to connect with the input pad. The device is operated at high speed by forming a p + impurity region connected to the Vcc stage in the well and emitting electrons to the Vcc stage through the p + impurity region through the n + impurity region of the p well without moving electrons to the n + impurity region under the input pad. The pin capacitance of the ESD protection device is maintained and the negative voltage (Vill) is reduced. By which at the same time improving the properties Vill remains a technology of improving the characteristics and reliability of the semiconductor device thereof.
Description
도 1 은 이상적인 펄스파형.1 is an ideal pulse waveform.
도 2 는 실제 소자에 입력되는 펄스파형.2 is a pulse waveform input to an actual device.
도 3 은 종래기술에 따라 패드에 네가티브전압이 인가된 경우 전자의 흐름도.3 is a flow chart of the former when a negative voltage is applied to the pad according to the prior art.
도 4 는 종래기술에 따라 패드에 네가티브전압이 인가된 경우 Vill특성을 향상시키는 반도체소자의 단면도. 4 is a cross-sectional view of a semiconductor device for improving Vill characteristics when a negative voltage is applied to a pad according to the prior art.
도 5 는 본 발명에 따라 패드에 네가티브전압이 인가된 경우 Vill특성을 향상시키는 반도체소자의 단면도. 5 is a cross-sectional view of a semiconductor device for improving Vill characteristics when a negative voltage is applied to a pad according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11, 21, 31 : 반도체기판 12 : 게이트절연막11, 21, 31: semiconductor substrate 12: gate insulating film
13 : 게이트전극 14 : 소오스/드레인영역13
15, 24, 25 : n+불순물영역 16, 26, 36 : 입력패드15, 24, 25: n +
22 : 베리드 n+불순물영역 23 : n웰22: buried n + impurity region 23: n well
32 : p웰 33 : n+불순물영역Ⅰ32: p well 33: n + impurity region I
34 : n+불순물영역Ⅱ 35 : p+불순물영역34: n + impurity region II 35: p + impurity region
본 발명은 반도체소자의 입력패드에 관한 것으로, 특히 입력패드에 네가티브전압(negative voltage)이 인가되는 경우 패드 하부에서 전자가 인접하는 트랜지스터로 이동하여 소자의 오동작을 유발하는 것을 방지하는 반도체소자의 입력패드에 관한 방법이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input pad of a semiconductor device. In particular, when a negative voltage is applied to the input pad, an input of the semiconductor device prevents electrons from moving below the pad to an adjacent transistor to cause a malfunction of the device. It is a method regarding a pad.
일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩으로 전달되어 패키지된 후 사용되는데, 웨이퍼 상태에서나 패키지 상태에서 제조 공정중이나 운반 중에 인체에 의해 발생되는 정전기가 인가되면 순간전압 4000V 이상의 고전압이 인가되어 소자를 파괴한다. In general, a plurality of semiconductor devices are manufactured together in a wafer state, then transferred to a chip and packaged. Then, when static electricity generated by a human body is applied in a wafer state or a package state during the manufacturing process or transportation, a high voltage of 4000V or more is applied. Applied to destroy the device.
상기 내부회로 손상은 정전기 방전때 입력패드를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열로 인해 취약한 곳에서 접합 스파이킹(junction spiking), 산화막 파열(rupture) 현상 등을 일으켜 발생된다. The internal circuit damage may be caused by junction spiking and oxide rupture in a place where the charge injected through the input pad during electrostatic discharge is vulnerable due to joule heat, which is finally passed through the internal circuit to another terminal. ) It is caused by phenomenon.
이를 해결하기 위해서는 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력패드에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬 수 있는 정전기 방전 보호회로를 삽입하여 정전기 방전으로 인한 반도체소자의 손상을 방지한다.To solve this problem, insert an electrostatic discharge protection circuit that discharges the charge injected into the input pad directly to the power supply terminal before the injected charge is discharged through the internal circuit. prevent.
반도체소자가 고집적화되어 갈수록 상기와 같은 정전기 방전에 의해 소자가 파괴되는 것을 방지하기 위한 방법은 설계상으로 많은 제약을 받고, 반도체소자가 고속화되어 갈수록 핀 캐패시턴스의 스펙(spec)도 줄어든다.As the semiconductor devices become more integrated, a method for preventing the devices from being destroyed by the electrostatic discharge is limited in design, and as the semiconductor devices become faster, the specification of the pin capacitance decreases.
도시되어 있지는 않지만, 종래기술에 따른 ESD 구조는 입력패드쪽에 크기가 작고, 드레인/소오스를 p웰이 감싸고 있는 npn 바이폴라 트랜지스터를 정전기 방전 보호회로로 사용했다. Although not shown, the conventional ESD structure uses an npn bipolar transistor having a small size on the input pad side and surrounding a drain / source with a p well as an electrostatic discharge protection circuit.
상기 구조에서 입력패드에 로우(low)전압이 가해지면 노이즈에 의해 0V가 아닌 네가티브전압이 가해져 전자가 n+영역인 입력패드에서 p웰 영역으로 이동하였다가, 다시 입력패드에 하이(high)전압이 가해지면 p웰로 이동했던 전자가 일순간 n+영역으로 역이동하면서 정상적인 하이 시그날(high signal)의 진행을 방해하기 때문에 DRAM에 입력되는 신호가 '로우'에서 '하이' 전압으로 변환될 때 시간이 지연된다. In the above structure, when a low voltage is applied to the input pad, a negative voltage other than 0 V is applied due to noise to move electrons from the n + region input pad to the p well region, and then a high voltage is applied to the input pad. When applied, a time delay occurs when the signal input to the DRAM is converted from a 'low' to a 'high' voltage because electrons that have moved into the p well move back to the n + region for a moment, interrupting the progress of a normal high signal. .
도 1 은 이상적인 펄스파형이고, 도 2 는 실제 소자에 입력되는 펄스파형으로, 배선에 형성되는 RC의 영향으로 진동(oscillation)하는 펄스가 발생한다. FIG. 1 is an ideal pulse waveform, and FIG. 2 is a pulse waveform input to an actual device, and a pulse that oscillates under the influence of RC formed on a wiring line is generated.
이때, 도 2 에 도시된 펄스파형 중에서 네가티브 값이 패드에 인가되는 경우, 도 3 에 도시된 바와 같이 패드 하부의 전자들이 ⓐ와 같이 인접하는 트랜지스터의 소오스/드레인영역(14)으로 이동하여 소자가 오동작을 일으킨다. At this time, when a negative value is applied to the pad among the pulse waveforms shown in FIG. 2, as shown in FIG. 3, electrons in the lower part of the pad move to the source /
종래에는 상기와 같은 현상을 방지하기 위하여 도 4 에 도시된 바와 같이 패드에 인접한 부분에 베리드 n+불순물영역(22)을 형성하였다. Conventionally, the buried n +
상기와 같이 종래 기술에 따른 반도체소자의 입력패드는, 반도체소자가 고속화되어 감에 따라 작은 핀 캐패시턴스가 요구되기 때문에 p웰을 계속 사용하면 핀 캐패시턴스를 줄이는데 한계가 있으므로, 상기 핀 캐패시턴스를 줄이기 위하여 드 레인의 하부에 웰을 사용하지 않고 p형 반도체기판을 이용해야 되지만, 상기 p형 반도체기판을 이용하는 경우에는 Vill 특성이 취약해지는 문제점이 있다.As described above, the input pad of the semiconductor device according to the related art has a limitation in reducing the pin capacitance when the p well is continuously used because a small pin capacitance is required as the semiconductor device is speeded up. It is necessary to use a p-type semiconductor substrate without using a well at the bottom of the lane, but when using the p-type semiconductor substrate, there is a problem in that the Vill characteristic is weak.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 입력패드 하부의 n+불순물영역은 p형 반도체기판에 형성하고, 나머지 부분에는 p웰을 형성한 다음, 상기 p웰에 n+불순물영역을 형성하여 상기 입력패드와 연결하고, 상기 p웰에 p+불순물영역을 형성하여 상기 p+불순물영역을 통하여 Vcc단으로 전자들이 흘러들어가도록 하여 Vill특성을 향상시키는 반도체소자의 입력패드를 제공하는데 그 목적이 있다.The present invention is to solve the above-mentioned problems of the prior art, the n + impurity region under the input pad is formed on the p-type semiconductor substrate, the p well is formed in the remaining portion, and then the n + impurity region is formed in the p well The present invention provides an input pad of a semiconductor device that is connected to the input pad and forms a p + impurity region in the p well to allow electrons to flow into the Vcc terminal through the p + impurity region to improve the Vill characteristic. .
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 입력패드는,
(a) p형 반도체기판의 일측에 구비하는 p 웰과,
(b) 상기 (a) 의 p 웰 사이 반도체기판에 구비하여 입력 패드와 연결한 n+불순물영역Ⅰ과,
(c) 상기 p 형 반도체기판의 타측에 구비하는 p웰과,
(d) 상기 (c) 의 p웰에 n+불순물영역Ⅱ 및 p+불순물영역을 각각 구비하되, 상기 n+불순물영역Ⅱ은 n+불순물영역Ⅰ과 연결하고 상기 p+불순물영역은 Vcc단과 접속시키는 것을 특징으로 한다.The input pad of the semiconductor device according to the present invention for achieving the above object,
(a) a p well provided on one side of the p-type semiconductor substrate,
(b) n + impurity region I provided in the semiconductor substrate between p wells of (a) and connected to an input pad;
(c) a p well provided on the other side of the p-type semiconductor substrate,
(d) n + impurity region II and p + impurity region are respectively provided in p well of (c), wherein n + impurity region II is connected to n + impurity region I and p + impurity region is connected to Vcc terminal. .
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이하, 첨부된 도면을 참고로 하여 본 발명을 설명한다. Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 5 는 본 발명에 따라 네가티브전압이 인가된 경우 Vill특성을 향상시키는 반도체소자의 입력패드를 도시한 단면도이다. 5 is a cross-sectional view illustrating an input pad of a semiconductor device for improving Vill characteristics when a negative voltage is applied according to the present invention.
먼저, p형 반도체기판(31)의 일측에 입력패드(36)에 접속되는 n+불순물영역 Ⅰ(33)이 구비되고, 상기 n+불순물영역Ⅰ(33)을 제외한 모든 부분에 p웰(32)이 구비된다. First, an n + impurity region I (33) connected to the
상기 입력패드(36)으로부터 이격되어 있는 p형 반도체기판(31)의 타측에 위치한 p웰(32)의 일측에 n+불순물영역Ⅱ(34)가 구비되어 있고, 상기 n+불순물영역Ⅱ(34)는 상기 입력패드(36)와 연결되어 있다. 이때, 상기 n+불순물영역Ⅱ(34)의 면적은 5㎛×5㎛ 내지 50㎛×50㎛ 의 크기로 형성한다.An n + impurity region II 34 is provided on one side of the
그리고, 상기 p형 반도체기판(31)의 타측에 위치한 p웰(32)의 타측에는 p+불순물영역(35)이 Vcc단과 접속되어 있다. The p +
상기와 같은 구성을 갖는 반도체소자는 입력패드(36)로 네가티브전압이 인가되는 경우 상기 n+불순물영역Ⅰ(33)로 전자가 이동하지 않고, 상기 n+불순물영역Ⅱ(34)를 통하여 상기 p+불순물영역(35)에 접속되어 있는 Vcc단으로 방출된다. In the semiconductor device having the above structure, when a negative voltage is applied to the
이때, 상기 입력패드(36)으로 부터 유입된 전자는 저항이 작은 n+불순물영역Ⅱ(34)쪽으로 모이게 된다. At this time, electrons introduced from the
상기와 같은 방법으로 형성된 구조를 정전기방전 보호소자에서 이용할 수도 있다. 이때, 상기 n+불순물영역Ⅱ(34)의 면적은 20㎛×50㎛보다 크게 형성한다.The structure formed by the above method may be used in the electrostatic discharge protection device. At this time, the area of the n + impurity region II (34) is larger than 20 µm x 50 µm.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 입력패드는 입력패드에 네가티브전압이 인가되는 경우 상기 입력패드의 하부에 존재하는 전자들이 인접하는 트랜지스터의 소오스/드레인영역으로 이동하는 것을 방지하기 위하여 입력패드가 접속되는 n+불순물영역은 p형 반도체기판 상에 형성하고, 그이외의 부분에는 p웰을 형성하고 상기 p웰에 n+불순물영역을 형성하여 상기 입력패드와 연결하고, 상기 p웰에 Vcc단과 접속되는 p+불순물영역을 형성하여 상기 입력패드 하부의 n+불순물영역으로 전자가 이동하지 않고 p웰의 n+불순물영역을 통하여 Vcc단으로 방출시킴으로써 소자를 고속으로 동작시키고, ESD 보호장치의 핀 캐패시턴스는 그대로 유지하고, Vill 를 그대로 유지시키는 동시에 Vill 특성을 향상시켜 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다. As described above, when the negative voltage is applied to the input pad, the input pad of the semiconductor device according to the present invention is input to prevent electrons present in the lower portion of the input pad from moving to the source / drain regions of adjacent transistors. The n + impurity region to which the pad is connected is formed on the p-type semiconductor substrate, p wells are formed in the other portions thereof, n + impurity regions are formed in the p wells, and are connected to the input pads. The device is operated at high speed by forming a p + impurity region to be connected and emitting electrons to the Vcc stage through the n + impurity region of the p well without moving electrons to the n + impurity region below the input pad, and the pin capacitance of the ESD protection device remains as it is. And maintain the Vill as it is and at the same time improve the Vill's characteristics There are advantages to improve the castle.
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