KR100628223B1 - 반도체 소자의 격리막 형성방법 - Google Patents

반도체 소자의 격리막 형성방법 Download PDF

Info

Publication number
KR100628223B1
KR100628223B1 KR1020040114661A KR20040114661A KR100628223B1 KR 100628223 B1 KR100628223 B1 KR 100628223B1 KR 1020040114661 A KR1020040114661 A KR 1020040114661A KR 20040114661 A KR20040114661 A KR 20040114661A KR 100628223 B1 KR100628223 B1 KR 100628223B1
Authority
KR
South Korea
Prior art keywords
forming
film
insulating film
device isolation
isolation layer
Prior art date
Application number
KR1020040114661A
Other languages
English (en)
Other versions
KR20060075768A (ko
Inventor
임근혁
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040114661A priority Critical patent/KR100628223B1/ko
Publication of KR20060075768A publication Critical patent/KR20060075768A/ko
Application granted granted Critical
Publication of KR100628223B1 publication Critical patent/KR100628223B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 소자 격리막과 포토다이오드 사이에 생기는 디보트를 제거함으로써 게이트간의 숏트 발생을 방지함과 동시에 탑 코너 라운딩(top conner rounding) 효과를 가지도록 한 반도체 소자의 격리막 형성방법에 관한 것으로서, 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 소자 격리막을 형성하는 단계와, 상기 소자 격리막의 코너 부분에 불순물 이온을 주입하고 산화 공정을 실시하여 상기 소자 격리막의 표면보다 돌출된 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이미지 센서, 격리막, STI, 디보트, 험프

Description

반도체 소자의 격리막 형성방법{Method For Fabricating Separate Layer Of Semiconductor}
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도
도 2a 내지 도 2i는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 설명
21 : 반도체 기판 22 : 제 1 절연막
23 : 제 2 절연막 24 : 제 1 포토레지스트
25 : 트랜치 26 : 제 3 절연막
27 : 리보트 28 : 제 2 포토레지스트
29 : 제 4 절연막 30 : 제 3 포토레지스트
본 발명은 씨모스 이미지 센서의 제조방법에 관한 것으로서, 특히 험프(hump) 현상을 방지하도록 한 반도체 소자의 격리막 형성방법에 관한 것이다.
일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 집적 방법 중 소자격리영역(Field Region)과 소자형성영역 즉, 활성영역(Active Region)의 크기를 축소하는 방법들이 제안되고 있다.
일반적인 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다.
이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.
그러나 소자가 점차로 고집적화 함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 새부리(Bird Beak)가 발생하기 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.
그래서 로코스를 이용한 격리영역의 형성방법에는 새부리의 생성을 방지하거나 또는 새부리를 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.
그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2μm2 이하를 요구하는 기가(GIGA)급 이상의 디램 에서는 격리영역이 차지하는 면적이 크다는 문제점과, 로코스 공정으로 형성되는 필드 산화막이 실리콘 기 판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가(GIGA) 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(trench)를 이용한 격리영역 형성방법이 제안되었다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.
따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
이하, 첨부된 도면을 참고하여 반도체 소자의 격리막 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 산화막(12)을 형성하고, 상기 산화막(12)상에 실리콘질화막(13)을 증착한다.
이어, 상기 실리콘질화막(13)상에 포토레지스트(14)를 도포한 후, 노광 및 현상공정으로 패터닝하여 소자격리영역을 정의한다.
그리고 상기 패터닝된 포토레지스트(14)를 마스크로 이용한 식각공정으로 상기 실리콘질화막(13)과 산화막(12)을 차례로 선택적으로 제거하여 반도체 기판(11)의 표면을 노출시킨다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(14)를 제거하고 클리닝(cleaning)작업을 수행한 후, 상기 실리콘질화막(13)을 마스크로 이용한 식각공정으로 상기 반도체 기판(11)을 소정깊이로 식각하여 트랜치(15)를 형성한다.
도 1c에 도시한 바와 같이, 상기 트랜치(15)를 포함한 반도체 기판(11)전면에 SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass) 등의 절연막(16)을 증착한다.
도 1d에 도시한 바와 같이, 전면에 화학기계적경면연마(CMP : Chemical Mechanical Polishing)법으로 상기 절연막(16)을 연마하여 상기 트랜치(15)내에 소자 격리막(16a)을 형성한다.
도 1e에 도시한 바와 같이, 상기 실리콘질화막(13)을 제거하고 클리닝작업을 수행하면 종래 기술에 따른 소자 격리막(16a)을 형성하는 공정이 완료된다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 격리막 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 도 1e에서 클리닝작업시에 소자 격리막(16a)과 씨모스 이미지 센서의 포토다이오드 사이의 코너(conner) 부분인 인터페이스 탑(interface top) 부근에 디보트(divot)(17)라고 하는 작은골이 발생하게 된다.
따라서, 게이트 옥사이드(gate oxide)가 코너 부분인 탓에 얇게 성장하며 이후에 게이트 폴리(gate poly)가 게이트 패터닝(gate patterning) 후 폴리 잔류물(poly residue)이 상기 디보트내에 남아있게 되고, 이것은 트랜지스터가 턴온(turn on)될 때 디보트에서 먼저 턴온되어 결국 트랜지스터가 두 번 턴온되는 험프(hump)라는 현상을 발생시킨다.
그리고 상기 폴리 잔류물로 인해 게이트간의 숏트(short)를 유발하는 요인으로 작용한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 소자 격리막과 포토다이오드 사이에 생기는 디보트를 제거함으로써 게이트간의 숏트 발생을 방 지함과 동시에 탑 코너 라운딩(top conner rounding) 효과를 가지도록 한 반도체 소자의 격리막 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 격리막 형성방법은 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 소자 격리막을 형성하는 단계와, 상기 소자 격리막의 코너 부분에 불순물 이온을 주입하고 산화 공정을 실시하여 상기 소자 격리막의 표면보다 돌출된 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리막 형성방법을 보다 상세히 설명하면 다음과 같다.
본 발명은 CMOS 이미지 센서에서 반도체 기판의 표면내에 일정한 간격을 갖고 다수의 포토다이오드들이 형성된 상태에서 소자 격리막의 형성, 각 트랜지스터의 형성 등을 진행하는 공정 중에 소자 격리막을 중심으로 설명한다.
한편, 상기 반도체 기판은 포토다이오드 및 각 트랜지스터가 형성되는 액티브 영역과 상기 액티브 영역을 분리하는 소자분리영역인 필드 영역으로 정의되어 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 격리막 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 산화막 등의 제 1 절연막 (22)을 형성하고, 상기 제 1 절연막(22)상에 실리콘질화막과 같은 제 2 절연막(23)을 증착한다.
이어, 상기 제 2 절연막(23)상에 제 1 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 패터닝하여 소자격리영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(24)를 마스크로 이용한 식각공정으로 상기 제 2 절연막(23)과 제 1 절연막(22)을 차례로 선택적으로 제거하여 반도체 기판(21)의 표면을 노출시킨다.
도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(24)를 제거하고 클리닝(cleaning)작업을 수행한 후, 상기 제 2 절연막(23)을 마스크로 이용한 식각공정으로 상기 반도체 기판(21)을 소정깊이로 식각하여 트랜치(25)를 형성한다.
도 2c에 도시한 바와 같이, 상기 트랜치(25)를 포함한 반도체 기판(21)전면에 SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass) 등의 제 3 절연막(26)을 증착한다.
도 2d에 도시한 바와 같이, 전면에 화학기계적경면연마(CMP : Chemical Mechanical Polishing)법으로 상기 제 3 절연막(26)을 연마하여 상기 트랜치(25)내에 소자 격리막(26a)을 형성한다.
도 2e에 도시한 바와 같이, 상기 제 2 절연막(23)을 제거하고 클리닝작업을 수행하여 상기 제 1 절연막(22)을 제거하여 소자 격리막(26a)을 형성한다.
이때 종래 기술에서와 같이, 클리닝작업시에 소자 격리막(26a)과 씨모스 이미지 센서의 포토다이오드 사이의 코너(conner) 부분인 인터페이스 탑(interface top) 부근에 디보트(divot)(27)라고 하는 작은골이 발생하게 된다.
도 2f에 도시한 바와 같이, 상기 소자 격리막(26a)을 포함한 반도체 기판(21)의 전면에 제 2 포토레지스트(28)를 도포한 후, 노광 및 현상 공정으로 상기 디보트(27) 부분이 오픈(open)되도록 상기 제 2 포토레지스트(28)를 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(28)를 마스크로 이용하여 노출된 디보트(27) 부분에 게르마늄(Ge)을 주입한다.
여기서, 상기 게르마늄(Ge)의 이온 주입으로 인해 상기 디보트(27)가 생긴 부분의 격자구조를 깨뜨린다.
도 2g에 도시한 바와 같이, 상기 제 2 포토레지스트(28)를 제거하고, 상기 게르마늄(Ge)이 이온이 주입된 반도체 기판(21)에 산화(oxidation) 공정을 실시하여 상기 게르마늄 이온이 주입된 부분에 볼록한 제 4 절연막(29)을 형성한다.
이때 상기 제 4 절연막(29)은 산화막으로써 상기 반도체 기판(21)의 표면에도 소정두께만큼 형성되게 된다.
도 2h에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 제 3 포토레지스트(30)를 도포한 후, 노광 및 현상 공정으로 상기 디보트(27) 부분에 형성된 제 4 절연막(29)만 마스킹되도록 상기 제 3 포토레지스트(30)를 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 3 포토레지스트(30)를 마스크로 이용하여 상기 노출된 제 4 절연막(29)을 선택적으로 제거한다.
도 2i에 도시한 바와 같이, 상기 제 3 포토레지스트(30)를 제거하고, 상기 반도체 기판(21)에 크린링 공정을 실시함으로써 본 발명에 의한 소자 격리막(26a)의 형성 공정을 완료한다.
이후 도면은 도시하지 않았지만, 게이트 산화막 및 폴리 게이트 등을 형성하여 트랜지스터를 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 격리막 형성방법에 있어서는 다음과 같은 효과가 있다.
첫째, 포토다이오드와 소자 격리막 사이의 디보트 부분에 볼록한 절연막을 형성함으로써 험프가 발생되는 것을 방지할 수 있다.
둘째, 디보트로 인해 게이트 폴리간의 숏트 현상을 방지할 수 있다.
셋째, 소자 격리막의 탑 코너를 별도의 공정을 통해 실시하지 않고 게르마늄 주입과 산화 공정을 통해 라운딩 구조로 형성할 수 있다.

Claims (6)

  1. 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계;
    상기 트랜치의 내부에 소자 격리막을 형성하는 단계;
    상기 소자 격리막의 코너 부분에 불순물 이온을 주입하고 산화 공정을 실시하여 상기 소자 격리막의 표면보다 돌출된 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
  2. 제 1 항에 있어서, 상기 불순물 이온은 게르마늄 이온을 주입하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  3. 제 1 항에 있어서, 상기 트랜치는
    상기 반도체 기판상에 제 1, 제 2 절연막을 차례로 형성한 후 상기 제 2 절연막 및 제 1 절연막을 선택적으로 제거하여 상기 반도체 기판의 표면에 노출시키고, 상기 제 2 절연막을 마스크로 이용하여 상기 반도체 기판을 표면으로부터 소정깊이로 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  4. 제 3 항에 있어서, 상기 제 1 절연막은 산화막, 상기 제 2 절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  5. 제 1 또는 제 3 항에 있어서, 상기 소자 격리막은
    상기 트랜치를 포함한 반도체 기판의 전면에 제 3 절연막을 형성한 후 전면에 화학기계적연마법으로 평탄화 공정을 실시하고, 상기 제 1, 제 2 절연막을 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  6. 제 1 항에 있어서, 상기 절연막은
    상기 소자 격리막의 코너 부분이 노출되도록 반도체 기판상에 포토레지스트를 형성하고, 상기 포토레지스트를 마스크로 이용하여 노출된 부분에 게르마늄 이온을 주입하며, 상기 포토레지스트를 제거하고 상기 게르마늄 이온이 주입된 반도체 기판에 산화 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
KR1020040114661A 2004-12-29 2004-12-29 반도체 소자의 격리막 형성방법 KR100628223B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114661A KR100628223B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 격리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114661A KR100628223B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 격리막 형성방법

Publications (2)

Publication Number Publication Date
KR20060075768A KR20060075768A (ko) 2006-07-04
KR100628223B1 true KR100628223B1 (ko) 2006-09-26

Family

ID=37168264

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114661A KR100628223B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 격리막 형성방법

Country Status (1)

Country Link
KR (1) KR100628223B1 (ko)

Also Published As

Publication number Publication date
KR20060075768A (ko) 2006-07-04

Similar Documents

Publication Publication Date Title
US8629023B2 (en) CMOS image sensor having double gate insulator therein and method for manufacturing the same
US7622321B2 (en) High dielectric constant spacer for imagers
KR100752185B1 (ko) 씨모스 이미지 센서 및 그 제조방법
KR100720534B1 (ko) 씨모스 이미지 센서 및 그 제조방법
KR100640980B1 (ko) 씨모스 이미지 센서의 제조방법
US7241671B2 (en) CMOS image sensor and method for fabricating the same
US7732245B2 (en) Photodiode of CMOS image sensor and method for manufacturing the same
KR100672670B1 (ko) 씨모스 이미지 센서의 제조방법
KR100606906B1 (ko) 씨모스 이미지 센서의 포토다이오드 및 그 제조방법
KR100628223B1 (ko) 반도체 소자의 격리막 형성방법
KR100752182B1 (ko) 씨모스 이미지 센서 및 그 제조방법
KR100461973B1 (ko) 시모스 이미지센서의 제조방법
US20070080413A1 (en) CMOS image sensor and method for manufacturing the same
KR100741875B1 (ko) Ｃｍｏｓ 이미지 센서 및 그의 제조 방법
KR100849825B1 (ko) 이미지센서 및 그 제조방법
KR100731099B1 (ko) 씨모스 이미지 센서 및 그 제조방법
KR20020014315A (ko) 이웃하는 화소간의 크로스 토크 및 활성영역 감소를방지할 수 있는 이미지 센서 제조 방법
KR100752183B1 (ko) 씨모스 이미지 센서의 제조방법
KR100667499B1 (ko) 시모스 이미지센서의 제조방법
KR20070033076A (ko) 기판 스트레스를 억제할 수 있는 ｃｍｏｓ 이미지 소자 및그 제조방법
KR100965220B1 (ko) 반도체 소자의 제조방법
KR20100045110A (ko) 씨모스 이미지 센서의 제조 방법
KR20020014535A (ko) 이웃하는 화소간의 크로스 토크를 효과적으로 방지할 수있는 이미지 센서 제조 방법
CN115706116A (zh) 图像传感器及其形成方法
KR20100078265A (ko) 씨모스 이미지 센서의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee