KR100625816B1 - Semiconductor device with double diffusion barrier and method for manufacturing the same - Google Patents

Semiconductor device with double diffusion barrier and method for manufacturing the same Download PDF

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KR100625816B1
KR100625816B1 KR1020050058452A KR20050058452A KR100625816B1 KR 100625816 B1 KR100625816 B1 KR 100625816B1 KR 1020050058452 A KR1020050058452 A KR 1020050058452A KR 20050058452 A KR20050058452 A KR 20050058452A KR 100625816 B1 KR100625816 B1 KR 100625816B1
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tungsten
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임관용
성민규
조흥재
양홍선
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주식회사 하이닉스반도체
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Abstract

본 발명은 매우 낮은 시트저항을 갖고 이중확산배리어를 갖는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상에 상기 기판의 표면 일부를 오픈시키는 콘택홀을 제공하는 층간절연막을 형성하는 단계, 상기 콘택홀을 포함한 층간절연막 상에 제1확산배리어를 형성하는 단계, 상기 제1확산배리어 상에 희생층을 형성하는 단계, 상기 희생층 상에 상기 콘택홀을 매립하는 금속배선용 도전막을 형성하는 단계, 상기 도전막, 희생층 및 제1확산배리어를 패터닝하여 금속배선 구조를 형성하는 단계, 및 열처리를 진행하여 상기 희생층을 삼원계 제2확산배리어로 변환시키는 단계를 포함하고, 이와 같은 본 발명은 텅스텐-실리콘-질소(W-Si-N)와 텅스텐실리사이드의 이중박막을 비트라인 등의 금속배선의 확산배리어로 적용하므로써 얇은 두께로도 확산배리어역할을 수행하므로 좀더 작은 콘택 형성에 유리한 효과가 있으며, TiN보다 상부 금속배선의 시트저항을 현저히 감소시킬 수 있어 RC 딜레이 또한 감소가 가능하여 고속동작 소자를 구현할 수 있는 효과가 있다.SUMMARY OF THE INVENTION The present invention provides a semiconductor device having a very low sheet resistance and a double diffusion barrier, and a method for manufacturing the semiconductor device. The method for manufacturing a semiconductor device of the present invention provides a contact hole for opening a portion of the surface of the substrate on the substrate. Forming an interlayer dielectric layer; forming a first diffusion barrier on the interlayer dielectric layer including the contact hole; forming a sacrificial layer on the first diffusion barrier; filling the contact hole on the sacrificial layer Forming a metal wiring conductive film, patterning the conductive film, the sacrificial layer, and the first diffusion barrier to form a metal wiring structure, and performing heat treatment to convert the sacrificial layer into a ternary second diffusion barrier. Including the present invention, the present invention is a double thin film of tungsten-silicon-nitrogen (W-Si-N) and tungsten silicide diffusion of metal wiring such as bit line By applying it as a barrier, it plays a role of diffusion barrier even at a thin thickness, which is advantageous in forming a smaller contact, and can significantly reduce the sheet resistance of the upper metal wiring than TiN. It can be effective.

금속배선, 확산배리어, 텅스텐실리사이드, 텅스텐질화층 Metal wiring, diffusion barrier, tungsten silicide, tungsten nitride layer

Description

이중확산배리어를 갖는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH DOUBLE DIFFUSION BARRIER AND METHOD FOR MANUFACTURING THE SAME}A semiconductor device having a double diffusion barrier and a manufacturing method therefor {SEMICONDUCTOR DEVICE WITH DOUBLE DIFFUSION BARRIER AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래기술에 따른 TiN/TiSix를 확산배리어로 사용하는 텅스텐비트라인의 형성 방법을 간략히 도시한 도면,1 is a view schematically illustrating a method of forming a tungsten bit line using TiN / TiSi x as a diffusion barrier according to the prior art;

도 2는 본 발명의 실시예에 따른 반도체소자의 텅스텐금속배선의 구조를 도시한 도면,2 is a view showing a structure of a tungsten metal wiring of a semiconductor device according to an embodiment of the present invention;

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 텅스텐비트라인의 형성 방법을 도시한 공정 단면도,3A to 3D are cross-sectional views illustrating a method of forming a tungsten bit line in a semiconductor device according to an embodiment of the present invention;

도 4는 W/WN/WSix가 열처리에 의해 W/W-Si-N/WSix로 변환된 상태를 나타낸 TEM 사진,4 is a TEM photograph showing a state in which W / WN / WSix is converted to W / W-Si-N / WSix by heat treatment;

도 5a 및 도 5b는 W/WN/WSix/폴리실리콘 구조를 800℃ 이상의 고온열처리한 후 H2O2를 이용하여 텅스텐을 스트립한 후 계면을 XPS로 분석한 결과,5a and 5b is a W / WN / WSix / polysilicon structure after the high temperature heat treatment of 800 ℃ or more after the tungsten strip using H 2 O 2 and the interface was analyzed by XPS,

도 6은 확산배리어 스플릿에 따른 텅스텐-폴리실리콘간 시리즈콘택저항(Chain Rc, ohms/contact)의 웨이퍼 내 분포를 나타낸 도면, FIG. 6 is a diagram illustrating a distribution in a wafer of tungsten-polysilicon series contact resistance (Chain Rc, ohms / contact) according to a diffusion barrier split;

도 7은 확산배리어 스플릿에 따른 텅스텐-폴리실리콘간 켈빈콘택저항(Kelvin Rc, Ω-cm2)의 웨이퍼 내 분포를 나타낸 도면,FIG. 7 is a diagram illustrating a distribution in a wafer of tungsten-polysilicon Kelvin contact resistance (Kelvin Rc, Ω-cm 2 ) according to a diffusion barrier split; FIG.

도 8은 확산배리어 스플릿에 따른 비트라인의 시트저항 특성을 나타낸 도면.8 illustrates sheet resistance characteristics of a bit line according to a diffusion barrier split.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체기판 22 : 층간절연막21 semiconductor substrate 22 interlayer insulating film

23 : 비트라인콘택홀 24 : 텅스텐실리사이드층23: bit line contact hole 24: tungsten silicide layer

25 : 텅스텐질화층 25a : W-Si-N25: tungsten nitride layer 25a: W-Si-N

26 : 텅스텐층 27 : 하드마스크절연막26 tungsten layer 27 hard mask insulating film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 이중확산배리어를 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor device having a double diffusion barrier and a manufacturing method thereof.

DRAM 등의 메모리소자의경우, 비트라인의 저항을 낮추기 위해서 텅스텐실리사이드(WSix, x=0.5 3.0) 대신 텅스텐(W)이 사용되고 있다. 텅스텐 비트라인의 경우, TiN/TiSix 이중박막을 확산배리어로 적용하고 있는데, 이는 하부 기판의 실리콘 또는 폴리실리콘 등과의 콘택부위의 텅스텐 또는 실리콘의 상호확산을 억제하는 동시에 매우 낮은 접촉저항(Contact resistance, Rc)을 얻을 수 있기 때문이다.In memory devices such as DRAM, tungsten (W) is used instead of tungsten silicide (WSix, x = 0.5 3.0) in order to lower the resistance of the bit line. In the case of tungsten bit line, TiN / TiSix double thin film is applied as a diffusion barrier, which suppresses the interdiffusion of tungsten or silicon in the contact area with silicon or polysilicon of the lower substrate and at the same time, has very low contact resistance ( This is because Rc) can be obtained.

도 1은 종래기술에 따른 TiN/TiSix를 확산배리어로 사용하는 텅스텐비트라인의 형성 방법을 간략히 도시한 도면이다.1 is a view briefly illustrating a method of forming a tungsten bit line using TiN / TiSi x as a diffusion barrier according to the prior art.

도 1을 참조하면, 실리콘을 포함하는 기판(11) 상부에 층간절연막(12)을 형성한다.Referring to FIG. 1, an interlayer insulating layer 12 is formed on a substrate 11 including silicon.

이어서, 층간절연막(12)을 식각하여 기판(11)의 일부를 오픈시키는 콘택홀을 형성하고, 콘택홀을 포함한 층간절연막(12) 상에 확산배리어층으로서 티타늄층(Ti, 13)과 티타늄질화층(TiN, 14)을 형성한다.Subsequently, the interlayer insulating film 12 is etched to form a contact hole for opening a part of the substrate 11, and titanium nitride (Ti) 13 and titanium nitride are used as the diffusion barrier layer on the interlayer insulating film 12 including the contact hole. A layer TiN 14 is formed.

이어서, 열처리를 통해 티타늄층(13)과 기판(11)의 반응을 유도하여 티타늄실리사이드층(TiSix, 15)을 형성한 후, 티타늄질화층(14) 상에 콘택홀을 채울때까지 텅스텐층(16)을 형성하고, 텅스텐층(16) 상에 하드마스크절연막(17)을 형성한다.Subsequently, the titanium layer 13 is reacted with the substrate 11 through heat treatment to form a titanium silicide layer (TiSix, 15), and a tungsten layer (tungsten) is filled until the contact hole is filled on the titanium nitride layer 14. 16, and a hard mask insulating film 17 is formed on the tungsten layer 16.

이어서, 비트라인패터닝 공정을 진행하여 티타늄실리사이드층(15), 티타늄층(13)과 티타늄질화층(14)을 확산배리어로 하는 텅스텐층(16) 및 하드마스크절연막(17)으로 이루어지는 텅스텐비트라인(100)을 형성한다.Subsequently, the bit line patterning process is performed to form a tungsten bit line including a tungsten layer 16 and a hard mask insulating layer 17 having the titanium silicide layer 15, the titanium layer 13, and the titanium nitride layer 14 as diffusion barriers. Form 100.

그러나, 종래기술은 티타늄실리사이드층, 티타늄층 및 티타늄질화층(TiN/Ti/TiSix)를 텅스텐비트라인(100)과 기판(11) 사이의 확산배리어로 사용할 경우 다음과 같은 문제가 있다.However, the prior art has the following problems when the titanium silicide layer, the titanium layer and the titanium nitride layer (TiN / Ti / TiSix) are used as the diffusion barrier between the tungsten bit line 100 and the substrate 11.

산화막 또는 실리콘 상부에 형성된 텅스텐층의 경우에는 벌크특성과 비슷한 매우 낮은 비저항(ρ=15μΩcm) 특성을 보이지만, 티타늄질화층(14) 상부에 형성되 는 텅스텐층의 경우에는 티타늄질화층(14)의 다결정성에 의해 그 위에 증착되는 텅스텐층의 그레인사이즈(Grain size)가 상대적으로 매우 작아지면서 상대적으로 높은 비저항(ρ=25∼30μΩcm) 특성을 갖는 텅스텐층이 형성된다.In the case of the tungsten layer formed on the oxide film or silicon, it shows very low resistivity (ρ = 15μ 특성 cm) characteristics similar to the bulk characteristics, but in the case of the tungsten layer formed on the titanium nitride layer 14, the polycrystal of the titanium nitride layer 14 The grain size of the tungsten layer deposited thereon is relatively small by the castle, and a tungsten layer having a relatively high resistivity (ρ = 25 to 30 μm cm) is formed.

최근에 DRAM 소자의 경우, 고속(High speed) 및 저전력(Low power) 동작을 요구하고 있기 때문에 점차 낮은 동작전압을 요구하고 있으며, 이는 센싱마진이 매우 작아짐을 의미한다. 특히, 비트라인과 그 주변의 층간절연막(ILD)에 의한 기생캐패시턴스가 이 센싱마진에 매우 큰 영향을 미치는 것으로 알려져 있으며, 이를 위해 층간절연막 물질을 낮은 유전상수값(low-k)을 갖는 물질로 사용하는 방법 또는 비트라인을 낮은 시트저항을 갖는 메탈을 사용하여 비트라인스택의 두께를 낮추는 방법 등이 연구되고 있다.Recently, since DRAM devices require high speed and low power operation, a lower operating voltage is required, which means that the sensing margin is very small. In particular, the parasitic capacitance caused by the bit line and the interlayer dielectric (ILD) around it is known to have a very significant effect on the sensing margin. For this purpose, the interlayer dielectric is a low-k material. A method of using or a method of lowering the thickness of the bit line stack by using a metal having a low sheet resistance as a bit line has been studied.

그러나, 낮은 유전상수값을 갖는 절연물질을 사용하고, 텅스텐비트라인을 사용한다고 하더라도, 확산배리어가 티타늄질화층을 포함하고 있는 경우에는 텅스텐비트라인의 저항을 낮추는데 한계가 있어 고속 및 저전력 동작을 위한 반도체소자를 구현하기가 어렵다. 이러한 문제는 텅스텐층을 배선물질로 사용하고 티타늄질화층을 확산배리어로 사용하는 모든 텅스텐배선에서 발생한다.However, even when using an insulating material having a low dielectric constant and using a tungsten bit line, when the diffusion barrier includes a titanium nitride layer, there is a limit to lowering the resistance of the tungsten bit line for high speed and low power operation. It is difficult to implement a semiconductor device. This problem occurs in all tungsten wirings that use tungsten as the wiring material and titanium nitride as the diffusion barrier.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 매우 낮은 시트저항을 갖고 이중확산배리어를 갖는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor device having a very low sheet resistance and a double diffusion barrier and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명의 반도체소자는 기판, 상기 기판 상의 콘택홀을 제공하는 층간절연막, 상기 콘택홀에 매립되는 금속배선, 및 상기 금속배선과 상기 기판간의 상호확산을 방지하기 위한 실리사이드계 제1확산배리어와 금속원자, 실리콘 및 질소가 혼합된 제2확산배리어의 이중 확산배리어를 포함하는 것을 특징으로 하고, 상기 제1확산배리어는 WSix, TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix 또는 NiSix 중에서 선택된 어느 하나를 사용할 수 있으며, 상기 실리사이드 물질들에서 x=0.5∼3.0 범위인 것을 특징으로 하며, 상기 제2확산배리어는 Ta-Si-N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N 또는 Ni-Si-N 중에서 선택된 어느 하나인 것을 특징으로 한다.The semiconductor device of the present invention for achieving the above object is a substrate, an interlayer insulating film for providing a contact hole on the substrate, a metal wiring buried in the contact hole, and a silicide system for preventing mutual diffusion between the metal wiring and the substrate And a double diffusion barrier of a first diffusion barrier and a second diffusion barrier in which a metal atom, silicon, and nitrogen are mixed. The first diffusion barrier includes WSi x , TaSi x , TiSi x , MoSi x , HfSi x. , ZrSi x , CoSi x or NiSi x may be used, and in the silicide materials, x = 0.5 to 3.0, and the second diffusion barrier may include Ta-Si-N, Ti-Si. It is characterized in that any one selected from -N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N or Ni-Si-N.

그리고, 본 발명의 반도체소자의 제조 방법은 기판 상에 상기 기판의 표면 일부를 오픈시키는 콘택홀을 제공하는 층간절연막을 형성하는 단계, 상기 콘택홀을 포함한 층간절연막 상에 제1확산배리어를 형성하는 단계, 상기 제1확산배리어 상에 희생층을 형성하는 단계, 상기 희생층 상에 상기 콘택홀을 매립하는 금속배선용 도전막을 형성하는 단계, 상기 도전막, 희생층 및 제1확산배리어를 패터닝하여 금속배선 구조를 형성하는 단계, 및 열처리를 진행하여 상기 희생층을 삼원계 제2확산배리어로 변환시키는 단계를 포함하는 것을 특징으로 하며, 상기 제2확산배리어를 형성하기 위한 열처리는 600℃∼900℃의 온도에서 비활성가스분위기, NH3 분위기 또는 진공상태에서 10초∼1시간동안 진행하는 것을 특징으로 하고, 상기 제1확산배리 어는 WSix, TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix 또는 NiSix 중에서 선택된 어느 하나로 형성하며, 상기 x=0.5∼3.0 범위인 것을 특징으로 하며, 상기 제2확산배리어는 Ta-Si-N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N 또는 Ni-Si-N 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하고, 상기 희생층은 텅스텐질화층으로 형성하는 것을 특징으로 하며, 상기 금속배선용 도전막은 텅스텐, Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt 또는 Ru 중에 선택되는 어느 하나의 메탈물질로 형성하는 것을 특징으로 하며, 상기 기판은 폴리실리콘 또는 폴리실리콘저마늄(Poly-Si1-xGex, x=0.01∼0.99)으로 형성하는 것을 특징으로 한다.In the method of manufacturing a semiconductor device of the present invention, forming an interlayer insulating film providing a contact hole for opening a portion of the surface of the substrate on a substrate, and forming a first diffusion barrier on the interlayer insulating film including the contact hole. Forming a sacrificial layer on the first diffusion barrier; forming a conductive film for metal wiring filling the contact hole on the sacrificial layer; patterning the conductive film, the sacrificial layer, and the first diffusion barrier And forming a wiring structure, and performing heat treatment to convert the sacrificial layer into a ternary second diffusion barrier, wherein the heat treatment for forming the second diffusion barrier is 600 ° C to 900 ° C. 10 seconds to 1 hour in an inert gas atmosphere, NH 3 atmosphere or vacuum at a temperature of, wherein the first diffusion barrier is WSi x , TaSi x , TiSi x , MoSi x , HfSi x , ZrSi x , CoSi x or NiSi x , and formed in any one of the above x = 0.5 to 3.0, characterized in that the second diffusion barrier is Ta-Si-N, Ti -Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N or Ni-Si-N, characterized in that formed by any one of, the sacrificial layer is tungsten Characterized in that it is formed of a nitride layer, the conductive film for metal wiring is formed of any one metal material selected from tungsten, Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt or Ru The substrate may be formed of polysilicon or polysilicon germanium (Poly-Si 1-x G ex , x = 0.01 to 0.99).

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명의 실시예에 따른 반도체소자의 텅스텐금속배선의 구조를 도시한 도면이다.2 is a view showing the structure of a tungsten metal wiring of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 기판(21) 상부에 비트라인콘택홀(23)을 제공하는 층간절연막(22)이 형성되고, 비트라인콘택홀(23)의 내부 측벽과 바닥에 텅스텐실리사이드층(24)과 W-Si-N(25a)의 이중박막으로 된 확산배리어가 형성되고, 확산배리어 상에 비트라인콘택홀(23)을 채우는 텅스텐층(26)과 하드마스크절연막(27)으로 이루어지는 텅스텐비트라인(200)이 형성되어 있다.Referring to FIG. 2, an interlayer insulating layer 22 is formed on the substrate 21 to provide the bit line contact hole 23, and the tungsten silicide layer 24 is formed on the inner sidewall and the bottom of the bit line contact hole 23. And a diffusion barrier formed of a double thin film of W-Si-N (25a) and formed of a tungsten layer 26 and a hard mask insulating layer 27 filling the bit line contact hole 23 on the diffusion barrier. 200 is formed.

도 2에서, 텅스텐비트라인(200)과 기판(21)간 상호확산을 방지하기 위한 확 산배리어로서, 실리사이드계 제1확산배리어인 텅스텐실리사이드층(24)과 삼원계 제2확산배리어인 W-Si-N(25a)의 이중박막을 이용하고 있다.In FIG. 2, as a diffusion barrier for preventing mutual diffusion between the tungsten bit line 200 and the substrate 21, the tungsten silicide layer 24, which is the silicide-based first diffusion barrier, and the ternary-type second diffusion barrier, W−, are used. A double thin film of Si-N (25a) is used.

여기서, 텅스텐실리사이드층(24)외 제1확산배리어 물질로는 TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix 또는 NiSix 중에서 선택된 어느 하나를 사용할 수 있으며, 상기 실리사이드 물질들에서 x=0.5∼3.0 범위이다. 그리고, 삼원계 제2확산배리어는 W-Si-N(25a)외에 Ta-Si-N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N 또는 Ni-Si-N 중에서 선택된 어느 하나를 사용할 수 있다.The first diffusion barrier material other than the tungsten silicide layer 24 may be any one selected from TaSi x , TiSi x , MoSix, HfSix, ZrSi x , CoSi x, or NiSi x , wherein x = in the silicide materials. In the range from 0.5 to 3.0. In addition to the W-Si-N (25a), the ternary secondary diffusion barrier includes Ta-Si-N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co- Any one selected from Si-N or Ni-Si-N can be used.

후술하겠지만, 삼원계 제2확산배리어는 희생층으로 텅스텐질화층을 형성한 후 열처리에 의해 변환시킨 것이다.As will be described later, the ternary second diffusion barrier is formed by forming a tungsten nitride layer as a sacrificial layer and then converting it by heat treatment.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 텅스텐비트라인의 형성 방법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of forming a tungsten bit line in a semiconductor device according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 실리콘을 포함하는 기판(21) 상부에 층간절연막(22)을 형성한다. 이때, 기판(21)은 비트라인 아래에 형성되는 여러 실리콘을 포함하는 물질들이다. 예컨대, 실리콘기판, 게이트전극을 위한 실리사이드 및 메탈 또는 랜딩플러그를 위한 폴리실리콘 및 에피택셜실리콘 중에서 선택된 어느 하나 또는 이들의 조합일 수 있다. 한편, 기판(21)은 폴리실리콘저마늄(Poly-Si1-xGex, x=0.01∼0.99)을 사용할 수도 있다.As shown in FIG. 3A, an interlayer insulating film 22 is formed on the substrate 21 containing silicon. At this time, the substrate 21 is a material containing a plurality of silicon formed under the bit line. For example, it may be any one selected from silicon substrates, silicides for gate electrodes, and polysilicon and epitaxial silicon for metal or landing plugs. The substrate 21 may be made of polysilicon germanium (Poly-Si 1-x G ex , x = 0.01 to 0.99).

이어서, 층간절연막(22) 상에 비트라인콘택 형성을 위한 마스크 및 식각을 진행하여 기판(21)의 표면 일부를 개방시키는 비트라인콘택홀(23)을 형성한다.Subsequently, a mask and an etching process are performed on the interlayer insulating layer 22 to form a bit line contact hole 23 that opens a part of the surface of the substrate 21.

도 3b에 도시된 바와 같이, 비트라인콘택홀(23)이 형성된 층간절연막(22) 상에 제1확산배리어 역할을 하는 텅스텐실리사이드층(WSix, x=0.5∼3.0)(24)을 형성한다. 이때, 텅스텐실리사이드층(24)은 비정질(Amorphous)이며, 50Å∼200Å 두께로 형성한다.As shown in FIG. 3B, a tungsten silicide layer (WSi x , x = 0.5 to 3.0) 24 serving as a first diffusion barrier is formed on the interlayer insulating film 22 having the bit line contact hole 23 formed therein. . At this time, the tungsten silicide layer 24 is amorphous, and is formed to have a thickness of 50 to 200 mW.

이어서, 텅스텐실리사이드층(24) 상에 희생층 역할을 하는 비정질의 텅스텐질화층(WN, 25)을 형성하는데, 텅스텐질화층(25)은 30Å∼150Å 두께로 형성한다. 이때, 텅스텐질화층(25)에서 질소(N)의 함량은 20%∼50%이다.Subsequently, an amorphous tungsten nitride layer (WN) 25 is formed on the tungsten silicide layer 24 to serve as a sacrificial layer. The tungsten nitride layer 25 is formed to have a thickness of 30 kPa to 150 kPa. At this time, the content of nitrogen (N) in the tungsten nitride layer 25 is 20% to 50%.

상기와 같은 텅스텐실리사이드층(24) 및 텅스텐질화층(25)은 스텝커버리지(Step coverage) 특성이 70% 이상으로 우수한 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 사용하여 증착한다.The tungsten silicide layer 24 and the tungsten nitride layer 25 are deposited using chemical vapor deposition (CVD) or atomic layer deposition (ALD), which has a step coverage of 70% or more.

그리고, 텅스텐실리사이드층(24)외 제1확산배리어 물질로는 TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix 또는 NiSix 중에서 선택된 어느 하나를 사용할 수 있으며, 상기 실리사이드 물질들에서 x=0.5∼3.0 범위이다.As the first diffusion barrier material other than the tungsten silicide layer 24, any one selected from TaSi x , TiSi x , MoSix, HfSix, ZrSi x , CoSi x, or NiSi x may be used, and x = in the silicide materials. In the range from 0.5 to 3.0.

도 3c에 도시된 바와 같이, 텅스텐질화층(25) 상에 텅스텐층(26)과 하드마스크절연막(27)을 차례로 형성한다.As shown in FIG. 3C, the tungsten layer 26 and the hard mask insulating layer 27 are sequentially formed on the tungsten nitride layer 25.

이어서, 비트라인패터닝을 통해 텅스텐비트라인(200)을 형성한다. 이때, 텅스텐비트라인(200)은 텅스텐층(26)과 하드마스크절연막(27)으로 이루어지며, 기판(21)과의 상호확산을 방지하기 위한 확산배리어 물질로 텅스텐실리사이드층(24)과 텅스텐질화층(25)의 이중 확산배리어를 사용한다.Next, the tungsten bit line 200 is formed through bit line patterning. In this case, the tungsten bit line 200 is formed of a tungsten layer 26 and a hard mask insulating layer 27, and a tungsten silicide layer 24 and tungsten nitride are used as a diffusion barrier material to prevent mutual diffusion with the substrate 21. The double diffusion barrier of layer 25 is used.

텅스텐비트라인(200)을 구성하는 텅스텐층(26)은 실질적으로 비트라인 역할을 하는 것이며, 이러한 텅스텐층(26) 외에 다른 비트라인 물질로는 Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt 또는 Ru 중에 선택되는 어느 하나의 메탈물질을 사용한다. 그리고, 하드마스크절연막(27)은 실리콘질화막(Si3N4), 실리콘산화막(SiO2) 또는 알루미나(Al2O3)를 사용하며, 이들 물질의 이중구조 또는 삼중구조를 사용할 수도 있다.The tungsten layer 26 constituting the tungsten bit line 200 serves as a bit line, and other bit line materials other than the tungsten layer 26 include Ta, Ti, Mo, Hf, Zr, Co, Cr. One metal material selected from among Ni, Pt or Ru is used. The hard mask insulating film 27 may be formed of a silicon nitride film (Si 3 N 4 ), a silicon oxide film (SiO 2 ), or an alumina (Al 2 O 3 ), and a double or triple structure of these materials may be used.

도 3d에 도시된 바와 같이, 열처리를 진행하여 텅스텐질화층(25)을 비정질의 텅스텐-실리콘-질소가 혼합된 삼원계 제2확산배리어, 즉 W-Si-N(25a)으로 바꾸어준다. 여기서, W-Si-N(25a)은 열처리중에 텅스텐질화층(25)이 텅스텐과 질소로 분해되면서 방출되는 질소와 텅스텐실리사이드층(24)이 반응하여 텅스텐실리사이드층(24) 표면에 형성되는 것이다. 따라서, 텅스텐질화층(25)은 W-Si-N(25a)을 형성하기 위한 희생층으로 작용한다.As shown in FIG. 3D, the heat treatment is performed to convert the tungsten nitride layer 25 into a ternary second diffusion barrier in which amorphous tungsten-silicon-nitrogen is mixed, that is, W-Si-N 25a. Here, the W-Si-N 25a is formed on the surface of the tungsten silicide layer 24 by reacting nitrogen and the tungsten silicide layer 24 which are released as the tungsten nitride layer 25 is decomposed into tungsten and nitrogen during the heat treatment. . Therefore, the tungsten nitride layer 25 serves as a sacrificial layer for forming W-Si-N 25a.

위와 같은, W-Si-N(25a)은 제2확산배리어 역할을 하는 텅스텐질화층(25)이 바뀐 것이므로 제2확산배리어 역할을 한다. 따라서, 본 발명은 제1확산배리어 역할을 하는 텅스텐실리사이드층(24)과 제2확산배리어 역할을 하는 W-Si-N(25a)의 이중박막으로 된 확산배리어를 형성한다.As described above, the W-Si-N 25a serves as a second diffusion barrier because the tungsten nitride layer 25 serving as the second diffusion barrier is replaced. Accordingly, the present invention forms a diffusion barrier comprising a double layer of tungsten silicide layer 24 serving as a first diffusion barrier and a W-Si-N 25a serving as a second diffusion barrier.

상기 W-Si-N(25a)을 형성하기 위한 열처리는 600℃∼900℃의 온도에서 질소(N2), 아르곤(Ar) 등의 비활성가스분위기, NH3 분위기 또는 진공상태에서 10초∼1시간동안 진행한다. 그리고, W-Si-N(25a)은 열처리에 의해 20Å∼100Å 두께로 형성 하고, 막내 실리콘 조성은 5%∼30%이다.The heat treatment for forming the W-Si-N (25a) is an inert gas atmosphere such as nitrogen (N 2 ), argon (Ar) at a temperature of 600 ℃ to 900 ℃, NH 3 atmosphere or 10 seconds to 1 in a vacuum state Proceed for time. The W-Si-N 25a is formed to a thickness of 20 kPa to 100 kPa by heat treatment, and the silicon composition in the film is 5% to 30%.

한편, 텅스텐실리사이드층(24)외에 제1확산배리어로 TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix 또는 NiSix 중에서 선택된 어느 하나로 형성하는 경우, 삼원계 확산배리어는 Ta-Si-N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N 또는 Ni-Si-N 중에서 선택된 어느 하나가 된다.On the other hand, when the first diffusion barrier other than the tungsten silicide layer 24 is formed of any one selected from TaSi x , TiSi x , MoSi x , HfSi x , ZrSi x , CoSi x, or NiSi x , the ternary diffusion barrier is Ta-Si. Or any one selected from -N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N, or Ni-Si-N.

도 4는 W/WN/WSix가 열처리에 의해 W/W-Si-N/WSix로 변환된 상태를 나타낸 TEM 사진으로서, 텅스텐(W)과 실리콘(Si) 사이에 WSix와 W-Si-N의 이중 확산배리어가 형성되고 있음을 알 수 있다.FIG. 4 is a TEM photograph showing a state in which W / WN / WSix is converted to W / W-Si-N / WSix by heat treatment. FIG. 4 is a diagram illustrating the WSix and W-Si-N between tungsten (W) and silicon (Si). It can be seen that a double diffusion barrier is formed.

도 5a 및 도 5b는 W/WN/WSix/폴리실리콘 구조를 800℃ 이상의 고온열처리한 후 H2O2를 이용하여 텅스텐을 스트립한 후 계면을 XPS로 분석한 결과로서, 가로축은 결합에너지(binding energy)이고, 세로축은 강도(intensity)를 나타낸다.5A and 5B show a result of analyzing the interface by XPS after stripping tungsten using H 2 O 2 after heating the W / WN / WSix / polysilicon structure at a high temperature of 800 ° C. or higher. energy, and the vertical axis represents intensity.

도 5a 및 도 5b를 참조하면, 텅스텐스트립후 "Si 2p 스펙트럼"에서는 거의 Si-N 피크가 관찰되지 않지만(도 5a 참조), "N 1s 스펙트럼"에서는 상당량의 N-Si 피크가 관찰되고 있다(도 5b 참조).5A and 5B, almost no Si-N peak is observed in the "Si 2p spectrum" after tungsten strip (see FIG. 5A), but a considerable amount of N-Si peak is observed in the "N 1s spectrum" (see FIG. 5A). 5b).

이는 WN이 W와 N으로 분해되면서 WSix 반응하여 W-Si-N이 형성되었음을 의미한다.(Si 2p 스펙트럼에서는 Si-N 피크가 관찰되지 않은 것으로 볼 때 Si-N 절연막은 형성되지 않았음). This means that W-Si-N was formed by WSix reaction as WN was decomposed into W and N. (Si-N insulating film was not formed when Si-N peak was not observed in Si 2p spectrum.)

도 6은 확산배리어 스플릿에 따른 텅스텐-폴리실리콘간 시리즈콘택저항(Chain Rc, ohms/contact)의 웨이퍼 내 분포를 나타낸 도면으로서, n+ 폴리실리콘 상에서의 시리즈콘택저항과 p+ 폴리실리콘 상에서의 시리즈콘택저항을 비교한 것으로, 시리즈콘택저항은 p+ 폴리실리콘 상에서 더 크다.FIG. 6 is a diagram illustrating the distribution in a wafer of tungsten-polysilicon series contact resistance (Chain Rc, ohms / contact) according to the diffusion barrier split, and the series contact resistance on n + polysilicon and series contact resistance on p + polysilicon. In comparison, the series contact resistance is larger on p + polysilicon.

도 6을 참조하면, n+ 폴리실리콘상에서는 W/TiN/TiSix 비트라인보다 W/W-Si-N/WSix 비트라인의 시리즈콘택저항이 더 크고, p+ 폴리실리콘상에서는 W/W-Si-N/WSix 비트라인보다 W/TiN/TiSix 비트라인의 시리즈콘택저항이 더 크다. 6, the series contact resistance of the W / W-Si-N / WSix bit line is larger than that of the W / TiN / TiSix bit line on n + polysilicon, and W / W-Si-N / WSix on p + polysilicon. The series contact resistance of the W / TiN / TiSix bit line is larger than the bit line.

그리고, 시리즈콘택저항은 웨이퍼 내에서 큰 차이 없이 균일하게 측정되고 있음을 알 수 있다.In addition, it can be seen that the series contact resistance is measured uniformly without significant difference in the wafer.

p+ 폴리실리콘상에서의 콘택저항을 좀 더 정확하게 측정하기 위해 켈빈콘택저항을 측정한다.Kelvin contact resistance is measured to more accurately measure contact resistance on p + polysilicon.

도 7은 확산배리어 스플릿에 따른 텅스텐-폴리실리콘간 켈빈콘택저항(Kelvin Rc, Ω-cm2)의 웨이퍼 내 분포를 나타낸 도면으로서, 50㎂의 힘(forcing)을 가하여 p+ 폴리실리콘 상에서 켈빈콘택저항을 측정한 것이며, 콘택사이즈는 0.18×0.18㎛2이다.FIG. 7 is a diagram illustrating an in-wafer distribution of tungsten-polysilicon Kelvin contact resistance (Kelvin Rc, Ω-cm 2 ) according to a diffusion barrier split, and a kelvin contact resistance on p + polysilicon by applying a force of 50 kV. The contact size is 0.18 × 0.18 µm 2 .

도 7을 참조하면, W/TiN/TiSix 비트라인보다 W/W-Si-N/WSix 비트라인의 켈빈콘택저항이 더 작음을 알 수 있다.Referring to FIG. 7, it can be seen that the Kelvin contact resistance of the W / W-Si-N / WSix bit line is smaller than that of the W / TiN / TiSix bit line.

도 8은 확산배리어 스플릿에 따른 비트라인의 시트저항 특성을 나타낸 도면이다.8 is a diagram illustrating sheet resistance characteristics of a bit line according to a diffusion barrier split.

도 8을 참조하면, W/TiN/TiSix 비트라인에 비해 W/W-Si-N/WSix 비트라인의 시트저항이 60% 정도 낮음을 알 수 있다. 이때, W의 두께는 40nm로 동일하게 하여 측정하였다.Referring to FIG. 8, it can be seen that the sheet resistance of the W / W-Si-N / WSix bit line is about 60% lower than that of the W / TiN / TiSix bit line. At this time, the thickness of W was measured in 40 nm.

상술한 실시예에서는 텅스텐층을 비트라인에 적용하는 경우를 예로 들었으나, 본 발명은 반도체소자의 금속배선 공정의 확산배리어에 적용이 가능하다.In the above-described embodiment, the case where the tungsten layer is applied to the bit line is taken as an example, but the present invention can be applied to the diffusion barrier of the metal wiring process of the semiconductor device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 텅스텐-실리콘-질소(W-Si-N)와 텅스텐실리사이드의 이중박막을 비트라인 등의 금속배선의 확산배리어로 적용하므로써 얇은 두께로도 확산배리어역할을 수행하므로 좀더 작은 콘택 형성에 유리한 효과가 있다.The present invention described above forms a smaller contact by applying a double barrier film of tungsten-silicon-nitrogen (W-Si-N) and tungsten silicide as a diffusion barrier of a metal wiring such as a bit line, thereby forming a smaller contact. Has a beneficial effect.

그리고, TiN보다 상부 금속배선의 시트저항을 현저히 감소시킬 수 있어 RC 딜레이 또한 감소가 가능하여 고속동작 소자를 구현할 수 있는 효과가 있다.In addition, since the sheet resistance of the upper metal wiring can be significantly reduced than TiN, the RC delay can also be reduced, thereby implementing a high-speed operation device.

Claims (17)

기판;Board; 상기 기판 상의 콘택홀을 제공하는 층간절연막;An interlayer insulating film providing a contact hole on the substrate; 상기 콘택홀에 매립되는 금속배선; 및A metal wiring embedded in the contact hole; And 상기 금속배선과 상기 기판간의 상호확산을 방지하기 위한 실리사이드계 제1확산배리어와 금속원자, 실리콘 및 질소가 혼합된 제2확산배리어의 이중 확산배리어Double diffusion barrier of a silicide based first diffusion barrier and a second diffusion barrier in which metal atoms, silicon and nitrogen are mixed to prevent mutual diffusion between the metal wiring and the substrate. 를 포함하는 반도체 소자.Semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제2확산배리어에서,In the second diffusion barrier, 막내 실리콘 조성이 5%∼30%인 것을 특징으로 하는 반도체 소자.A semiconductor device having a silicon composition in the film of 5% to 30%. 제2항에 있어서,The method of claim 2, 상기 제2확산배리어는, 20Å∼100Å 두께인 것을 특징으로 하는 반도체 소자.The second diffusion barrier has a thickness of 20 ns to 100 ns. 제1항에 있어서,The method of claim 1, 상기 제1확산배리어는,The first diffusion barrier, 비정질의 실리사이드 물질인 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that the amorphous silicide material. 제4항에 있어서,The method of claim 4, wherein 상기 제1확산배리어는,The first diffusion barrier, 50Å∼200Å 두께인 것을 특징으로 하는 반도체 소자.A semiconductor device having a thickness of 50 kV to 200 kV. 제1항에 있어서,The method of claim 1, 상기 금속배선은,The metal wiring, 텅스텐, Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt 또는 Ru 중에 선택되는 어느 하나의 메탈물질인 것을 특징으로 하는 반도체소자.A semiconductor device comprising any one of metal materials selected from tungsten, Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt or Ru. 제1항에 있어서,The method of claim 1, 상기 기판은,The substrate, 폴리실리콘 또는 폴리실리콘저마늄(Poly-Si1-xGex, x=0.01∼0.99)인 것을 특징으로 하는 반도체소자.Polysilicon or polysilicon germanium (Poly-Si 1-x G ex , x = 0.01 to 0.99), the semiconductor device characterized in that. 제1항에 있어서,The method of claim 1, 상기 제1확산배리어는 WSix, TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix 또는 NiSix 중에서 선택된 어느 하나를 사용할 수 있으며, 상기 실리사이드 물질들에서 x=0.5∼3.0 범위인 것을 특징으로 하는 반도체소자.The first diffusion barrier may use any one selected from WSi x , TaSi x , TiSi x , MoSi x , HfSi x , ZrSi x , CoSi x or NiSi x , wherein x = 0.5 to 3.0 in the silicide materials. A semiconductor device, characterized in that. 제1항 또는 제8항에 있어서,The method according to claim 1 or 8, 상기 제2확산배리어는,The second diffusion barrier, Ta-Si-N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N 또는 Ni-Si-N 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체소자.Ta-Si-N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N or Ni-Si-N characterized in that any one selected from Semiconductor device. 기판 상에 상기 기판의 표면 일부를 오픈시키는 콘택홀을 제공하는 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the substrate to provide a contact hole for opening a portion of the surface of the substrate; 상기 콘택홀을 포함한 층간절연막 상에 제1확산배리어를 형성하는 단계;Forming a first diffusion barrier on the interlayer insulating film including the contact hole; 상기 제1확산배리어 상에 희생층을 형성하는 단계;Forming a sacrificial layer on the first diffusion barrier; 상기 희생층 상에 상기 콘택홀을 매립하는 금속배선용 도전막을 형성하는 단계;Forming a conductive film for metal wiring to fill the contact hole on the sacrificial layer; 상기 도전막, 희생층 및 제1확산배리어를 패터닝하여 금속배선 구조를 형성하는 단계; 및Patterning the conductive layer, the sacrificial layer, and the first diffusion barrier to form a metallization structure; And 열처리를 진행하여 상기 희생층을 삼원계 제2확산배리어로 변환시키는 단계Performing a heat treatment to convert the sacrificial layer into a ternary second diffusion barrier 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제10항에 있어서,The method of claim 10, 상기 제2확산배리어를 형성하기 위한 열처리는,The heat treatment for forming the second diffusion barrier, 600℃∼900℃의 온도에서 비활성가스분위기, NH3 분위기 또는 진공상태에서 10초∼1시간동안 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it proceeds for 10 seconds to 1 hour in an inert gas atmosphere, NH 3 atmosphere or vacuum at a temperature of 600 ℃ to 900 ℃. 제10항에 있어서,The method of claim 10, 상기 제2확산배리어는,The second diffusion barrier, 20Å∼100Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method for manufacturing a semiconductor device, characterized in that it is formed in a thickness of 20 kV to 100 kV. 제10항에 있어서,The method of claim 10, 상기 제1확산배리어는,The first diffusion barrier, WSix, TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix 또는 NiSix 중에서 선택된 어느 하나로 형성하며, 상기 x=0.5∼3.0 범위인 것을 특징으로 하는 반도체소자의 제조 방법.Forming any one selected from WSi x , TaSi x , TiSi x , MoSi x , HfSi x , ZrSi x , CoSi x or NiSi x , wherein x = 0.5 to 3.0. 제13항에 있어서,The method of claim 13, 상기 제2확산배리어는,The second diffusion barrier, Ta-Si-N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N 또는 Ni-Si-N 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.Ta-Si-N, Ti-Si-N, Mo-Si-N, Hf-Si-N, Zr-Si-N, Co-Si-N or Ni-Si-N, characterized in that formed in any one A method for manufacturing a semiconductor device. 제10항에 있어서,The method of claim 10, 상기 희생층은,The sacrificial layer, 텅스텐질화층으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed of a tungsten nitride layer. 제10항에 있어서,The method of claim 10, 상기 금속배선용 도전막은,The conductive film for metal wiring, 텅스텐, Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt 또는 Ru 중에 선택되는 어느 하나의 메탈물질로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed of any one metal material selected from tungsten, Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt or Ru. 제10항에 있어서,The method of claim 10, 상기 기판은,The substrate, 폴리실리콘 또는 폴리실리콘저마늄(Poly-Si1-xGex, x=0.01∼0.99)으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that formed of polysilicon or polysilicon germanium (Poly-Si 1-x G ex , x = 0.01 to 0.99).
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