KR100623664B1 - Method for dissipating heat on address electrode drive chips of plasma display panel - Google Patents

Method for dissipating heat on address electrode drive chips of plasma display panel Download PDF

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Abstract

플라즈마 표시판(PDP)의 어드레스 전극 드라이브 칩 상의 열을 소산하는 방법은, 구동을 위하여 상기 어드레스 전극 드라이브 칩들에 외부 전압 펄스 회로를 접속하는 단계; 제어 회로가 상기 외부 전압 펄스 회로와 각각의 상기 어드레스 전극 드라이브 칩 양자에 있어서의 복수의 스위치의 스위칭 순서를 제어하도록 하는 단계; 각각의 상기 어드레스 전극 드라이브 칩에 외부의 전압 레벨 또는 영 볼트를 발생시키어 그것을 PDP의 복수의 어드레스 전극의 각각에 적용하는 단계; 그리고 스위칭하는 동안의 각각의 상기 어드레스 전극 드라이브 칩의 상기 스위치들에 있어서의 스위칭 손실을 상기 외부 전압 펄스 회로에 모조리 옮기는 단계를 포함한다. 상기 방법은 스위치들의 스위칭 손실에 의하여 야기되는 열이 드라이브 칩들 상에 축적되지 않도록 방지할 수 있다.A method of dissipating heat on an address electrode drive chip of a plasma display panel includes: connecting an external voltage pulse circuit to the address electrode drive chips for driving; Causing a control circuit to control a switching order of a plurality of switches in both the external voltage pulse circuit and each of the address electrode drive chips; Generating an external voltage level or zero volts in each of the address electrode drive chips and applying it to each of the plurality of address electrodes of the PDP; And transferring switching losses in the switches of each of the address electrode drive chips during the switching to the external voltage pulse circuit. The method can prevent heat caused by switching losses of the switches from accumulating on the drive chips.

플라즈마 표시판Plasma display board

Description

플라즈마 표시판의 어드레스 전극 드라이브 칩에 관한 열소산 방법 {METHOD FOR DISSIPATING HEAT ON ADDRESS ELECTRODE DRIVE CHIPS OF PLASMA DISPLAY PANEL}Heat dissipation method for address electrode drive chip of plasma display panel {METHOD FOR DISSIPATING HEAT ON ADDRESS ELECTRODE DRIVE CHIPS OF PLASMA DISPLAY PANEL}

도 1은 종래의 교류전류형 PDP의 단면도;1 is a cross-sectional view of a conventional AC current type PDP;

도 2는, 도 1의 PDP의 구조를 보이는 개략도;2 is a schematic diagram showing the structure of the PDP of FIG. 1;

도 3은, 도 1의 PDP의 드라이브 회로의 개략도;3 is a schematic diagram of a drive circuit of the PDP of FIG. 1;

도 4는, 도 1의 PDP의 드라이브 회로의 회로도;4 is a circuit diagram of a drive circuit of the PDP of FIG. 1;

도 5는 어드레스 전극 드라이브 칩의 동등 회로도를 개략적으로 보이는 그림;5 schematically shows an equivalent circuit diagram of an address electrode drive chip;

도 6은, 도 5의 닫힌 스위치 S1과 열린 스위치 S2를 보이는 회로도;FIG. 6 is a circuit diagram showing the closed switch S 1 and the open switch S 2 of FIG. 5;

도 7은, 도 5의 열린 스위치 S1과 닫힌 스위치 S2를 보이는 회로도;FIG. 7 is a circuit diagram showing an open switch S 1 and a closed switch S 2 of FIG. 5;

도 8은 PDP의 셀들에 형성되는 "사우샌드버드 패턴(thousand-bird pattern)"의 평면도;8 is a plan view of a "thousand-bird pattern" formed in the cells of the PDP;

도 9는 본 발명에 따라 플라즈마 표시판의 복수의 어드레스 전극 드라이브 칩에 통합되는 외부 전압 펄스 회로의 회로도;9 is a circuit diagram of an external voltage pulse circuit integrated into a plurality of address electrode drive chips of a plasma display panel according to the present invention;

도 10은, 도 9의 어드레스 전극 드라이브 칩에 상당하는 회로를 개략적으로 보이는 그림;10 is a schematic view showing a circuit corresponding to the address electrode drive chip of FIG. 9;

도 11은 출력 전압 대 스위치들의 관계를 예시하는 파형의 타이밍도; 그리고11 is a timing diagram of a waveform illustrating the relationship of output voltage to switches; And

도 12 내지 도 18은 작동중인 각종 온/오프 스위치의 조합을 예시하는 회로도. 12-18 are circuit diagrams illustrating a combination of various on / off switches in operation.

본 발명은 플라즈마 표시판들(PDPs)에 관한 것이며 더 상세하게는 PDP의 어드레스 전극 드라이브 칩들에 관한 효율적인 열소산 방법에 관한 것이다.The present invention relates to plasma display panels (PDPs) and more particularly to an efficient heat dissipation method for address electrode drive chips of a PDP.

종래의 교류방전형 플라즈마 표시판(PDP)(10)의 제조방법이 도 1에 도시돼 있다. 첫째, 둘의 상이한 활성화 층을 유리기판들(11 및 12) 상에 각각 형성한다. 다음 그 유리기판들(11 및 12)의 주변을 함께 밀봉한다. 소정의 혼합 용적비를 가진 헬륨 (He), 네온(Ne), 및 크세논(Xe)[또는 아르곤(Ar)]으로 이루어지는 혼합가스를 유리기판들(11 및 12) 사이에 형성된 방전공간에 저장한다. 앞판(11)은 시청자를 면하는 것으로서 구성된다. 복수의 평행간격의 투명 전극들(111), 복수의 평행간격의 버스 전극들(112), 유전층(113), 및 보호층(114)이 앞판(11)으로부터 내향으로 형성된다. 대응하는 뒤판(12)으로부터 내향으로, 복수의 평행간격의 데이터 전극들(121), 유전층(124), 복수의 평행간격의 리브들(122), 및 균일 형광체 층 (123)이 형성된다. 전극들(111, 112, 및 121)에 전압이 적용되는 경우, 유전층들(113과 124)은 인접의 띄어있는 리브 들(122)로 형성되는 방전셀(13) 에 방전하게 된다. 그 결과 바람직한 색을 가진 광선이 형광체 층(123)으로부터 방사된다.A method of manufacturing a conventional AC discharge plasma display panel (PDP) 10 is shown in FIG. First, two different activation layers are formed on the glass substrates 11 and 12, respectively. The perimeters of the glass substrates 11 and 12 are then sealed together. A mixed gas consisting of helium (He), neon (Ne), and xenon (Xe) (or argon (Ar)) having a predetermined mixing volume ratio is stored in the discharge space formed between the glass substrates 11 and 12. The front plate 11 is configured to face the viewer. A plurality of parallel spaced transparent electrodes 111, a plurality of parallel spaced bus electrodes 112, a dielectric layer 113, and a protective layer 114 are formed inwardly from the front plate 11. Inwardly from the corresponding backplate 12, a plurality of parallel spaced data electrodes 121, a dielectric layer 124, a plurality of parallel spaced ribs 122, and a uniform phosphor layer 123 are formed. When a voltage is applied to the electrodes 111, 112, and 121, the dielectric layers 113 and 124 discharge to the discharge cells 13 formed of adjacent spacing ribs 122. As a result, light rays with the desired color are emitted from the phosphor layer 123.

전통적으로, PDP(10)에는 스퍼터링과 광식가법(또는 프린팅)에 의해 앞판 Traditionally, the PDP 10 has a front plate by sputtering and optical processing (or printing).

(11)의 내면에 복수의 평행간격의 투명 전극들(111)을 형성한다. 다음 복수의 평행간격의 버스 전극들(112)을 플레이팅(또는 스퍼터링)과 광식각법에 의해 투명 전극들(111) 상에 각각 형성한다. 투명 전극들(111)의 라인 임피던스는 버스 전극들(112)의 마련에 의해 감소될 수 있다. 이하의 설명에서는, 앞판(11) 상의 두 인접 전극들(111)(버스 전극들 112 포함)을 각각 X전극과 Y전극으로 묘사한다. 셋의 전극이 X전극, Y전극 및 뒤판(12) 상의 상응하는 데이터 전극(121)에 의해 형성된다. 셋의 전극에 전압이 적용되는 경우, 유전 층들(113과 124)은 인접의 띄어 있는 리브들(122)에 의해 형성된 방전셀(13)에 방전하게 된다. 그러므로, 그 안에 저장된 혼합가스로부터 자외선이 방사된다. 그리고 차례로 방전셀(13) 중의 형광체 층(123)이 자외선에 의해 활성화된다. 끝으로 적, 녹 및 청 형광체 층들에 의해 가시광이 발생되어, 이미지 표시로 끝나는 것이다.The transparent electrodes 111 having a plurality of parallel intervals are formed on the inner surface of the (11). Next, the plurality of parallel spaced bus electrodes 112 are formed on the transparent electrodes 111 by plating (or sputtering) and photoetching, respectively. The line impedance of the transparent electrodes 111 may be reduced by the provision of the bus electrodes 112. In the following description, two adjacent electrodes 111 (including bus electrodes 112) on the front plate 11 are described as X electrodes and Y electrodes, respectively. Three electrodes are formed by the X electrode, the Y electrode, and the corresponding data electrode 121 on the back plate 12. When a voltage is applied to the three electrodes, the dielectric layers 113 and 124 discharge to the discharge cells 13 formed by the adjacent spaced ribs 122. Therefore, ultraviolet rays are emitted from the mixed gas stored therein. In turn, the phosphor layer 123 in the discharge cell 13 is activated by ultraviolet rays. Finally, visible light is generated by the red, green and blue phosphor layers, ending with the image display.

도 2를 참조하면, 종래의 교류형 플라즈마 표시판(PDP)(10)을 보이고 있다. 보인 바와 같이, PDP(1)는 X 전극(21), Y 전극들(31-31000), 어드레스 A 전극들(41-4M), 표시 격자(5), 배리어 리브(6), 및 Y 전극 표시행들(71-71000)로 이루어져 있다. X 전극(21)과 Y 전극(31-31000)은 같은 수평레벨 상에 있다. 어드레스 전극들(41-4M)은 X 및 Y 전극에 각각 직각이다. 각각의 X 및 Y 전극은 그의 특정한 기능을 가지고 있다. 예를 들어, X 전극(21)은 방전을 라이트하여 유지하는 작용을 한다. Y 전극(31-31000)은 방전을 스캔하여 유지하는 작용을 한다. 어드레스 전극(41 -4M)은 어드레스하는 작용을 한다. 상기 전극들 간의 협력에 의하여, 패널(1)에 이미지를 나타낼 수 있다. Referring to FIG. 2, a conventional AC plasma display panel (PDP) 10 is shown. As shown, the PDP 1 includes the X electrode 2 1 , the Y electrodes 3 1-3 1000 , the address A electrodes 4 1-4 M , the display grating 5, and the barrier rib 6. s, and a Y electrode consists of a display line (7 1 -7 1000). The X electrode 2 1 and the Y electrode 3 1-3 1000 are on the same horizontal level. The address electrodes 4 1-4 M are perpendicular to the X and Y electrodes, respectively. Each X and Y electrode has its specific function. For example, the X electrode 2 1 functions to write and maintain the discharge. The Y electrodes 3 1-3 1000 serve to scan and maintain the discharge. The address electrodes 4 1-4 M serve to address. By cooperation between the electrodes, an image may be displayed on the panel 1.

도 3은 PDP(10)의 드라이브 회로의 개략도이다. 드라이브 회로는 어드레스 전극 드라이브 칩들(51-55), Y 전극 드라이브 칩들(61-64), Y 전극 드라이브 회로(7), X 전극 드라이브 회로(8) 및 제어 회로(9)로 이루어져 있다. 어드레스 전극 드라이브 칩들(51-55)은 어드레싱을 실행하기 위하여 어드레스 전극들(41 -4M)을 구동하는 제어 회로로부터 제어 신호를 받는다. Y 전극 드라이브 칩들(61-64)은 방전을 스캔하여 유지하기 위하여 Y 전극들(31-31000)의 개별 표시행을 구동하는 제어 회로(9)로부터 제어 신호를 받는다. Y 전극 드라이브 회로(7)는 타이밍을 제어하기 위하여 제어 회로(9)에 의하여 제어된다. Y 전극 드라이브 회로(7)는 방전 유지 사이클과 스캔/어드레스 사이클을 구별하기 위하여 Y 전극 드라이브 칩들(61-64)과 협력한다. X 전극 드라이브 회로(8)는 PDP의 라이팅과 방전 유지를 실행하기 위하여 X 전극을 구동하기 위해 제어 회로부터 제어 신호를 받는다. 어드레스 전극 드라이브 칩들(51-55), Y 전극 드라이브 칩등(61-66), Y 전극 드라이브 회로(7), 및 X 전극 드라이브 회로(8)와 그들 간의 협력을 실행함에 의하여, 패널(1)의 회로를 구동하여 그에 이미지를 나타낼 수 있다.3 is a schematic diagram of a drive circuit of the PDP 10. Drive circuit consists of the address electrode drive chips (5 1 -5 5), Y electrode drive chips (6 1 -6 4), Y electrode drive circuit (7), X electrode drive circuit 8 and the control circuit 9 have. An address electrode drive chips (51-55) receives a control signal from a control circuit for driving the address electrodes (4 1 -4 M) to carry out addressing. The Y electrode drive chips 6 1-6 4 receive control signals from the control circuit 9 which drives the individual display rows of the Y electrodes 3 1-3 1000 to scan and maintain the discharge. The Y electrode drive circuit 7 is controlled by the control circuit 9 to control the timing. The Y electrode drive circuit 7 cooperates with the Y electrode drive chips 6 1-6 4 to distinguish between the discharge sustain cycle and the scan / address cycle. The X electrode drive circuit 8 receives a control signal from the control circuit to drive the X electrode in order to perform writing and sustaining discharge of the PDP. As by the address electrode drive chips (5 1 -5 5), Y electrode drive chipdeung (6 1 -6 6), Y electrode drive circuit 7, and the X electrode drive circuit executing the cooperation between 8 and they, panel The circuit of (1) can be driven to display an image thereon.

도 4는 PDP의 드라이브 회로의 회로도이다. 보인 바와 같이, X 전극 드라이브 회로(8)는 방전 유지 회로(81), 라이팅 회로(82), 및 에너지 복구 회로(83)로 이루어져 있다. 회로(82)는 광 방사를 위해 각 표시 격자를 여자하여 입자들을 여자하는 작용을 하는 것이다. 방전 유지 회로(81)는 여자의 입자들을 가진 각 표시 격자로 하여금 광을 방사시케 하며 입자들을 다음의 사이클에서 여자되게 축적하는 작용을 한다. 에너지 복구 회로(83)는 표시 격자에 저장되는 에너지를 외부의 저장 소자에 옮기기 위한 회로 기생 소자의 에너지 손실을 감소시키는 작용을 한다. 따라서, 저장된 에너지는 다음의 사이클이 시작되기 전에 표시 격자에 보내지게 된다. 이로서, 회로 기생 소자에 소비되는 에너지의 90% 이상을 장차의 사용을 위해 복구할 수 있다. Y 전극 드라이브 회로(7)는 스캔 회로(71), 방전 유지 회로(72), 및 에너지 복구 회로(73)으로 이루어져 있다. 스캔 회로(71)는 스캐닝 사이클 중 패널에 연속하여 표시되게 되는 데이터를 라이트하는 작용을 한다. 나아가, 스캔 회로(71)는 Y 전극을 선택의 표시행들과 비선택의 표시행들로 분할하는 작용을 하여 어드레스 전극이 정확히 어드레스하게 된다. Y 전극 드라이브 칩(6)은 각각의 회로를 연속하여 작동시키기 위해 스캔 회로(71) 및 방전 유지 회로(72)와 협력한다. 어드레스 전극 드라이브 칩(5)은 어드레스 회로 상의 표시를 새롭게 하기 위하여 어드레스 전극을 통해 Y 전극 상의 선택의 표시행에 표시되게 되는 데이터를 라이트하는 작용을 한다. 4 is a circuit diagram of a drive circuit of the PDP. As shown, the X electrode drive circuit 8 is composed of a discharge sustain circuit 81, a lighting circuit 82, and an energy recovery circuit 83. The circuit 82 serves to excite particles by exciting each display lattice for light emission. The discharge sustaining circuit 81 serves to cause each display grating having the particles of excitation to emit light and to accumulate particles to be excited in the next cycle. The energy recovery circuit 83 serves to reduce energy loss of a circuit parasitic element for transferring energy stored in the display grid to an external storage element. Thus, the stored energy is sent to the display grid before the next cycle begins. As a result, more than 90% of the energy consumed by the circuit parasitic elements can be recovered for future use. The Y electrode drive circuit 7 consists of a scan circuit 71, a discharge sustain circuit 72, and an energy recovery circuit 73. The scan circuit 71 functions to write data to be displayed continuously on the panel during the scanning cycle. Further, the scan circuit 71 serves to divide the Y electrode into display rows of selection and non-selection of display rows so that the address electrodes are correctly addressed. The Y electrode drive chip 6 cooperates with the scan circuit 71 and the discharge sustain circuit 72 to operate each circuit continuously. The address electrode drive chip 5 functions to write data to be displayed in the display row of selection on the Y electrode via the address electrode to refresh the display on the address circuit.

어드레스 전극 드라이브 칩(5)은 어드레스 전극에 외부 전압(Va)(또는 영 전압)을 제공하는 작용을 한다. 따라서 어드레스 전극 드라이브 칩(5)은 상기 외부 전압(Va)(또는 영 전압)을 출력하기 위하여 내부 스위치(예를 들어, 반도체 회로)를 켜야한다. 전형적인 어드레스 전극 드라이브 칩에는 적어도 64의 스위치가 있다. 어드레스 전극 드라이브 칩이 외부 전압(Va)(또는 영 전압)을 발생시키어 그것을 PDP에 출력시키는 경우, 상기 드라이브 칩은 다중의 스위칭 중의 에너지 손실을 받을 것이 분명하다. 상기 손실은 주로 스위치들을 켬에 의하여 야기되는 용량성 부하의 스위칭 손실이다. 도 5는 어드레스 전극 드라이브 칩에 상당하는 회로도이다. 보이는 바와 같이, 스위치의 제 1의 반도체 회로는 S1으로 지정돼 있다. 스위치의 제 2의 반도체 회로는 S2로 지정돼 있다. R1과 R2는 각각 스위치 S1과 S2에 상당하는 저항이다. Va는 외부 전압원이다. C는 용량성 부하이다. 도 6에서는 스위치 S1이 닫혀 있고 스위치 S2가 열려 있다. 그러므로, 저항 R1 에 소비되는 전력은 PR1 = CVa2/2이고 용량성 부하 C에 저장되는 에너지는 PC = CVa2/2이다. 게다가, 도 7에서는 스위치 S1이 열려 있고 스위치 S2가 닫혀 있다. 그러므로, 용량성 부하 C에 저장되는 에너지(PC = CVa2/2)는 저항 R2에 공급된다. 따라서 저항 R2에 소비되는 에너지는 PR2 = CVa2/2이고 매 방전당 용량성 부하의 스위칭 손실은 PT = PR1+PR1 = CVa2이다. 예를 들어, 초당 방전회수가 f이면, 스위칭 손실 은 CVa2f이다. 또한, 도 8에 보인 바와 같이 PDP의 셀들에는 소위 "사우샌드버드 패턴"이 형성된다. 어드레스 전극 드라이브 칩의 스위칭의 본능으로, PDP의 어드레스 전극들은 드라이브 칩의 용량성 부하와 대략 같다. 그러므로, 드라이브 칩의 허용가능한 에너지 손실은 CVa2f이다. 상기 손실은 드라이브 칩의 열로 전환된다. 초당 방전회수 f가 극단으로 높을 경우에는, 어드레스 전극 드라이브 칩의 에너지 손실이 따라서 증대된다. 이는 어떤 경우 드라이브 칩을 태우게 된다. 대응하여, 어드레스 전극 드라이브 칩의 심각한 전력 소비를 해결하는 동시에 "사우샌드버드 패턴"을 나타내기 위하여 자동 전력 조절장치(W-APC)가 PDP디자이너와 제작자에 의해 개발돼 있다. W-APC의 기법은 드라이브 칩의 스위칭 손실을 감소시키어 따라서 PDP의 전력 소비를 감소시키기 위하여 어드레스 전극 드라이브 칩의 스위치 회수를 제어하는 데 있다. 그러나, 그 것 역시 PDP(예를 들어, HDTV)에 나타나는 이미지 질을 저하시키게 된다. 그러므로, 실용적이지 못하다. The address electrode drive chip 5 serves to provide an external voltage Va (or zero voltage) to the address electrode. Therefore, the address electrode drive chip 5 must turn on an internal switch (for example, a semiconductor circuit) to output the external voltage Va (or zero voltage). There are at least 64 switches in a typical address electrode drive chip. If the address electrode drive chip generates an external voltage Va (or zero voltage) and outputs it to the PDP, it is evident that the drive chip is subjected to energy loss during multiple switching. The loss is mainly a switching loss of the capacitive load caused by turning on the switches. 5 is a circuit diagram corresponding to the address electrode drive chip. As can be seen, the first semiconductor circuit of the switch is designated S 1 . The second semiconductor circuit of the switch is designated S 2 . R 1 and R 2 are resistors corresponding to switches S 1 and S 2 , respectively. Va is an external voltage source. C is a capacitive load. In FIG. 6, switch S 1 is closed and switch S 2 is open. Therefore, the power consumed in the resistance R 1 is P R1 = CVa 2/2 is the energy stored in the capacitive load C is P C = CVa 2/2. In addition, in FIG. 7, the switch S 1 is open and the switch S 2 is closed. Therefore, the energy stored in the capacitive load C (P C = CVa 2/ 2) is supplied to the resistor R 2. Thus, energy consumed in the resistor R 2 is a P R2 = CVa 2/2 and the switching loss of each room Complex capacitive load is P T = P R1 + P R1 = CVa 2. For example, if the number of discharges per second is f, the switching loss is CVa 2 f. In addition, as shown in FIG. 8, so-called "South Sandbird patterns" are formed in the cells of the PDP. By the instinct of switching the address electrode drive chip, the address electrodes of the PDP are approximately equal to the capacitive load of the drive chip. Therefore, the allowable energy loss of the drive chip is CVa 2 f. The loss is converted to heat in the drive chip. When the discharge number f per second is extremely high, the energy loss of the address electrode drive chip is thus increased. This will in some cases burn the drive chip. Correspondingly, automatic power regulators (W-APCs) have been developed by PDP designers and manufacturers to address the severe power consumption of address electrode drive chips while simultaneously exhibiting a "South Sandbird pattern." The technique of the W-APC is to control the number of switches of the address electrode drive chip in order to reduce the switching loss of the drive chip and thus reduce the power consumption of the PDP. However, that also degrades the image quality seen in PDPs (eg HDTVs). Therefore, it is not practical.

따라서, 본 발명의 목적은 플라즈마 표시판(PDP)의 복수의 어드레스 전극 드라이브 칩 상의 열을 소산하는 방법을 제공하는 데 있다. 상기 방법은, (a) 구동을 위하여 상기 어드레스 전극 드라이브 칩들에 외부 전압 펄스 회로를 접속하는 단계; (b) 제어 회로가 상기 외부 전압 펄스 회로와 각각의 상기 어드레스 전극 드라이브 칩 양자에 있어서의 복수의 스위치의 스위칭 순서를 제어하도록 하는 단계; (c) 각각의 상기 어드레스 전극 드라이브 칩에 외부의 전압 레벨 또는 영 볼트를 발생시키어 그것을 PDP의 복수의 어드레스 전극의 각각에 적용하는 단계; 그리고 (d) 스위칭하는 동안의 각각의 상기 어드레스 전극 드라이브 칩의 상기 스위치들에 있어서의 스위칭 손실을 상기 외부 전압 펄스 회로에 모조리 옮기는 단계를 포함한다.Accordingly, an object of the present invention is to provide a method for dissipating heat on a plurality of address electrode drive chips of a plasma display panel (PDP). The method includes (a) connecting an external voltage pulse circuit to the address electrode drive chips for driving; (b) causing a control circuit to control the switching order of the plurality of switches in both the external voltage pulse circuit and each of the address electrode drive chips; (c) generating an external voltage level or zero volts in each of the address electrode drive chips and applying it to each of the plurality of address electrodes of the PDP; And (d) transferring all switching losses in the switches of each of the address electrode drive chips during switching to the external voltage pulse circuit.

본 발명의 일 양상에 있어서, 각각의 상기 어드레스 전극 드라이브 칩의 출력 전압이 상기 외부 전압인 경우, 상기 외부 전압 펄스 회로와 각각의 상기 어드레스 전극 드라이브 칩의 하나의 타이밍 사이클에 있어서는, (e) 상기 제어 회로가 상기 제 3의 스위치에는 스위칭 손실이 없기 때문에 열 발생을 방지하기 위하여 각각의 상기 어드레스 드라이브 칩의 상기 제 3의 스위치를 닫힌 상태로 스위칭하도록 하고 각각의 상기 어드레스 드라이브 칩의 상기 제 4의 스위치를 열린 상태로 스위칭하도록 하는 단계; (f) 상기 제어 회로가 상기 제 1의 스위치를 상기 닫힌 상태로 스위칭하도록 하여 상기 외부 전압에 의해 제 1의 전류경로를 형성하고, 상기 제 1의 전류경로는 상기 외부전압으로부터 상기 제 1의 스위치, 상기 제 3의 스위치, 상기 외부 축전기, 및 상기 접지 터미널을 통과하여 상기 외부 전압으로 복귀하며, 그에 따라 상기 스위치들로 인한 에너지 손실을 상기 제 1의 스위치에 모조리 옮기는 단계; (g) 상기 제어 회로가 상기 제 1의 스위치를 상기 열린 상태로 스위칭하도록 하고 상기 제 2의 스위치를 상기 닫힌 상태로 스위칭하도록 하여 상기 외부 전압에 의해 제 2의 전류경로를 형성하고, 상기 제 2의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 상기 제 3의 스위치, 및 상기 제 2의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 외부 전압에 의한 충전으로 인하여 상기 외부 축전기에 축적되는 전하는 상기 외부 축전기의 전압을 영으로 감소시키기 위하여 상기 접지 터미널에 방전되고 상기 스위치들로 인한 에너지 손실을 상기 제 2의 스위치에 모조리 옮기는 단계; 그리고 (h) 상기 제어 회로가 상기 제 1, 제 2, 및 제 3 스위치들을 상기 열린 상태로 스위칭하도록 하고 상기 제 4의 스위치를 상기 닫힌 상태로 스위칭하도록 하여 상기 외부 전압에 의해 제 3의 전류경로를 형성하고, 상기 제 3의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 및 상기 제 4의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 단계 (g)에 있어서 상기 외부 축전기의 전압이 영이므로 상기 제 3의 전류경로에는 전류가 없고 상기 제 3 및 제 4 스위치 양자에 있어서는 스위칭 손실이 없기 때문에 열이 발생하는 것을 방지하는 단계를 포함한다.In one aspect of the present invention, when the output voltage of each of the address electrode drive chips is the external voltage, in one timing cycle of the external voltage pulse circuit and each of the address electrode drive chips, (e) the The control circuitry causes the third switch of each of the address drive chips to be switched to the closed state to prevent heat generation since there is no switching loss in the third switch and the fourth switch of each of the address drive chips. Switching the switch to an open state; (f) cause the control circuit to switch the first switch to the closed state to form a first current path by the external voltage, the first current path being the first switch from the external voltage. Returning to the external voltage through the third switch, the external capacitor, and the ground terminal, thereby transferring energy losses due to the switches to the first switch; (g) cause the control circuit to switch the first switch to the open state and to switch the second switch to the closed state to form a second current path by the external voltage; And a current path of the ground terminal is returned from the ground terminal through the external capacitor, the third switch, and the second switch to the ground terminal, and is accumulated in the external capacitor due to charging by the external voltage. Charge is discharged at the ground terminal to reduce the voltage of the external capacitor to zero and transfers energy losses due to the switches to the second switch; And (h) causing the control circuit to switch the first, second, and third switches to the open state and to switch the fourth switch to the closed state so that a third current path is caused by the external voltage. And the third current path returns from the ground terminal through the external capacitor and the fourth switch to the ground terminal, wherein the voltage of the external capacitor in step (g) Preventing heat from being generated because there is no current in the third current path and there is no switching loss in both the third and fourth switches.

본 발명의 또 다른 양상에 있어서, 각각의 상기 어드레스 전극 드라이브 칩의 상기 출력 전압이 영인 경우, 상기 외부 전압 펄스 회로와 각각의 상기 어드레스 전극 드라이브 칩의 다른 하나의 타이밍 사이클에 있어서는, (i) 상기 제어 회로가 상기 제 1 및 제 4의 스위치를 상기 닫힌 상태로 스위칭하도록 하고 상기 제 2 및 제 3의 스위치를 상기 열린 상태로 스위칭하도록 하여 상기 외부 전압에 의해 상기 제 3의 전류경로를 형성하고, 상기 제 3의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 및 상기 제 4의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 외부 축전기의 상기 전압이 영이므로 출력 전압이 없는 단계; (j) 상기 제어 회로가 상기 제 1의 스위치를 상기 열린 상태로 스위칭하도록 하고 상기 제 2의 스위치를 상기 닫힌 상태로 스위칭하도록 하여 상기 외부 전압에 의해 상기 제 3의 전류경로를 형성하고, 상기 제 3의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 상기 제 4의 스위치, 및 상기 제 2의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 외부 축전기의 상기 전압이 영이므로 출력 전압이 없는 단계; 그리고 (k) 상기 제어 회로가 상기 제 2의 스위치를 상기 열린 상태로 스위칭하도록 하여 상기 외부 전압에 의해 상기 제 3의 전류경로를 형성하고, 상기 제 3의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 상기 제 4의 스위치, 및 상기 제 2의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 외부 축전기의 상기 전압이 영이므로 출력 전압이 없는 단계를 포함한다.In still another aspect of the present invention, when the output voltage of each of the address electrode drive chips is zero, in another timing cycle of the external voltage pulse circuit and each of the address electrode drive chips, (i) the Cause a control circuit to switch the first and fourth switches to the closed state and to switch the second and third switches to the open state to form the third current path by the external voltage; The third current path is returned from the ground terminal through the external capacitor and the fourth switch to the ground terminal, wherein the voltage of the external capacitor is zero and there is no output voltage; (j) cause the control circuit to switch the first switch to the open state and to switch the second switch to the closed state to form the third current path by the external voltage; A current path of three passes from the ground terminal through the external capacitor, the fourth switch, and the second switch to return to the ground terminal, where the voltage of the external capacitor is zero, so there is no output voltage. step; And (k) causing the control circuit to switch the second switch to the open state to form the third current path by the external voltage, wherein the third current path is from the ground terminal to the external capacitor. Returning to the ground terminal through the fourth switch and the second switch, wherein the output voltage is zero because the voltage of the external capacitor is zero.

본 발명의 상기 및 타의 목적들, 특징들 및 장점들은 첨부의 도면으로 행해 지는 하기의 상세한 설명에서 명료해질 것이다.The above and other objects, features and advantages of the present invention will become apparent from the following detailed description taken in the accompanying drawings.

도 9는 본 발명에 따라 플라즈마 표시판(PDP)의 복수의(셋을 나타낸다) 어드레스 전극 드라이브 칩에 병렬접속 상태의 외부 전압 펄스 회로(2)를 보이는 회로도이다. 이러한 구성으로, 방전회수가 극단으로 높은 경우 어드레스 전극 드라이브 칩의 상기 과열문제를 해결하고, 상기 드라이브 칩의 소손을 방지하며, 양호한 이미지 질을 유지할 수 있다. 도시된 바와 같이, 제어 회로(도시하지 않음)가 어드레스 전극 드라이브 칩(121)에 의해 활용되어 외부 전압 펄스 회로(2)와 어드레스 전극 드라이브 칩(121) 양자의 스위치들의 스위칭 순서를 제어하게 된다. 따라서, 외부 전압 레벨(Va)(또는 영 볼트)이 어드레스 전극 드라이브 칩(121)에 발생된다. 상기 전압은 다음 PDP의 어드레스 전극들에 적용된다. 그러므로, 스위칭 중 어드레스 전극 드라이브 칩(121)의 스위치들의 스위칭 손실을 외부 전압 펄스 회로(2)의 스위치들에 모조리 옮길 수 있다. 이것은 어드레스 전극 드라이브 칩(121) 상의 상기 스위칭 손실에 의해 야기되는 열의 축적을 방지할 수 있다. 본 발명의 원리의 설명을 위하여, 도 10은 단일의 외부 전압 펄스 회로(2)에 의해 구동되는 어드레스 전극 드라이브 칩(121)의 상당하는 회로도를 개략적으로 도시하고 있다. 도 10의 작용과 효과는 아래와 같다:Fig. 9 is a circuit diagram showing an external voltage pulse circuit 2 in parallel connection state to a plurality of (shown) address electrode drive chips of a plasma display panel PDP according to the present invention. With this configuration, when the discharge count is extremely high, the problem of overheating of the address electrode drive chip can be solved, the burnout of the drive chip can be prevented, and good image quality can be maintained. As shown, a control circuit (not shown) is utilized by the address electrode drive chip 121 to control the switching order of the switches of both the external voltage pulse circuit 2 and the address electrode drive chip 121. Therefore, an external voltage level Va (or zero volts) is generated in the address electrode drive chip 121. The voltage is applied to the address electrodes of the next PDP. Therefore, switching losses of the switches of the address electrode drive chip 121 can be transferred to the switches of the external voltage pulse circuit 2 during switching. This can prevent accumulation of heat caused by the switching loss on the address electrode drive chip 121. For the purpose of illustrating the principles of the present invention, FIG. 10 schematically shows a corresponding circuit diagram of an address electrode drive chip 121 driven by a single external voltage pulse circuit 2. The actions and effects of Figure 10 are as follows:

도 11은 바람직한 실시양태의 어드레스 전극 드라이브 칩(121)의 출력 전압(Va) 대 외부 전압 펄스 회로(2)와 어드레스 전극 드라이브 칩(121)의 스위치들의 관계를 예시하는 파형의 타이밍도이다. 다섯 개의 연속 출력 파형들(예를 들어 S1, S2, S3, S4 및 VOUT)의 하나의 사이클에서는 하기의 네 단계가 실행된다:11 is a timing diagram of a waveform illustrating the relationship between the output voltage Va of the address electrode drive chip 121 versus the switches of the address electrode drive chip 121 and the external voltage pulse circuit 2 of the preferred embodiment. In one cycle of five consecutive output waveforms (eg S 1 , S 2 , S 3 , S 4 and V OUT ) the following four steps are performed:

(1) 먼저 도 12를 참조하면, 제어 회로(도시하지 않음)는, 어드레스 전극 드라이브 칩(121)의 제 3의 스위치(S3)를 닫힌 상태로 스위칭하고 제 3의 스위치(S3)에는 스위칭 손실이 없기 때문에 열이 발생하는 것을 방지하기 위하여 어드레스 전극 드라이브 칩(121)의 제 4의 스위치(S4)를 열린 상태로 스위칭하도록 활용된다.(1) Referring first to FIG. 12, a control circuit (not shown) switches the third switch S 3 of the address electrode drive chip 121 to the closed state, and the third switch S 3 is turned off. Since there is no switching loss, it is utilized to switch the fourth switch S 4 of the address electrode drive chip 121 to the open state in order to prevent heat generation.

(2) 다음 도 13을 참조하면, 제어 회로는 제 1의 스위치(S1)를 닫힌 상태로 스위칭하도록 작용한다. 이때에, 외부 전압(Va)으로부터의 전류통로가 외부 전압(Va)에 의해 형성되어 제 1의 스위치(S1), 제 3의 스위치(S3), 외부 축전기(25) 및 접지 터미널(26)을 연속하여 통과하여 외부 전압(Va)으로 되돌아간다. 상술한 바와 같이, 어드레스 전극 드라이브 칩(121)의 스위칭의 본능의 PDP 상에 나타나는 "사우샌드버드 패턴"으로 인해, 어드레스 전극은 대략 드라이브 칩 상의 용량성 부하에 상당한다. 상기 용량성 부하는 외부 축전기(25)로 불린다. 외부 축전기(25)의 전압은 어드레스 전극에 적용되는 외부 전압이다. 이 사이클에서, 스위치들을 스위칭함에 기인하는 에너지 손실은 제 1의 스위치(S1)에 모조리 옮겨진다. 그러므로, 어드레스 전극 드라이브 칩(121)의 제 3의 스위치(S3)와 제 4의 스위치(S4)에는 스위칭 손실이 없기 때문에 열의 발생을 방지할 수 있다.(2) Referring next to FIG. 13, the control circuit operates to switch the first switch S 1 to the closed state. At this time, the current path from the external voltage Va is formed by the external voltage Va so that the first switch S 1 , the third switch S 3 , the external capacitor 25 and the ground terminal 26 are formed. Pass continuously) to return to the external voltage Va. As described above, due to the "South Sandbird pattern" appearing on the PDP of the instinct of switching of the address electrode drive chip 121, the address electrode is approximately equivalent to the capacitive load on the drive chip. The capacitive load is called the external capacitor 25. The voltage of the external capacitor 25 is an external voltage applied to the address electrode. In this cycle, the energy loss due to switching switches is transferred to the first switch S 1 . Therefore, since there is no switching loss in the third switch S 3 and the fourth switch S 4 of the address electrode drive chip 121, generation of heat can be prevented.

(3) 다음 도 14를 참조하면, 제어 회로는 제 1의 스위치(S1)를 열린 상태로 스위칭하고 제 2의 스위치(S2)를 닫힌 상태로 스위칭하도록 작용한다. 이때에, 전류 통로가 외부 전압(Va)에 의해 형성되어, 접지 터미널(26)로부터 외부 축전기(25), 제 3의 스위치(S3) 및 제 2의 스위치(S2)를 계속하여 통과하여 접지 전극(26)으로 복귀한다. 즉, 외부 전압(Va)에 의한 충전으로 인해 외부 축전기(25)에 축적되는 전하는 접지 터미널(26)에 방전된다. 그러므로, 외부 축전기(25)의 전압은 영이다. 이 사이클에서, 스위치들을 스위칭함에 기인하는 에너지 손실은 제 2의 스위치(S2)에 모조리 옮겨진다. 그러므로, 어드레스 전극 드라이브 칩(121)의 제 3의 스위치(S3)와 제 4의 스위치(S4)에는 스위칭 손실이 없기 때문에 열의 발생을 방지할 수 있다.(3) Referring next to FIG. 14, the control circuit acts to switch the first switch S 1 to the open state and to switch the second switch S 2 to the closed state. At this time, the current path is formed by the external voltage Va, and continues to pass through the external capacitor 25, the third switch S 3 and the second switch S 2 from the ground terminal 26. Return to ground electrode 26. That is, charges accumulated in the external capacitor 25 are discharged to the ground terminal 26 due to charging by the external voltage Va. Therefore, the voltage of the external capacitor 25 is zero. In this cycle, the energy loss due to switching switches is transferred to the second switch S 2 . Therefore, since there is no switching loss in the third switch S 3 and the fourth switch S 4 of the address electrode drive chip 121, generation of heat can be prevented.

(4) 끝으로 도 15를 참조하면, 제어 회로는 제 1의 스위치(S1), 제 2의 스위치(S2) 및 제 3의 스위치(S3)를 열린 상태로 스위칭하고 제 4의 스위치(S4)를 닫힌 상태로 스위칭하도록 작용한다. 이때에, 전류 통로가 외부 전압(Va)에 의해 형성되어, 접지 터미널(26)로부터 외부 축전기(25)와 제 4의 스위치(S4)를 계속하여 통과하여 접지 전극(26)으로 복귀한다. 이때에는, 상기 단계 (3)에서 외부 축전기(25)의 전압이 영이기 때문에 그 경로에는 전류가 없다. 그러므로, 어드레스 전극 드라이브 칩(121)의 제 3의 스위치(S3)와 제 4의 스위치(S4)에는 스위칭 손실이 없기 때문에 열의 발생을 방지할 수 있다.(4) Finally, referring to FIG. 15, the control circuit includes a first switch S 1 and a second switch S 2 . And switch the third switch S 3 to the open state and switch the fourth switch S 4 to the closed state. At this time, the current path is formed by the external voltage Va, and continues to pass through the external capacitor 25 and the fourth switch S 4 from the ground terminal 26 to return to the ground electrode 26. At this time, since in step (3) the voltage of the external capacitor 25 is zero, there is no current in its path. Therefore, since there is no switching loss in the third switch S 3 and the fourth switch S 4 of the address electrode drive chip 121, generation of heat can be prevented.

도 11을 다시 참조하면, 다섯 개의 연속 출력 파형(예를 들어, S1, S2, S3, S4 및 VOUT)의 다음 사이클의 실시양태에서는 하기의 세 단계가 실행된다:Referring again to FIG. 11, in the embodiment of the following cycle of five consecutive output waveforms (eg, S 1 , S 2 , S 3 , S 4 and V OUT ), the following three steps are performed:

(1) 우선 도 16을 참조하면, 제어 회로는 제 1의 스위치(S1)와 제 4의 스위치 (S4)를 닫힌 상태로 스위칭하고 제 2의 스위치(S2)와 제 3의 스위치(S3)를 열린 상태로 스위칭하도록 작용한다. 이때에, 전류 통로가 외부 전압(Va)에 의해 형성되어, 접지 터미널(26)로부터 외부 축전기(25)와 제 4의 스위치(S4)를 계속하여 통과하여 접지 전극(26)으로 복귀한다. 이때에는, 외부 축전기(25)의 전압이 영이기 때문에 전류가 없다. 그러므로, 어드레스 전극 드라이브 칩(121)의 제 4의 스위치(S4)에는 스위칭 손실이 없기 때문에 열의 발생을 방지할 수 있다.(1) Referring first to FIG. 16, the control circuit switches the first switch S 1 and the fourth switch S 4 to the closed state, and the second switch S 2 and the third switch ( S 3 ) acts to switch to the open state. At this time, the current path is formed by the external voltage Va, and continues to pass through the external capacitor 25 and the fourth switch S 4 from the ground terminal 26 to return to the ground electrode 26. At this time, since the voltage of the external capacitor 25 is zero, there is no current. Therefore, since there is no switching loss in the fourth switch S 4 of the address electrode drive chip 121, generation of heat can be prevented.

(2) 도 17을 참조하면, 제어 회로는 제 1의 스위치(S1)를 열린 상태로 스위칭하고 제 2의 스위치(S2)를 닫힌 상태로 스위칭하도록 작용한다. 이때에, 도 16에 도시된 바와 같은 전류통로가 외부 전압(Va)에 의해 형성되어, 접지 터미널(26)로부터 외부 축전기(25)와 제 4의 스위치(S4)를 계속하여 통과하여 접지 전극(26)으로 복귀한다. 이때에는, 외부 축전기(25)의 전압이 영이기 때문에 전류가 없다. 그러므로, 어드레스 전극 드라이브 칩(121)의 제 4의 스위치(S4)에는 스위칭 손실이 없기 때문에 열의 발생을 방지할 수 있다.(2) Referring to FIG. 17, the control circuit operates to switch the first switch S 1 to the open state and to switch the second switch S 2 to the closed state. At this time, the current path as shown in FIG. 16 is formed by the external voltage Va, and continues to pass through the external capacitor 25 and the fourth switch S 4 from the ground terminal 26 to the ground electrode. Return to (26). At this time, since the voltage of the external capacitor 25 is zero, there is no current. Therefore, since there is no switching loss in the fourth switch S 4 of the address electrode drive chip 121, generation of heat can be prevented.

(3) 끝으로 도 18을 참조하면, 제어 회로는 제 2의 스위치(S2)를 열린 상태로 스위칭하도록 작용한다. 이때에, 도 16에 도시된 바와 같은 전류통로가 외부 전압(Va)에 의해 형성되어, 접지 터미널(26)로부터 외부 축전기(25)와 제 4의 스위치(S4)를 계속하여 통과하여 접지 전극(26)으로 복귀한다. 이때에는, 외부 축전기(25)의 전압이 영이기 때문에 전류가 없다. 그러므로, 어드레스 전극 드라이브 칩(121)의 제 4의 스위치(S4)에는 스위칭 손실이 없기 때문에 열의 발생을 방지할 수 있다.
상기에 비추어, 본 발명은 외부 전압 펄스 회로(2)와 어드레스 전극 드라이브 팁(121) 양자의 스위치들의 스위칭 순서를 제어하는 제어 회로를 활용한다. 따라서, 어드레스 전극 드라이브 칩(121)의 스위치들을 스위칭함으로 인한 전력손실은 외부 전압 펄스 회로(2)의 스위치들에 모조리 옮겨진다. 그러므로, 어드레스 전극 드라이브 칩(121)의 상기 스위칭 손실에 의하여 야기되는 열이 그에 축적하는 것을 간단한 경제적 효과의 회로의 고안으로 방지할 수 있다. 어드레스 전극 드라이브 칩(121)으로부터 제 1 및 제 2의 스위치(S1 및 S2)에 옮겨지는 에너지가 그에 축적되게 된다. 그래서, 제 1 및 제 2의 스위치(S1 및 S2)는 과열되게 된다. 본 발명은 각각의 스위치들(S1 및 S2)에 그의 열소산 능력을 증대시키기 위하여 추가의 열소산 패드를 제공한다. 이 것이 스위치들(S1 및 S2)을 과열로 인한 소손으로부터 효과적으로 방지할 수 있다.
발명을 특정한 실시양태의 수단에 의해 설명하였는 바, 청구의 범위에 설정된 발명의 범위와 정신을 일탈함이 없이 기술에 숙련한 이들에 의해 많은 변경과 변화들을 이룰 수 있을 것이다.(3) Finally, referring to FIG. 18, the control circuit acts to switch the second switch S 2 to the open state. At this time, the current path as shown in FIG. 16 is formed by the external voltage Va, and continues to pass through the external capacitor 25 and the fourth switch S 4 from the ground terminal 26 to the ground electrode. Return to (26). At this time, since the voltage of the external capacitor 25 is zero, there is no current. Therefore, since there is no switching loss in the fourth switch S 4 of the address electrode drive chip 121, generation of heat can be prevented.
In view of the above, the present invention utilizes a control circuit that controls the switching order of the switches of both the external voltage pulse circuit 2 and the address electrode drive tip 121. Therefore, the power loss due to switching the switches of the address electrode drive chip 121 is transferred to all the switches of the external voltage pulse circuit 2. Therefore, the accumulation of heat caused by the switching loss of the address electrode drive chip 121 can be prevented by devising a circuit having a simple economic effect. Energy transferred from the address electrode drive chip 121 to the first and second switches S 1 and S 2 is accumulated therein. Thus, the first and second switches S 1 and S 2 become overheated. The present invention provides an additional heat dissipation pad in each of the switches S 1 and S 2 to increase its heat dissipation capacity. This can effectively prevent the switches S 1 and S 2 from burnout due to overheating.
Having described the invention by means of specific embodiments, many modifications and variations may be made by those skilled in the art without departing from the scope and spirit of the invention as set forth in the claims.

이상 상술한 바와 같이, 본 발명에 따르면, 스위치들의 스위칭 손실에 의하여 야기되는 열이 드라이브 칩들 상에 축적되지 않도록 방지할 수 있는, 플라즈마 표시판(PDP)의 어드레스 전극 드라이브 칩 상의 열을 소산하는 방법이 제공된다.As described above, according to the present invention, a method for dissipating heat on an address electrode drive chip of a plasma display panel (PDP), which can prevent heat caused by switching losses of switches from accumulating on the drive chips. Is provided.

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Claims (7)

플라즈마 표시판(PDP)의 복수의 어드레스 전극 드라이브 칩 상의 열을 소산하는 방법으로서, A method of dissipating heat on a plurality of address electrode drive chips of a plasma display panel (PDP), (a) 구동을 위하여 상기 어드레스 전극 드라이브 칩들에 외부 전압 펄스 회로를 접속하는 단계; (a) connecting an external voltage pulse circuit to the address electrode drive chips for driving; (b) 제어 회로가 상기 외부 전압 펄스 회로와 각각의 상기 어드레스 전극 드라이브 칩 양자에 있어서의 복수의 스위치의 스위칭 순서를 제어하도록 하는 단계; (b) causing a control circuit to control the switching order of the plurality of switches in both the external voltage pulse circuit and each of the address electrode drive chips; (c) 각각의 상기 어드레스 전극 드라이브 칩에 외부의 전압 레벨 또는 영 볼트를 발생시키어 그것을 PDP의 복수의 어드레스 전극의 각각에 적용하는 단계; 그리고 (c) generating an external voltage level or zero volts in each of the address electrode drive chips and applying it to each of the plurality of address electrodes of the PDP; And (d) 스위칭하는 동안의 각각의 상기 어드레스 전극 드라이브 칩의 상기 스위치들에 있어서의 스위칭 손실을 상기 외부 전압 펄스 회로에 모조리 옮기는 단계; (d) transferring all switching losses in the switches of each of the address electrode drive chips during switching to the external voltage pulse circuit; 를 포함하되, Including but not limited to: 상기 외부 전압 펄스 회로는, 각각의 상기 어드레스 전극 드라이브 칩에 병렬로 연결되며, 외부 전압원에 결합된 일단을 가진 제 1의 스위치 및 상기 제 1의 스위치의 타단에 직렬로 접속된 일단과 접지 터미널에 결합된 타단을 가진 제 2의 스위치로 이루어지는 것과, The external voltage pulse circuit is connected in parallel to each of the address electrode drive chips, and includes a first switch having one end coupled to an external voltage source and one end connected in series with the other end of the first switch and a ground terminal. Consisting of a second switch having the other end coupled, 각각의 상기 어드레스 전극 드라이브 칩은, 상기 어드레스 전극 중 하나에 상당하며, 상기 제 1 및 제 2의 스위치들에 상호접속된 일단을 가진 제 3의 스위치 및 상기 제 3의 스위치의 타단에 직렬로 접속된 일단과 상기 접지 터미널에 결합된 타단을 가진 제 4의 스위치로 이루어지는 것과, Each of the address electrode drive chips corresponds to one of the address electrodes and is connected in series to a third switch having one end interconnected to the first and second switches and the other end of the third switch. A fourth switch having one end coupled and the other end coupled to the ground terminal, 각각의 상기 어드레스 전극은, 상기 제 3 및 제 4 스위치들을 상호접속하는 일단과 각각의 상기 어드레스 전극 드라이브 칩을 스위칭하는 시간에 상기 접지 터미널에 결합되는 타단을 가진 외부 축전기로서 형성되며, 각각의 상기 어드레스 전극에 관한 전압은 외부 전압인 것과, Each of the address electrodes is formed as an external capacitor having one end interconnecting the third and fourth switches and the other end coupled to the ground terminal at a time of switching each address electrode drive chip, each of the said The voltage with respect to the address electrode is an external voltage, 각각의 상기 어드레스 전극 드라이브 칩의 출력 전압이 상기 외부 전압인 경우, 상기 외부 전압 펄스 회로와 각각의 상기 어드레스 전극 드라이브 칩의 하나의 타이밍 사이클에 있어서는, In one timing cycle of the external voltage pulse circuit and each of the address electrode drive chips, when the output voltage of each of the address electrode drive chips is the external voltage, (e) 상기 제어 회로가 상기 제 3의 스위치에는 스위칭 손실이 없기 때문에 열 발생을 방지하기 위하여 각각의 상기 어드레스 드라이브 칩의 상기 제 3의 스위치를 닫힌 상태로 스위칭하도록 하고 각각의 상기 어드레스 드라이브 칩의 상기 제 4의 스위치를 열린 상태로 스위칭하도록 하는 단계; (e) the control circuit switches the third switch of each address drive chip to the closed state to prevent heat generation since there is no switching loss in the third switch, and Switching the fourth switch to an open state; (f) 상기 제어 회로가 상기 제 1의 스위치를 상기 닫힌 상태로 스위칭하도록 하여 상기 외부 전압에 의해 제 1의 전류경로를 형성하고, 상기 제 1의 전류경로는 상기 외부전압으로부터 상기 제 1의 스위치, 상기 제 3의 스위치, 상기 외부 축전기, 및 상기 접지 터미널을 통과하여 상기 외부 전압으로 복귀하며, 그에 따라 상기 스위치들로 인한 에너지 손실을 상기 제 1의 스위치에 모조리 옮기는 단계; (f) cause the control circuit to switch the first switch to the closed state to form a first current path by the external voltage, the first current path being the first switch from the external voltage. Returning to the external voltage through the third switch, the external capacitor, and the ground terminal, thereby transferring energy losses due to the switches to the first switch; (g) 상기 제어 회로가 상기 제 1의 스위치를 상기 열린 상태로 스위칭하도록 하고 상기 제 2의 스위치를 상기 닫힌 상태로 스위칭하도록 하여 상기 외부 전압에 의해 제 2의 전류경로를 형성하고, 상기 제 2의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 상기 제 3의 스위치, 및 상기 제 2의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 외부 전압에 의한 충전으로 인하여 상기 외부 축전기에 축적되는 전하는 상기 외부 축전기의 전압을 영으로 감소시키기 위하여 상기 접지 터미널에 방전되고 상기 스위치들로 인한 에너지 손실을 상기 제 2의 스위치에 모조리 옮기는 단계; 그리고 (g) cause the control circuit to switch the first switch to the open state and to switch the second switch to the closed state to form a second current path by the external voltage; And a current path of the ground terminal is returned from the ground terminal through the external capacitor, the third switch, and the second switch to the ground terminal, and is accumulated in the external capacitor due to charging by the external voltage. Charge is discharged at the ground terminal to reduce the voltage of the external capacitor to zero and transfers energy losses due to the switches to the second switch; And (h) 상기 제어 회로가 상기 제 1, 제 2, 및 제 3 스위치들을 상기 열린 상태로 스위칭하도록 하고 상기 제 4의 스위치를 상기 닫힌 상태로 스위칭하도록 하여 상기 외부 전압에 의해 제 3의 전류경로를 형성하고, 상기 제 3의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 및 상기 제 4의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 단계 (g)에 있어서 상기 외부 축전기의 전압이 영이므로 상기 제 3의 전류경로에는 전류가 없고 상기 제 3 및 제 4 스위치 양자에 있어서는 스위칭 손실이 없기 때문에 열이 발생하는 것을 방지하는 단계; (h) causing the control circuit to switch the first, second, and third switches to the open state and to switch the fourth switch to the closed state so that a third current path is generated by the external voltage. And the third current path passes from the ground terminal through the external capacitor and the fourth switch to the ground terminal, wherein the voltage of the external capacitor is zero in step (g). Preventing heat from being generated because there is no current in the third current path and there is no switching loss in both the third and fourth switches; 를 포함하는 것을 특징으로 하는 방법.Method comprising a. 제 1 항에 있어서, The method of claim 1, 각각의 상기 제 1 및 제 2의 스위치에 그의 열소산 능력을 증대시키기 위한 패드를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법. Providing each of said first and second switches with a pad for increasing its heat dissipation capacity. 플라즈마 표시판(PDP)의 복수의 어드레스 전극 드라이브 칩 상의 열을 소산하는 방법으로서, A method of dissipating heat on a plurality of address electrode drive chips of a plasma display panel (PDP), (a) 구동을 위하여 상기 어드레스 전극 드라이브 칩들에 외부 전압 펄스 회로를 접속하는 단계; (a) connecting an external voltage pulse circuit to the address electrode drive chips for driving; (b) 제어 회로가 상기 외부 전압 펄스 회로와 각각의 상기 어드레스 전극 드라이브 칩 양자에 있어서의 복수의 스위치의 스위칭 순서를 제어하도록 하는 단계; (b) causing a control circuit to control the switching order of the plurality of switches in both the external voltage pulse circuit and each of the address electrode drive chips; (c) 각각의 상기 어드레스 전극 드라이브 칩에 외부의 전압 레벨 또는 영 볼트를 발생시키어 그것을 PDP의 복수의 어드레스 전극의 각각에 적용하는 단계; 그리고 (c) generating an external voltage level or zero volts in each of the address electrode drive chips and applying it to each of the plurality of address electrodes of the PDP; And (d) 스위칭하는 동안의 각각의 상기 어드레스 전극 드라이브 칩의 상기 스위치들에 있어서의 스위칭 손실을 상기 외부 전압 펄스 회로에 모조리 옮기는 단계; (d) transferring all switching losses in the switches of each of the address electrode drive chips during switching to the external voltage pulse circuit; 를 포함하되, Including but not limited to: 상기 외부 전압 펄스 회로는, 각각의 상기 어드레스 전극 드라이브 칩에 병렬로 연결되며, 외부 전압원에 결합된 일단을 가진 제 1의 스위치 및 상기 제 1의 스위치의 타단에 직렬로 접속된 일단과 접지 터미널에 결합된 타단을 가진 제 2의 스위치로 이루어지는 것과, The external voltage pulse circuit is connected in parallel to each of the address electrode drive chips, and includes a first switch having one end coupled to an external voltage source and one end connected in series with the other end of the first switch and a ground terminal. Consisting of a second switch having the other end coupled, 각각의 상기 어드레스 전극 드라이브 칩은, 상기 어드레스 전극 중 하나에 상당하며, 상기 제 1 및 제 2의 스위치들에 상호접속된 일단을 가진 제 3의 스위치 및 상기 제 3의 스위치의 타단에 직렬로 접속된 일단과 상기 접지 터미널에 결합된 타단을 가진 제 4의 스위치로 이루어지는 것과, Each of the address electrode drive chips corresponds to one of the address electrodes and is connected in series to a third switch having one end interconnected to the first and second switches and the other end of the third switch. A fourth switch having one end coupled and the other end coupled to the ground terminal, 각각의 상기 어드레스 전극은, 상기 제 3 및 제 4 스위치들을 상호접속하는 일단과 각각의 상기 어드레스 전극 드라이브 칩을 스위칭하는 시간에 상기 접지 터미널에 결합되는 타단을 가진 외부 축전기로서 형성되며, 각각의 상기 어드레스 전극에 관한 전압은 외부 전압인 것과, Each of the address electrodes is formed as an external capacitor having one end interconnecting the third and fourth switches and the other end coupled to the ground terminal at a time of switching each address electrode drive chip, each of the said The voltage with respect to the address electrode is an external voltage, 각각의 상기 어드레스 전극 드라이브 칩의 상기 출력 전압이 영인 경우, 상기 외부 전압 펄스 회로와 각각의 상기 어드레스 전극 드라이브 칩의 다른 하나의 타이밍 사이클에 있어서는, In the other timing cycle of the external voltage pulse circuit and each of the address electrode drive chips when the output voltage of each of the address electrode drive chips is zero, (i) 상기 제어 회로가 상기 제 1 및 제 4의 스위치를 상기 닫힌 상태로 스위칭하도록 하고 상기 제 2 및 제 3의 스위치를 상기 열린 상태로 스위칭하도록 하여 상기 외부 전압에 의해 상기 제 3의 전류경로를 형성하고, 상기 제 3의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 및 상기 제 4의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 외부 축전기의 상기 전압이 영이므로 출력 전압이 없는 단계; (i) causing the control circuit to switch the first and fourth switches to the closed state and to switch the second and third switches to the open state such that the third current path is caused by the external voltage. And the third current path is returned from the ground terminal through the external capacitor and the fourth switch to the ground terminal, where the voltage of the external capacitor is zero, so that there is no output voltage. step; (j) 상기 제어 회로가 상기 제 1의 스위치를 상기 열린 상태로 스위칭하도록 하고 상기 제 2의 스위치를 상기 닫힌 상태로 스위칭하도록 하여 상기 외부 전압에 의해 상기 제 3의 전류경로를 형성하고, 상기 제 3의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 상기 제 4의 스위치, 및 상기 제 2의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 외부 축전기의 상기 전압이 영이므로 출력 전압이 없는 단계; 그리고 (j) cause the control circuit to switch the first switch to the open state and to switch the second switch to the closed state to form the third current path by the external voltage; A current path of three passes from the ground terminal through the external capacitor, the fourth switch, and the second switch to return to the ground terminal, where the voltage of the external capacitor is zero, so there is no output voltage. step; And (k) 상기 제어 회로가 상기 제 2의 스위치를 상기 열린 상태로 스위칭하도록 하여 상기 외부 전압에 의해 상기 제 3의 전류경로를 형성하고, 상기 제 3의 전류경로는 상기 접지 터미널로부터 상기 외부 축전기, 상기 제 4의 스위치, 및 상기 제 2의 스위치를 통과하여 상기 접지 터미널로 복귀하며, 여기에서 상기 외부 축전기의 상기 전압이 영이므로 출력 전압이 없는 단계; (k) cause the control circuit to switch the second switch to the open state to form the third current path by the external voltage, wherein the third current path is connected to the external capacitor, Returning to the ground terminal through the fourth switch and the second switch, wherein there is no output voltage because the voltage of the external capacitor is zero; 를 포함하는 것을 특징으로 하는 방법.Method comprising a. 제 3 항에 있어서, The method of claim 3, wherein 각각의 상기 제 1 및 제 2의 스위치에 그의 열소산 능력을 증대시키기 위한 패드를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.Providing each of said first and second switches with a pad for increasing its heat dissipation capacity. 삭제delete 삭제delete 삭제delete
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