KR100619407B1 - Method for fabricating silicide of gate electrode - Google Patents
Method for fabricating silicide of gate electrode Download PDFInfo
- Publication number
- KR100619407B1 KR100619407B1 KR1020030101966A KR20030101966A KR100619407B1 KR 100619407 B1 KR100619407 B1 KR 100619407B1 KR 1020030101966 A KR1020030101966 A KR 1020030101966A KR 20030101966 A KR20030101966 A KR 20030101966A KR 100619407 B1 KR100619407 B1 KR 100619407B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicide
- forming
- spacer
- gate electrode
- heat treatment
- Prior art date
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 36
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims abstract description 27
- 125000006850 spacer group Chemical group 0.000 claims abstract description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 150000004767 nitrides Chemical class 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 239000010936 titanium Substances 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- -1 source Chemical compound 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 게이트 전극의 실리사이드 형성방법에 관한 것으로, 보다 자세하게는 NO(N2O) 가스를 이용해 질화막 스페이서를 열처리하여 옥시나이트라이드막을 형성함으로써 실리콘의 확산을 방지하고 스페이서에 실리사이드가 형성되는것을 방지하여 스페이서의 절연특성을 향상시킬 수 있는 방법에 관한 것이다. The present invention relates to a method of forming a silicide of a gate electrode, and more particularly, heat treatment of a nitride spacer using NO (N 2 O) gas to form an oxynitride layer to prevent diffusion of silicon and to prevent silicide from forming on the spacer. The present invention relates to a method capable of improving the insulating properties of a spacer.
본 발명의 게이트 전극의 실리사이드 형성방법은 실리콘 기판의 상부에 게이트 산화막과 폴리실리콘을 게재하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 질화막 스페이서를 형성하는 단계; 상기 질화막 스페이서의 측벽에 옥시나이트라이드막을 형성하는 단계; 상기 실리콘 기판에 소정의 금속을 증착하는 단계; 및 상기 소정의 금속이 증착된 기판을 열처리하여 실리사이드를 형성하는 단계로 이루어짐에 기술적 특징이 있다.A method of forming a silicide of a gate electrode of the present invention includes forming a gate electrode by placing a gate oxide film and polysilicon on the silicon substrate; Forming a nitride film spacer on sidewalls of the gate electrode; Forming an oxynitride film on sidewalls of the nitride film spacer; Depositing a metal on the silicon substrate; And a step of forming a silicide by heat-treating the substrate on which the predetermined metal is deposited.
따라서, 본 발명의 게이트 전극의 실리사이드 형성방법은 NO(N2O) 가스를 이용해 질화막 스페이서를 열처리하여 옥시나이트라이드막을 형성함으로써 실리콘의 확산을 방지하고 스페이서에 실리사이드가 형성되는것을 방지하여 스페이서의 절연특성을 향상시킬 수 효과가 있다.Therefore, the silicide forming method of the gate electrode of the present invention heat-treats the nitride film spacer using NO (N 2 O) gas to form an oxynitride film to prevent diffusion of silicon and to prevent silicide from forming on the spacer to insulate the spacer. It is effective to improve the properties.
실리사이드, 브릿지Silicide, bridge
Description
도 1은 종래기술에 의해 실리사이드가 형성된 트랜지스터의 단면도.1 is a cross-sectional view of a transistor in which silicide is formed by the prior art;
도 2a 내지 도 2c는 본 발명에 의해 게이트 전극의 실리사이드를 형성하는 단면도.2A to 2C are cross-sectional views of forming a silicide of a gate electrode according to the present invention.
본 발명은 게이트 전극의 실리사이드 형성방법에 관한 것으로, 보다 자세하게는 NO(N2O) 가스를 이용해 질화막 스페이서(spacer)를 열처리하여 옥시나이트라이드(oxynitride)막을 형성함으로써 실리콘의 확산을 방지하고 스페이서에 실리사이드가 형성되는 것을 방지하여 스페이서의 절연특성을 향상시킬 수 있는 방법에 관한 것이다. The present invention relates to a method of forming a silicide of a gate electrode, and more particularly, heat treatment of a nitride film spacer using NO (N 2 O) gas to form an oxynitride film to prevent diffusion of silicon and The present invention relates to a method of preventing silicide from forming and improving an insulating property of a spacer.
도 1에는 종래의 필드효과 트랜지스터(Field Effect Transistor, FET)의 단 면도를 보여주고 있다. 소자분리막(101)이 형성된 실리콘 기판(100) 상부에 게이트 산화막(10)를 증착하고 상기 게이트 산화막 상부에 폴리실리콘(11)을 증착한다. 이 후 상기 구조물을 이방성 식각공정을 거쳐 게이트 전극을 형성한다. 이어서 상기 실리콘 기판 전면에 불순물 이온을 주입하여 소스 및 드레인(12)을 형성하고 이어지는 열처리 공정을 통해 상기 주입된 불순물을 활성화시킨다. 이때 종종 상기 게이트 전극의 측벽을 둘러싸는 스페이서(13)를 형성하는데 이것은 상기 스페이서가 임플란트(implant) 공정에서 마스크(mask)의 역할과 소정의 장벽(barrier) 역할을 하게 하기 위함이다.1 shows a stage of a conventional field effect transistor (FET). The
한편 소스, 드레인 그리고 게이트와 같이 실리콘 또는 폴리실리콘으로 만들어진 트랜지스터(transistor) 구조는 금속배선과의 연결 계면에서 상대적으로 높은 면저항(sheet resistance) 값을 보인다. 상기 면저항은 높은 전력소모를 유발하고 집적회로 내부에 많은 열을 전달함으로써 소자의 동작에 나쁜 영향을 미치게 된다. 상기의 면저항을 낮추기 위해 근래에 사용되는 방법은 소스/드레인 그리고 폴리실리콘 게이트 전극 상부에 실리사이드막을 형성하는 것이다. 종래의 실리사이드 형성공정은 티타늄(Ti)과 같은 실리콘과 반응할 수 있는 금속재료를 게이트와 스페이서 그리고 소오스와 드레인 상부에 증착한다. 이후 한 번 내지 두 번의 열처리 공정을 통해 상기 증착된 금속막이 게이트의 폴리실리콘이나 소오스 또는 드레인의 실리콘과 반응하여 실리사이드막이 형성된다. 이후 습식식각을 통해 반응하지 않은 금속막이 제거된다.On the other hand, transistor structures made of silicon or polysilicon, such as source, drain, and gate, exhibit relatively high sheet resistance at the interface with the metallization. The sheet resistance causes high power consumption and adversely affects the operation of the device by transferring a lot of heat inside the integrated circuit. Recently, a method used to lower the sheet resistance is to form a silicide layer on the source / drain and the polysilicon gate electrode. In the conventional silicide forming process, a metal material capable of reacting with silicon such as titanium (Ti) is deposited on the gate and the spacer and the source and the drain. Thereafter, through the heat treatment process of one or two times, the deposited metal film is reacted with polysilicon of the gate or silicon of the source or drain to form a silicide film. Then, the wet etching removes the unreacted metal film.
상기의 스페이서는 임플란트 공정시 마스크 역할을 하는 것과 더불어 실리사 이드가 형성된 게이트를 소스/드레인 영역과 분리시키는 역할도 수행한다. 하지만 티타늄을 사용하여 티타늄 실리사이드(TiSi2)를 형성할 경우, 게이트 전극의 측벽에 형성된 스페이서의 폭이 2000 내지 3000Å에 불과하기 때문에 게이트의 실리콘이 가로방향으로 확산하여 스페이서 내부로 유입될 수 있고, 이후 실리사이드를 형성하기 위한 열처리 공정시 상기 유입된 실리콘이 스페이서 외측벽에 증착된 티타늄과 반응하여 실리사이드를 형성할 수 있다. 이처럼 게이트 스페이서의 외측벽에 형성된 실리사이드에 의해 게이트와 소스 또는 드레인 사이에 브릿지(bridge)를 형성하여 단락이 일어나는 문제점이 발생한다.In addition to acting as a mask during the implant process, the spacer separates the gate on which the silicide is formed from the source / drain region. However, when forming titanium silicide (TiSi 2 ) using titanium, since the width of the spacer formed on the sidewall of the gate electrode is only 2000 to 3000Å, silicon of the gate may diffuse in the horizontal direction and flow into the spacer. Thereafter, in the heat treatment process for forming silicide, the introduced silicon may react with titanium deposited on the outer wall of the spacer to form silicide. Thus, a problem occurs that a short circuit occurs by forming a bridge between the gate and the source or the drain by silicide formed on the outer wall of the gate spacer.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, NO(N2O) 가스를 이용해 질화막 스페이서를 열처리하여 옥시나이트라이드막을 형성함으로써 실리콘의 확산을 방지하고 스페이서에 실리사이드가 형성되는 것을 방지하여 스페이서의 절연특성을 향상시킬 수 있는 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, by the heat treatment of the nitride film spacer using NO (N 2 O) gas to form an oxynitride film to prevent the diffusion of silicon and the silicide is formed on the spacer It is an object of the present invention to provide a method capable of preventing the insulating layer from improving the insulating properties of the spacer.
본 발명의 상기 목적은 실리콘 기판의 상부에 게이트 산화막과 폴리실리콘을 게재하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 질화막 스페이 서를 형성하는 단계; 상기 질화막 스페이서의 측벽에 옥시나이트라이드막을 형성하는 단계; 상기 실리콘 기판에 소정의 금속을 증착하는 단계; 및 상기 소정의 금속이 증착된 기판을 열처리하여 실리사이드를 형성하는 단계로 이루어진 게이트 전극의 실리사이드 형성방법에 의해 달성된다.The object of the present invention is to form a gate electrode by placing a gate oxide film and polysilicon on the silicon substrate; Forming a nitride film spacer on sidewalls of the gate electrode; Forming an oxynitride film on sidewalls of the nitride film spacer; Depositing a metal on the silicon substrate; And forming a silicide by heat-treating the substrate on which the predetermined metal is deposited.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
먼저, 도 2a는 실리콘 기판(20)의 상부에 게이트 산화막(21)과 폴리실리콘(22)을 적층하여 형성된 게이트 전극의 측벽에 질화막 스페이서(23)가 형성된 모습을 보여주는 단면도이다.First, FIG. 2A is a cross-sectional view illustrating a
다음, 도 2b는 옥시나이트라이드막(24)을 형성하는 단계를 보여주는 단면도이다. 상기 질화막 스페이서를 NO(N2O)와 N2의 혼합가스를 이용해 열처리하여 옥시나이트라이드막을 형성한다. 이때 열처리의 조건은 850 내지 1100℃의 온도에서 NO(N2O) : N2의 가스비율을 0.5 : 9.5 또는 30 : 70으로 한다. 즉, N2에 NO(N2O)를 5 내지 30%로 혼합하여 사용한다. 상기 질화막 스페이서가 형성될 때 질소와 불완전하게 결합된 실리콘이 NO(N2O)을 사용한 열처리에 의해 이탈하고, NO(N2O)와 반응하여 옥시나이트라이드가 형성된다. 상술한 바와 같이 상기 옥시나이트라이드 막은 질화막 스페이서 내부의 실리콘을 반응원으로 사용하기 때문에 스페이서의 외측벽에만 형성된다.Next, FIG. 2B is a cross-sectional view showing the step of forming the
다음, 도 2c는 실리사이드(25)를 형성하는 단계를 보여주는 단면도이다. 우선 질화막 스페이서를 포함한 실리콘 기판의 전면에 소정의 금속을 증착한다. 바람직하게는 티타늄 금속막을 형성한다. 이후 실리콘과 증착된 금속막을 열처리하여 실리사이드를 형성한다. 이때 상기 질화막 스페이서의 외측벽에 형성된 옥시나이트라이드막에 의해 실리콘이 티타늄으로 확산되는 것을 방지하게 되고, 결국 스페이서의 외측벽에는 실리사이드가 형성되지 못한다. Next, FIG. 2C is a cross-sectional view showing a step of forming
반면에 게이트의 상부에서 티타늄 실리사이드(TiSi2)가 형성되는 과정을 살펴보면 다음과 같다. 소정의 온도에서 1차 열처리 단계에 의해 비저항이 높은 TiSi2(C-49)가 형성된다. 이 때의 화학반응식을 적어보면 다음과 같다.On the other hand, the process of forming titanium silicide (TiSi 2 ) on the gate is as follows. By a first heat treatment step at a predetermined temperature, a high resistivity TiSi 2 (C-49) is formed. The chemical reactions at this time are as follows.
Ti + 2Si → TiSi2(C-49)Ti + 2Si → TiSi 2 (C-49)
이 후, 상기 1차 열처리 단계에서 반응하지 않은 금속을 습식식각으로 제거하고, 910℃의 온도에서 2차 열처리 단계를 진행하여 최종적으로 비저항이 낮은 TiSi2(C-54)를 형성한다.Thereafter, the metal that has not reacted in the first heat treatment step is removed by wet etching, and the second heat treatment step is performed at a temperature of 910 ° C. to finally form TiSi 2 (C-54) having a low specific resistance.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 게이트 전극의 실리사이드 형성방법은 NO(N2O) 가스를 이용해 질화막 스페이서를 열처리하여 옥시나이트라이드막을 형성함으로써 실리콘의 확산을 방지하고 스페이서에 실리사이드가 형성되는 것을 방지하여 스페이서의 절연특성을 향상시킬 수있는 효과가 있다.
Accordingly, the silicide forming method of the gate electrode of the present invention heat-treats the nitride film spacer using NO (N 2 O) gas to form an oxynitride film to prevent diffusion of silicon and to prevent silicide from forming on the spacer to insulate the spacer. There is an effect that can improve the characteristics.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101966A KR100619407B1 (en) | 2003-12-31 | 2003-12-31 | Method for fabricating silicide of gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101966A KR100619407B1 (en) | 2003-12-31 | 2003-12-31 | Method for fabricating silicide of gate electrode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050069668A KR20050069668A (en) | 2005-07-05 |
| KR100619407B1 true KR100619407B1 (en) | 2006-09-11 |
Family
ID=37260035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030101966A KR100619407B1 (en) | 2003-12-31 | 2003-12-31 | Method for fabricating silicide of gate electrode |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100619407B1 (en) |
-
2003
- 2003-12-31 KR KR1020030101966A patent/KR100619407B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050069668A (en) | 2005-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20040029119A (en) | Improved high k-dielectrics using nickel silicide | |
| US7320938B2 (en) | Method for reducing dendrite formation in nickel silicon salicide processes | |
| US6855592B2 (en) | Method for manufacturing semiconductor device | |
| JP3119190B2 (en) | Method for manufacturing semiconductor device | |
| JP3295931B2 (en) | Method for manufacturing semiconductor device | |
| KR100619407B1 (en) | Method for fabricating silicide of gate electrode | |
| JP4730993B2 (en) | Method for forming conductive line of semiconductor element | |
| KR100307982B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2001119021A (en) | Method for manufacturing of semiconductor device | |
| JP2003077856A (en) | Method of manufacturing semiconductor device | |
| JP3033525B2 (en) | Method for manufacturing semiconductor device | |
| JPH08288241A (en) | Semiconductor device and manufacture thereof | |
| KR20060076447A (en) | Method for manufacturing of semiconductor device | |
| KR100192537B1 (en) | Method of manufacturing semiconductor device | |
| JP2008159834A (en) | Method for manufacturing semiconductor device and semiconductor device | |
| JPH0878357A (en) | Semiconductor device using co silicide layer and its manufacture | |
| KR100226748B1 (en) | Fabrication method for junction of semiconductor device | |
| JPH0846189A (en) | Semiconductor device and manufacture thereeof | |
| KR100565755B1 (en) | Method for manufacturing of semiconductor device | |
| KR101037691B1 (en) | Semiconductor device and method of manufacturing the same | |
| TW565884B (en) | Method for forming salicide | |
| JP2002217193A (en) | Method for manufacturing semiconductor device | |
| JP2001144287A (en) | Method of manufacturing semiconductor device | |
| JP2008071914A (en) | Semiconductor device, and its manufacturing method | |
| JPH1041249A (en) | Manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110719 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20120726 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |