KR100611329B1 - 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품의 제조방법 - Google Patents

Abstract

균일한 두께의 세라믹 시트를 형성하고 일정한 크기로 절단한 후, 내부전극으로 사용될 전극패턴을 형성하는 단계; 한 쌍의 세라믹 지지 시트 중 어느 하나 위에 상기 전극 패턴과 동일한 스크린을 이용하여 절단 위치를 인식할 수 있는 인덱스 마크(index mark)를 형성하는 단계; 상기 세라믹 시트의 기설정된 위치에 복수 개의 스루 홀들(through holes)을 형성하는 단계; 상기 인덱스 마크를 이용하여 상기 한 쌍의 세라믹 지지 시트의 상기 세라믹 시트의 스루 홀들에 대응하는 위치에 스루 홀들을 형성하는 단계; 상기 세라믹 시트의 상하부에 상기 한 쌍의 세라믹 지지 시트를 위치시키고 압착하여 칩을 형성하고, 상기 스루 홀들의 중심을 통과하도록 상기 칩을 절단하는 단계; 상기 절단된 칩을 탈바인더, 소성 및 연마 처리하는 단계; 상기 전극패턴에 연결되는 제 1 외부전극을 형성하는 단계; 상기 외부전극과 칩 전면에 보호막을 코팅하는 단계; 상기 제 1 외부전극에 대응하는 부분의 보호막을 연마하는 단계; 상기 연마된 제 1 외부전극 위에 제 2 외부전극을 형성하는 단계; 상기 제 2 외부전극 위에 니켈도금층과 주석/납 도금층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품의 제조방법이 개시된다.

칩 부품, 배리스터, 어레이, 이격 홈, 스페이스, 코팅, 보호막

Description

반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품의 제조방법{Method for making passive chip component with stacked structure using semiconductor ceramic device}

도 1은 종래의 칩 부품인 칩 배리스터를 보여주는 사시도이다.

도 2는 외부단자를 확대한 사시도이다.

도 3은 본 발명의 일 실시예에 따른 칩 배리스터를 보여주는 사시도이다.

도 4는 도 3의 Ⅳ-Ⅳ를 따라 절단한 단면도이다.

도 5는 본 발명의 이점을 설명하기 위한 외부단자의 확대 사시도이다.

도 6은 본 발명의 다른 실시예에 따른 최종 칩 배리스터를 보여주는 사시도이다.

도 7은 본 발명에 따른 제조방법을 설명하는 플로우 챠트이다.

본 발명은 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품의 제조방법에 관한 것으로, 보다 상세하게는 반도체 세라믹 몸체 표면에 보호막이 코팅되어 외부단자가 형성되며 외부단자들 사이에 이격 홈을 형성함으로써 기판에 실장시에 기계적 강도를 향상시키며 솔더링 중에 전기적 단락을 방지하고 외부단자 형성 공정 중 세라믹 몸체 표면이 연마되는 것을 방지할 수 있는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품의 제조방법에 관한 것이다.

최근 전자기기의 경박 단소화 및 고기능화 추세에 따른 전자부품의 표면실장화 및 소형화에 의하여 고밀도 실장이 급속히 진행되고 있다. 이러한 고밀도 실장을 위하여 소형화된 칩 부품이 개발되었지만, 다수 개를 적용해야 하는 경우 칩 부품 소자를 복수 개 직렬로 부착하여 인쇄회로기판에 장착하게 된다.

도 1은 종래의 칩 부품인 칩 배리스터를 보여주는 사시도이고, 도 2는 외부단자를 확대한 사시도이다.

세라믹 몸체(10)의 양 측면에는 외부단자들(12)이 형성되는데, 세라믹 몸체(10)와 동일한 평면을 이루도록 노출된다.

이와 같은 구조에서는, 도 2에 도시된 바와 같이, 기판에 솔더에 의해 고정되는 부분은 외부단자(12)의 정면(12a)과 저면(12b)의 두 부분이다. 따라서, 기계적 강도가 떨어져 고착 강도가 문제가 된다.

또한, 외부단자(12)의 표면이 몸체(10)의 표면과 동일한 레벨을 이루기 때문에 솔더링 과정에서 플럭스를 통한 납 등의 솔더 이동 또는 솔더 볼 발생에 의해 외부단자 간의 전기적 단락현상이 문제가 되고 있다.

더욱이, 반도체 세라믹을 이용한 칩 어레이 부품은 외부단자의 전기도금시 세라믹 몸체에도 전기가 도통하여 몸체의 표면에 미세한 도체 도금층이 형성될 가능성이 있어 이를 방지하기 위하여 유기물 또는 무기물의 코팅층을 형성하는 구성을 적용하고 있다. 이와 같이 코팅층이 형성되는 구성에서 외부단자를 형성할 부분을 노출시키기 위하여 연마를 하는데, 외부단자(12)의 표면이 몸체(10)의 표면과 동일한 레벨을 이루기 때문에 이 연마공정에서 외부단자에 인접한 몸체의 표면이 함께 연마되어 훼손되는 문제가 발생한다.

따라서, 본 발명의 목적은 외부 단자위에 형성된 보호막 연마시에 세라믹 몸체 표면의 보호막이 연마에 의해 훼손되지 않는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품을 제조방법을 제공하는 것이다.

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본 발명의 다른 목적과 특징은 이하에 서술되는 실시예를 통하여 보다 명확하게 이해될 것이다.

본 발명의 일 측면에 따르면, 반도체 특성을 가지며 내부에 적층형 구조를 갖는 세라믹 몸체와, 세라믹 몸체의 양 측면에 노출되어 형성되는 외부단자들을 포함하며, 외부단자들 사이에 세라믹 몸체에는 이격 홈이 형성되는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품이 개시된다.

본 발명의 다른 측면에 따르면, 반도체 특성을 가지며 내부에 내부전극이 형성된 적층형 구조를 갖고 표면 전체에 보호막이 코팅된 세라믹 몸체; 세라믹 몸체의 양 측면으로 연장되어 노출된 내부전극과 전기적으로 연결되는 외부단자들을 포함하며, 외부단자들 사이에 세라믹 몸체에는 이격 홈이 형성되는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품이 개시된다.

바람직하게, 보호막은 파릴렌(parylene) 폴리머 또는 글래스를 포함한다.

본 발명의 또 다른 측면에 따르면, 균일한 두께의 세라믹 시트를 형성하고 일정한 크기로 절단한 후, 내부전극으로 사용될 전극패턴을 형성하는 단계; 세라믹 시트의 기설정된 위치에 복수 개의 스루 홀들(through holes)을 형성하는 단계; 세라믹 지지 시트의 세라믹 시트의 스루 홀들에 대응하는 위치에 스루 홀들을 형성하는 단계; 세라믹 시트의 상하부에 세라믹 지지 시트를 위치시키고 압착하여 칩을 형성하고, 스루 홀들의 중심을 통과하도록 칩을 절단하는 단계; 절단된 칩을 탈바인더, 소성 및 연마 처리하는 단계; 전극패턴에 연결되는 제 1 외부전극을 형성하는 단계; 외부전극과 칩 전면에 보호막을 코팅하는 단계; 제 1 외부전극에 대응하는 부분의 보호막을 연마하는 단계; 연마된 제 1 외부전극 위에 제 2 외부전극을 형성하는 단계; 제 2 외부전극 위에 니켈도금층과 주석/납 도금층을 순차적으로 형성하는 단계를 포함하는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품의 제조방법이 개시된다.

본 발명의 또 다른 측면에 따르면, 균일한 두께의 세라믹 시트를 형성하고 일정한 크기로 절단한 후, 내부전극으로 사용될 전극패턴을 형성하는 단계; 세라믹 시트의 상하부에 세라믹 지지 시트를 위치시키고 압착하여 칩을 형성하는 단계; 칩의 기설정된 위치에 복수 개의 스루 홀들(through holes)을 형성하는 단계; 스루 홀들의 중심을 통과하도록 칩을 절단하는 단계; 절단된 칩을 탈바인더, 소성 및 연마 처리하는 단계; 전극패턴에 연결되는 제 1 외부전극을 형성하는 단계; 외부전극과 칩 전면에 보호막을 코팅하는 단계; 제 1 외부전극에 대응하는 부분의 보호막을 연마하는 단계; 연마된 제 1 외부전극 위에 제 2 외부전극을 형성하는 단계; 제 2 외부전극 위에 니켈도금층과 주석/납 도금층을 순차적으로 형성하는 단계를 포함하는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품의 제조방법이 개시된다.

바람직하게, 전극패턴을 형성한 후에 상부측 세라믹 지지 시트 위에 전극 패턴과 동일한 스크린을 이용하여 절단 위치를 인식할 수 있는 인덱스 마크(index mark)를 형성하는 단계를 더 포함한다.

본 발명의 또 다른 측면에 따르면, 반도체 세라믹 소자를 적용한 적층형 구조의 칩 배리스터를 제조하는 방법에 있어서, 세라믹 몸체의 기설정된 위치에 복수 개의 스루 홀을 형성하고, 스루 홀들의 중심을 통과하도록 세라믹 몸체를 절단하며, 스루 홀 사이에서 절단된 몸체부분에 내부전극이 노출되어 내부전극에 연결되는 외부단자를 형성하는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 칩 배리스터의 제조방법이 개시된다.

이하 첨부된 도면을 참조하여 본 발명의 일 실시예를 설명한다. 설명의 편의상 칩 배리스터를 예로 들었으며, 본 발명의 특징을 강조하기 위하여 치수와 형태는 변형되어 도시된다.

도 3은 본 발명의 일 실시예에 따른 칩 배리스터를 보여주는 사시도이고, 도 4는 도 3의 Ⅳ-Ⅳ를 따라 절단한 단면도이며, 도 5는 본 발명의 이점을 설명하기 위한 외부단자의 확대 사시도이다.

도 3을 참조하면, 본 발명에 따른 칩 배리스터는 세라믹 몸체(100)와 몸체(100)의 양 측면에 형성된 외부단자(120) 및 외부단자들(120) 사이에 형성된 이격 홈(110)으로 이루어진다.

이 실시예에서 이격 홈(110)이 반원형의 단면형상을 이루고 있으나, 다른 형상이어도 무방하다.

도 3을 참조하면, 몸체(100)는 하부 세라믹 지지시트(102a), 세라믹 시트(101), 전극패턴(103) 및 상부 세라믹 지지시트(102b)가 압착되어 구성된다. 몸체(100)의 상하면과 이격 홈(110)의 내측면은 보호막(107)으로 코팅되며, 이에 대한 상세한 것은 후술한다.

전극패턴(103)이 몸체(100)의 양 측면으로 연장되어 노출되는 부분에는 은 페이스트로 이루어지는 제 1 외부전극(104)이 형성되고, 제 1 외부전극(104) 위에 은-에폭시 페이스트에 의한 제 2 외부전극(105)이 적층되며, 그 위에 니켈도금층(106)과 주석/납 도금층(108)이 순차적으로 형성되어 외부단자(120)를 구성한다.

도 3을 참조하면, 몸체(100)의 양 측면에 형성되는 외부단자들(120)이 이격 홈(110)에 의해 이격되므로 도 2의 종래의 구조와 비교하여 정면(120a), 양 측면(120b, 120d) 및 저면(120c)이 노출된다.

따라서, 기판에 실장하기 위하여 솔더링을 하는 경우 정면(120a), 양 측면(120b, 120d) 및 저면(120c)이 솔더에 의해 기판에 고정됨으로써 기계적 강도가 증가한다는 이점이 있다.

또한, 솔더링 과정에서 플럭스를 통한 땜납 등의 솔더 이동 또는 솔더 볼이 발생하더라도 이격 홈(110)이 이를 수용할 수 있기 때문에 외부단자들 간의 전기적인 단락을 방지할 수 있는 이점이 있다.

더욱이, 내부전극과 연결되는 제 1 외부전극(104)을 형성한 후 몸체 전체에 대해 보호막(107)을 형성하고, 제 1 외부전극(104)에 대응하는 부분에 대해 연마를 하더라도 이격 홈(110)이 존재하기 때문에 제 1 외부전극(104)에 인접하는 세라믹 몸체(100)가 훼손되는 것을 방지할 수 있다는 이점이 있다.

도 6은 본 발명의 다른 실시예로 일 실시예와는 달리 양 측면과 양단에 각각 4개와 2개의 외부단자를 형성하여 제조한 최종 칩 배리스터를 보여주는 사시도이다.

이하 도 3 내지 도 7을 참조하여 본 발명에 따른 제조방법을 상세하게 설명한다. 설명의 편의상 수동 전자부품 중의 하나인 칩 배리스터를 예로 들어 설명한다.

산화아연(ZnO) 분말에 소량의 반도체성 산화물인 산화프레시듐(Pr₆O₁₁)이 혼합된 배리스터 세라믹 원료 파우더를 PVB 계열의 유기물 바인더와 톨루엔, 에탄올을 혼합하여 반죽상태로 만들고 볼 밀을 사용하여 대략 1㎛의 평균 입경을 갖도록 한 후 테이프 캐스팅(tape casting) 방법으로 균일한 두께의 세라믹 시트(101)를 형성하고 일정한 크기로 절단한다(단계 S71).

시트(101) 위에 팔라듐(Pd) 금속을, 예를 들어, #400C 23㎛ 스테인리스 스틸 와이어로 제작된 스크린을 이용하여 전극패턴을 인쇄하고 온도 120?? 내지 150??에서 3 내지 5분 동안 건조하여 내부전극으로 사용될 전극패턴(103)을 형성한다(단계 S72).

세라믹 지지층 상부로 사용될 시트(102b) 위에 유기물을 전극 패턴과 동일한 스크린을 이용하여 인쇄하고, 온도 120?? 내지 150??에서 3 내지 5분 동안 건조하여 절단 위치를 인식할 수 있도록 인덱스 마크(index mark)를 형성한다(단계 S73).

전극패턴이 인쇄되어 건조된 시트(101)와 세라믹 지지층 상부(102b)에 이격 홈을 형성하기 위한 스루 홀(through hole)을 직경 0.5㎜의 펀칭 핀을 이용하여 프로그램으로 입력된 위치에 자동으로 형성한다(단계 S74).

세라믹 지지층 하부으로 사용될 시트(102a)도 같은 방법으로 시트(101, 102b)의 홀 위치와 동일한 위치에 스루 홀을 형성한다.

정확한 홀 위치를 일치시키기 위하여 세라믹 지지층 하부(102a), 전극패턴층(103), 세라믹 지지층 상부(102b)를 순차적으로 적층하고, 이를 열간 압착기를 이용하여 온도 65?? 내지 100??에서 2,000 내지 4,000psi로 1분 내지 15분 동안 압착하여 바(bar) 상태로 제조한다(단계 S75).

이와 달리 시트와 세라믹 지지층에 개별적으로 스루 홀을 형성하지 않고 압착이 완료된 후에 펀칭 핀을 이용하여 일체로 스루 홀을 형성할 수도 있다.

압착이 완료된 바 위에는 절단 위치를 인식할 수 있도록 인덱스 마크가 인쇄되어 있으며, 인덱스 마크는 스루 홀의 정 중앙에 위치하도록 설계된다. 자동 칩 절단기를 이용하여 칩의 길이 및 폭 방향으로 기설정된 사이즈로 절단한다(단계 S76). 이때, 이격 홈을 형성하기 위하여 칩의 길이방향으로는 형성된 스루 홀들의 중심을 통과하도록 절단한다.

즉, 스루 홀들의 중심을 통과하도록 절단하면, 절단된 몸체부분은 외부단자(120)가 형성될 부분이 되고, 절단된 스루 홀 부분은 이격 홈(110)이 된다. 절단된 몸체 부분에는 내부전극이 노출되며, 이를 위해 내부전극의 위치와 배열은 미리 적절하게 설계되어야 한다.

이와 같이 절단된 칩은 일반적인 세라믹 칩 제조공정에 따라 탈바인더, 소성 및 연마 등을 거치며, 이격 홈(110) 내측의 미세 연마를 위하여 알루미나 등의 연마 보조제를 이용하여 습식연마를 거치며 온도 200?? 내지 300??에서 10 내지 24 시간 완전 건조한다(단계 S77).

제 1 외부전극(104)의 형성을 위하여 은 페이스트를 디핑(dipping) 방법이나 실크 스크린 방법 등에 의해 상기한 절단된 몸체 부분에 부착하고 이를 건조, 소성한다(단계 S78).

이어 반도체 세라믹 몸체(100)의 표면을 보호하기 위하여 유기물 또는 무기물 재질, 예를 들어, 내산성과 내알칼리성이 우수한 파릴렌(parylene) 폴리머를 진공 증착하여 보호막(107)을 코팅한다(단계 S79). 파릴렌 폴리머 이외에도 글래스 또는 베타폴리비닐라이덴 플로라이드(??-polyvinylidene fluoride), 폴리이미드(polyimide) 등이 사용될 수 있다.

제 1 외부전극 위에 코팅된 보호막(107)을 연삭하여 은 전극을 노출시킨 후, 이 위에 전도성 폴리머인 은-에폭시 페이스트를 디핑 방법 등으로 부착하고 경화시켜 제 2 외부전극(105)을 형성한다(단계 S80).

이때, 본 발명에 따르면, 이격 홈(110)에 의해 제 1 외부전극들(104)이 이격됨으로써 연마공정 중에 제 1 외부전극들(104)에 인접한 세라믹 표면이 훼손되는 것을 방지할 수 있다.

이어 기판 위에 실장이 가능하도록 도금을 실시하는데, 예를 들어, 니켈조에 담가 도금에 필요한 전압과 전류를 걸어주어 일정두께로 니켈도금층(106)을 형성하 고(단계 S81), 주석/납 또는 주석 도금액 속에 담그고 도금에 필요한 전압과 전류를 걸어주어 일정두께로 주석/납 도금층(108)을 형성하여 칩 배리스터를 완성한다(단계 S82).

이와 같이 제조된 칩 배리스터는, 상기한 바와 같이, 기판에 실장될 때 각각의 외부단자들의 양측면과 저면 그리고 정면에서 기판에 고정됨으로서 우수한 강도 특성을 갖는다.

더욱이, 칩 배리스터를 기판에 실장하기 위하여 솔더링하는 경우 플럭스를 통한 납 등의 솔더 이동 또는 솔더 볼이 발생하더라도 이격 홈에 의해 외부단자들 간의 전기적인 단락을 방지할 수 있다.

본 발명은 실시예에 따른 칩 배리스터 이외에도 세라믹 인덕터 또는 페라이트 비드에도 적용될 수 있음은 물론이다.

이상에서는 본 발명의 바람직한 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경을 가할 수 있음은 물론이다. 따라서, 본 발명의 권리범위는 상기한 실시예에 한정되어서는 안되며, 이하에 기재되는 특허청구범위에 근거하여 해석되어야 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 따르면 여러 가지의 이점을 갖는다.

칩 부품을 기판에 실장할 때 칩 부품의 각각의 외부단자들의 양측면과 저면 그리고 정면에서 기판에 고정됨으로서 우수한 고착 강도를 얻을 수 있으며, 납땜성이 향상되는 이점이 있다.

더욱이, 칩 부품을 기판에 실장하기 위하여 솔더링하는 경우 플럭스를 통한 납 등의 솔더 이동 또는 솔더 볼이 발생하더라도 이격 홈에 의해 외부단자들 간의 전기적인 단락을 방지할 수 있다.

또한, 내부전극과 연결되는 제 1 외부전극을 형성한 후 몸체 전체에 대해 보호막을 형성하고, 제 1 외부전극에 대응하는 부분에 대해 연마를 하더라도 이격 홈이 존재하기 때문에 제 1 외부전극에 인접하는 세라믹 몸체가 훼손되는 것을 방지할 수 있다는 이점이 있다.

Claims (8)

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5. 균일한 두께의 세라믹 시트를 형성하고 일정한 크기로 절단한 후, 내부전극으로 사용될 전극패턴을 형성하는 단계;

   한 쌍의 세라믹 지지 시트 중 어느 하나 위에 상기 전극 패턴과 동일한 스크린을 이용하여 절단 위치를 인식할 수 있는 인덱스 마크(index mark)를 형성하는 단계;

   상기 세라믹 시트의 기설정된 위치에 복수 개의 스루 홀들(through holes)을 형성하는 단계;

   상기 인덱스 마크를 이용하여 상기 한 쌍의 세라믹 지지 시트의 상기 세라믹 시트의 스루 홀들에 대응하는 위치에 스루 홀들을 형성하는 단계;

   상기 세라믹 시트의 상하부에 상기 한 쌍의 세라믹 지지 시트를 위치시키고 압착하여 칩을 형성하고, 상기 스루 홀들의 중심을 통과하도록 상기 칩을 절단하는 단계;

   상기 절단된 칩을 탈바인더, 소성 및 연마 처리하는 단계;

   상기 전극패턴에 연결되는 제 1 외부전극을 형성하는 단계;

   상기 외부전극과 칩 전면에 보호막을 코팅하는 단계;

   상기 제 1 외부전극에 대응하는 부분의 보호막을 연마하는 단계;

   상기 연마된 제 1 외부전극 위에 제 2 외부전극을 형성하는 단계;

   상기 제 2 외부전극 위에 니켈도금층과 주석/납 도금층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품의 제조방법.
6. 균일한 두께의 세라믹 시트를 형성하고 일정한 크기로 절단한 후, 내부전극으로 사용될 전극패턴을 형성하는 단계;

   한 쌍의 세라믹 지지 시트 중 어느 하나 위에 상기 전극 패턴과 동일한 스크린을 이용하여 절단 위치를 인식할 수 있는 인덱스 마크(index mark)를 형성하는 단계;

   상기 세라믹 시트의 상하부에 상기 한 쌍의 세라믹 지지 시트를 위치시키고 압착하여 칩을 형성하는 단계;

   상기 인덱스 마크를 이용하여 상기 칩의 기설정된 위치에 복수 개의 스루 홀들(through holes)을 형성하는 단계;

   상기 스루 홀들의 중심을 통과하도록 상기 칩을 절단하는 단계;

   상기 절단된 칩을 탈바인더, 소성 및 연마 처리하는 단계;

   상기 전극패턴에 연결되는 제 1 외부전극을 형성하는 단계;

   상기 외부전극과 칩 전면에 보호막을 코팅하는 단계;

   상기 제 1 외부전극에 대응하는 부분의 보호막을 연마하는 단계;

   상기 연마된 제 1 외부전극 위에 제 2 외부전극을 형성하는 단계;

   상기 제 2 외부전극 위에 니켈도금층과 주석/납 도금층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 세라믹 소자를 사용한 적층형 구조를 갖는 수동 칩 부품의 제조방법.
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