KR100608342B1 - Eeprom cell and manufacturing method thereof - Google Patents

Eeprom cell and manufacturing method thereof Download PDF

Info

Publication number
KR100608342B1
KR100608342B1 KR1020000007027A KR20000007027A KR100608342B1 KR 100608342 B1 KR100608342 B1 KR 100608342B1 KR 1020000007027 A KR1020000007027 A KR 1020000007027A KR 20000007027 A KR20000007027 A KR 20000007027A KR 100608342 B1 KR100608342 B1 KR 100608342B1
Authority
KR
South Korea
Prior art keywords
floating gate
substrate
high concentration
diffusion region
type impurity
Prior art date
Application number
KR1020000007027A
Other languages
Korean (ko)
Other versions
KR20010083480A (en
Inventor
김동선
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000007027A priority Critical patent/KR100608342B1/en
Publication of KR20010083480A publication Critical patent/KR20010083480A/en
Application granted granted Critical
Publication of KR100608342B1 publication Critical patent/KR100608342B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Abstract

본 발명은 이이피롬셀 및 그 제조방법에 관한 것으로, 종래 이이피롬셀 및 그 제조방법은 이이피롬셀의 게이트를 2중으로 형성하여 그 제조공정이 상대적으로 많아 제조비용이 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 피형 기판의 상부에 필드산화막을 형성하여 두개의 분리되는 소자형성영역을 정의하는 단계와; 상기 두 소자형성영역의 일측에 엔형 불순물 이온을 주입하여 엔웰을 형성하는 단계와; 상기 구조의 상부전면에 절연막과 도전성막을 순차적으로 증착하고 패터닝하여 상기 피형 기판과 엔웰의 상부측에 위치하는 플로팅게이트를 형성하는 단계와; 선택적 이온주입공정을 통해 상기 플로팅게이트 측면 하부 피형 기판의 하부에 고농도 엔형불순물 이온을 주입하여 소스 및 드레인이 되는 고농도 엔형 불순물확산영역을 형성함과 아울러, 상기 플로팅게이트의 측면 하부 엔웰에 고농도 피형 불순물을 이온주입하여 고농도 피형 불순물확산영역을 형성하는 단계로 이루어지는 제조방법으로 하나의 게이트를 사용하며, 고농도 피형 불순물 확산영역을 콘트롤게이트의 대용으로 사용함으로써, 하나의 게이트를 사용하여 프로그램 및 소거동작을 수행할 수 있도록 하여 제조공정을 단순화하고, 그에 따른 제조비용을 절감하는 효과가 있다.The present invention relates to a two-pyrom cells and a method for manufacturing the same, the conventional two-pyrom cells and a method for manufacturing the same has a problem in that the manufacturing cost is increased because the manufacturing process is relatively large by forming a double gate of the two-pyrom cells. In view of the above problems, the present invention includes the steps of defining a field forming layer on the top of the substrate to define two separate device formation region; Implanting en-type impurity ions into one side of the two device formation regions to form an enwell; Sequentially depositing and patterning an insulating film and a conductive film on an upper surface of the structure to form a floating gate positioned on an upper side of the substrate and the enwell; The selective ion implantation process injects high concentration en-type impurity ions into the lower portion of the lower substrate of the floating gate to form a high concentration en-type impurity diffusion region serving as a source and a drain, and also has a high concentration of impurities in the lower side of the floating gate. Ion implantation to form a highly dense impurity diffusion region using a single gate, and a highly dense impurity diffusion region as a substitute for the control gate, thereby using a single gate for program and erase operations. It can be performed to simplify the manufacturing process, thereby reducing the manufacturing cost.

Description

이이피롬셀 및 그 제조방법{EEPROM CELL AND MANUFACTURING METHOD THEREOF}Ipyromcel and its manufacturing method {EEPROM CELL AND MANUFACTURING METHOD THEREOF}

도1은 종래 이이피롬셀의 단면도.1 is a cross-sectional view of a conventional ypyrom cells.

도2는 본 발명 이이피롬셀의 단면도.Figure 2 is a cross-sectional view of the present invention ypyromcel.

도3은 본 발명 이이피롬셀의 사시도.Figure 3 is a perspective view of the present invention ypyrom cells.

도4는 본 발명 이이피롬셀의 프로그램동작시 인가되는 전압을 포함한 모식도.Figure 4 is a schematic diagram including the voltage applied during the program operation of the present invention pyrom cell.

도5는 본 발명 이이피롬셀의 소거동작시 인가되는 전압을 포함한 모식도.Figure 5 is a schematic diagram including the voltage applied during the erasing operation of the invention two-pyrom cell.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

1:피형 기판 2:필드산화막1: Corrugated substrate 2: Field oxide film

3:엔웰 4:플로팅게이트3: enwell 4: floating gate

5:고농도 엔형 불순물 확산영역 6:고농도 피형 불순물 확산영역5: High concentration en-type impurity diffusion area 6: High concentration-type impurity diffusion area

본 발명은 이이피롬셀 및 그 제조방법에 관한 것으로, 특히 한층의 다결정실리콘을 사용하여 프로그램과 소거가 가능한 구조를 이루어 제조가 용이한 이이피롬셀 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an ipyrom cell and a method of manufacturing the same, and more particularly, to an easy pyro cell and a method of manufacturing the same, having a structure that can be programmed and erased using a polycrystalline silicon.

도1은 종래 이이피롬 셀의 단면도로서, 이에 도시한 바와 같이 필드산화막(2)의 사이에 위치하는 기판(1)영역인 소자형성영역의 중앙상부에 위치하는 플로팅게이트(3)와; 상기 플로팅게이트(3)의 측면 기판하부에 위치하는 엔형 불순물 확산영역(4)과; 플로팅게이트(3)의 상부전면과 그 측면일부의 엔형 불순물 확산영역(4)의 상부일부에 위치하는 콘트롤게이트(5)로 구성된다.1 is a cross-sectional view of a conventional ypyrom cell, and as shown therein, a floating gate 3 located above the center of an element formation region, which is an area of the substrate 1 located between the field oxide films 2; An N-type impurity diffusion region 4 positioned under the side substrate of the floating gate 3; It consists of a control gate (5) located in the upper front of the floating gate (3) and the upper portion of the yen-type impurity diffusion region (4) of a portion of the side.

이와 같은 구조는 기판(1)의 일부영역에 필드산화막(2)을 형성하여 소자형성영역을 정의하는 단계와; 상기 구조의 상부전면에 절연막과 도전성막을 순차적으로 증착하고 사진식각공정을 통해 상기 도전성막과 절연막의 일부를 제거하여 상기 소자형성영역의 중앙부에 플로팅게이트(3)를 형성하는 단계와; 상기 플로팅게이트(3)의 측면 소자형성영역에 고농도 엔형 불순물 이온을 주입하여 엔형 불순물확산영역(4)을 형성하는 단계와; 상기 구조의 상부전면에 절연막과 도전성막을 순차적으로 증착한 후, 다시 사진식각공정을 통해 패터닝하여 상기 플로팅게이트(3)와 그 플로팅게이트(3)의 측면 엔형 불순물확산영역(4)의 상부일부에 콘트롤게이트(5)를 형성하는 단계로 제조된다.Such a structure may include forming a field oxide film 2 in a portion of the substrate 1 to define an element formation region; Sequentially depositing an insulating film and a conductive film on the upper surface of the structure and removing a portion of the conductive film and the insulating film through a photolithography process to form a floating gate (3) in the center of the device formation region; Forming a Y-type impurity diffusion region (4) by implanting a high concentration of Y-type impurity ions into the side element formation region of the floating gate (3); The insulating film and the conductive film are sequentially deposited on the upper surface of the structure, and then patterned by a photolithography process to form a portion of the upper portion of the floating gate 3 and the side en-type impurity diffusion region 4 of the floating gate 3. It is manufactured in the step of forming the control gate (5).

상기와 같은 종래 이이피롬셀은 게이트의 구조가 플로팅게이트(3)와 콘트롤게이트(5) 2층 구조이며, 각각의 게이트는 그 역할이 다르다.As described above, in the conventional E. pyrom cell, the gate structure is a two-layer structure of the floating gate 3 and the control gate 5, and each gate has a different role.

데이터를 이이피롬셀에 저장할때, 즉 쓰기동작시에는 콘트롤게이트(5)에 프로그래밍전압을 인가함과 아울러 소스인 엔형 불순물확산영역(4)의 일측은 접지, 드레인인 엔형 불순물확산영역의 일측은 드레인전압을 인가한다.When the data is stored in the EPI cell, that is, during a write operation, a programming voltage is applied to the control gate 5, and one side of the N-type impurity diffusion region 4 as a source is ground and one side of the N-type impurity diffusion region as a drain is selected. Apply drain voltage.

이때 플로팅게이트(3)에는 드레인인 일측 엔형 불순물확산영역(4)으로부터 전하가 터널링되어 주입되어 문턱전압이 증가하게 된다.At this time, the charge is tunneled and injected into the floating gate 3 from the one-side en-type impurity diffusion region 4 as a drain, thereby increasing the threshold voltage.

이와 같이 문턱전압이 증가된 상태를 프로그램상태로 보며, 그 프로그램상태를 지우는 소거동작시에는 콘트롤게이트(5)에 고전압을 인가하여 플로팅게이트에 존재하는 전하를 콘트롤게이트(5)로 이동시켜 플로팅게이트(3)의 문턱전압을 낮추게 된다.In this way, the threshold voltage is increased as a program state, and during the erasing operation of erasing the program state, a high voltage is applied to the control gate 5 to move charges in the floating gate to the control gate 5 to float the gate. The threshold voltage of (3) is lowered.

이와 같은 소거동작을 원활하게 수행하기 위해 콘트롤게이트(5)와는 별도로 소거게이트를 두기도하며, 상기 도1에 도시한 구조에서는 프로그램과 소거의 동작을 콘트롤게이트(5)에 인가되는 전압의 크기를 조절하여 수행한다.In order to smoothly perform such an erase operation, an erase gate may be provided separately from the control gate 5. In the structure illustrated in FIG. 1, the magnitude of the voltage applied to the control gate 5 may be controlled by the program and erase operation. Perform adjustments.

그러나, 상기한 바와 같은 종래 이이피롬셀 및 그 제조방법은 전하가 축적 또는 방출되어 프로그램 또는 소거상태를 나타내는 플로팅게이트와 그 프로그램 또는 소거동작을 인가되는 전압의 크기에 따라 수행하기 위한 콘트롤게이트를 별도로 형성함으로써, 제조공정이 많아져, 수율 및 생산성이 감소하는 문제점과 아울러 비용또한 증가하는 문제점이 있었다. However, the conventional y-pyrom cell and the method of manufacturing the same as described above separately separate a floating gate in which charge is accumulated or released to indicate a program or erase state, and a control gate for performing the program or erase operation according to the magnitude of the applied voltage. By forming, the number of manufacturing processes increases, and there is a problem that the yield and productivity decrease as well as the cost increase.                         

이와 같은 문제점을 감안한 본 발명은 하나의 게이트를 사용하여 프로그램 및 소거동작을 수행할 수 있는 이이피롬셀 및 그 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention in view of the above problems to provide an EPyrom cell and a method of manufacturing the same which can perform a program and erase operation using a single gate.

상기와 같은 목적은 피형 기판의 상부에 필드산화막을 형성하여 두개의 분리되는 소자형성영역을 정의하는 단계와; 상기 두 소자형성영역의 일측에 엔형 불순물 이온을 주입하여 엔웰을 형성하는 단계와; 상기 구조의 상부전면에 절연막과 도전성막을 순차적으로 증착하고 패터닝하여 상기 피형 기판과 엔웰의 상부측에 위치하는 플로팅게이트를 형성하는 단계와; 선택적 이온주입공정을 통해 상기 플로팅게이트 측면 하부 피형 기판의 하부에 고농도 엔형불순물 이온을 주입하여 소스 및 드레인이 되는 고농도 엔형 불순물확산영역을 형성함과 아울러, 상기 플로팅게이트의 측면 하부 엔웰에 고농도 피형 불순물을 이온주입하여 고농도 피형 불순물확산영역을 형성하는 단계로 이루어지는 제조방법을 이용하여 피형 기판의 하부일부영역에 위치하는 엔웰과; 상기 엔웰과 피형 기판의 경계에 위치하는 필드산화막과; 상기 피형 기판, 필드산화막 및 엔웰의 상부일부에 위치하는 연속적인 플로팅게이트와; 상기 플로팅게이트 측면하부에 위치하는 피형 기판의 일부영역에 위치하는 고농도 엔형 불순물 확산영역과; 상기 플로팅게이트의 측면하부측 엔웰의 일부에 위치하는 고농도 피형 불순물 확산영역으로 구성되는 이이피롬셀을 제조함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is defined by forming a field oxide film on top of the substrate to define two separate device formation regions; Implanting en-type impurity ions into one side of the two device formation regions to form an enwell; Sequentially depositing and patterning an insulating film and a conductive film on an upper surface of the structure to form a floating gate positioned on an upper side of the substrate and the enwell; The selective ion implantation process injects high concentration en-type impurity ions into the lower portion of the lower substrate of the floating gate to form a high concentration en-type impurity diffusion region serving as a source and a drain, and also has a high concentration of impurities in the lower side of the floating gate. An enwell positioned in a lower portion of the substrate using a manufacturing method comprising ion implanting the same to form a highly doped impurity diffusion region; A field oxide film positioned at a boundary between the enwell and the substrate; A continuous floating gate positioned at an upper portion of the to-be-formed substrate, the field oxide film, and the enwell; A high concentration en-type impurity diffusion region positioned in a portion of the substrate under the floating gate side; This is achieved by manufacturing an epipyrom cell composed of a highly doped impurity diffusion region located in a part of the lower side side well of the floating gate, which will be described in detail with reference to the accompanying drawings.

도2은 본 발명 이이피롬셀의 단면도이고, 도3은 본 발명 이이피롬셀의 사시도로서, 이에 도시한 바와 같이 피형 기판(1)의 상부에 필드산화막(2)을 형성하여 두개의 분리되는 소자형성영역을 정의하는 단계와; 상기 두 소자형성영역의 일측에 엔형 불순물 이온을 주입하여 엔웰(3)을 형성하는 단계와; 상기 구조의 상부전면에 절연막과 도전성막을 순차적으로 증착하고 패터닝하여 상기 피형 기판(1)과 엔웰(3)의 상부측에 위치하는 플로팅게이트(4)를 형성하는 단계와; 선택적 이온주입공정을 통해 상기 플로팅게이트(4) 측면 하부 피형 기판(1)의 하부에 고농도 엔형불순물 이온을 주입하여 소스 및 드레인이 되는 고농도 엔형 불순물확산영역(5)을 형성함과 아울러, 상기 플로팅게이트(5)의 측면 하부 엔웰(3)에 고농도 피형 불순물을 이온주입하여 고농도 피형 불순물확산영역(6)을 형성하는 단계로 제조되며, 그 구조는 일반적인 씨모스 트랜지스터의 구조를 갖는다.FIG. 2 is a cross-sectional view of the present invention 2 pyrom cell, and FIG. 3 is a perspective view of the present invention 2 pyrom cell, as shown in FIG. Defining a formation region; Implanting en-type impurity ions into one side of the two device formation regions to form an enwell (3); Sequentially depositing and patterning an insulating film and a conductive film on the upper surface of the structure to form a floating gate (4) located on the upper side of the substrate (1) and the enwell (3); In addition, a high concentration en-type impurity diffusion region 5 serving as a source and a drain is formed by injecting high concentration en-type impurity ions into the lower portion of the substrate 1 under the floating gate 4 through a selective ion implantation process. A high concentration of the dopant impurity diffusion region 6 is formed by ion implanting a high concentration of the dopant impurity into the lower side enwell 3 of the gate 5, and the structure has the structure of a general CMOS transistor.

이하, 상기와 같은 본 발명 이이피롬셀 및 그 제조방법을 좀 더 상세히 설명한다.Hereinafter, the present invention yipyrom cells and a method of manufacturing the same will be described in more detail.

먼저, 도4는 본 발명 이이피롬셀의 프로그램시 인가전압 및 동작 특성을 보인 모식도로서, 이에 도시한 바와 같이 상기 피형 기판(1)에 형성된 고농도 엔형 불순물 확산영역(5)의 일측인 드레인에 일정한 전압(Vds)을 인가함과 아울러 타측 고농도 엔형 불순물 확산영역(5)인 소스를 접지시키고, 상기 엔웰(3)에 형성한 고농도 피형 불순물확산영역(6)에 프로그램전압(Vp)을 인가하여 상기 엔형 불순물 확산영역(5)에 포함된 전자가 플로팅게이트(4)로 터널링되어 그 플로팅게이트(4)의 문턱전압을 낮춤으로써 프로그램 동작을 수행한다.First, Figure 4 is a schematic diagram showing the applied voltage and the operating characteristics of the present invention Pyramid cell, as shown in the constant concentration on the drain of one side of the high concentration of the en-type impurity diffusion region (5) formed on the substrate 1 The voltage Vds is applied and the source of the other high concentration en-type impurity diffusion region 5 is grounded, and the program voltage Vp is applied to the high-concentration-type impurity diffusion region 6 formed in the enwell 3. Electrons included in the N-type impurity diffusion region 5 are tunneled to the floating gate 4 to lower the threshold voltage of the floating gate 4 to perform a program operation.

그 다음, 도5는 본 발명 이이피롬셀의 소거동작시 인가전압 및 동작 특성을 보인 모식도로서, 이에 도시한 바와 같이 소거시에는 상기 고농도 엔형 불순물 확산영역(5) 모두를 접지시키고, 고전압인 소거전압(Ve)을 상기 고농도 피형 불순물 확산영역(6)에 인가하여 상기 플로팅게이트(4)에 축적된 전자를 상기 고농도 피형 불순물 확산영역(6)으로 터널링시켜 그 플로팅게이트(4)의 문턱전압을 낮춤으로써 소거동작을 수행하게 된다.5 is a schematic diagram showing the applied voltage and operating characteristics of the erase operation of the inventive EPIROM cell. As shown in FIG. 5, all of the high concentration en-type impurity diffusion regions 5 are grounded and erased at a high voltage. A voltage Ve is applied to the highly concentrated dopant diffusion region 6 to tunnel electrons accumulated in the floating gate 4 into the highly doped impurity diffusion region 6, thereby reducing the threshold voltage of the floating gate 4. By lowering, the erase operation is performed.

상기 소거동작에서 플로팅게이트(4)로 부터 고농도 불순물 확산영역(6)으로 전자가 터널링되어 유입되는 현상을 FOWLER-NORDHEIM TUNNELING이라고 하며, 본원발명은 하나의 게이트를 사용하고, 종래 콘트롤게이트의 역할을 고농도 피형 불순물확산영역을 이용하여 수행함으로써, 제조공정을 단순화 할 수 있게 된다.The phenomenon in which electrons are tunneled into the high concentration impurity diffusion region 6 from the floating gate 4 in the erasing operation is referred to as FOWLER-NORDHEIM TUNNELING. The present invention uses a single gate and serves as a conventional control gate. By using a high concentration of the dopant diffusion region, it is possible to simplify the manufacturing process.

상기한 바와 같이 본 발명 이이피롬 및 그 제조방법은 플로팅게이트만을 사용하며, 소거전압 또는 프로그램전압이 인가되는 콘트롤게이트의 역할을 플로팅게이트의 좌우측에 형성한 고농도 피형 불순물확산영역을 사용하여 수행함으로써, 게이트 형성공정의 수를 줄여 공정을 단순화함과 아울러 그 제조비용을 절감하는 효과가 있다.As described above, the present invention pyromium and a method of manufacturing the same use only a floating gate, and by performing a role of a control gate to which an erase voltage or a program voltage is applied, by using a highly concentrated impurity diffusion region formed on the left and right sides of the floating gate, By reducing the number of gate forming processes, the process is simplified and the manufacturing cost is reduced.

Claims (2)

피형 기판의 하부일부영역에 위치하는 엔웰과; 상기 엔웰과 피형 기판의 경계에 위치하는 필드산화막과; 상기 피형 기판, 필드산화막 및 엔웰의 상부일부에 위치하는 연속적인 플로팅게이트와; 상기 플로팅게이트 측면하부에 위치하는 피형 기판의 일부영역에 위치하는 고농도 엔형 불순물 확산영역과; 상기 플로팅게이트의 측면하부측 엔웰의 일부에 위치하는 고농도 피형 불순물 확산영역으로 이루어진 것을 특징으로 하는 이이피롬셀.An enwell positioned in a lower portion of the substrate; A field oxide film positioned at a boundary between the enwell and the substrate; A continuous floating gate positioned at an upper portion of the to-be-formed substrate, the field oxide film, and the enwell; A high concentration en-type impurity diffusion region positioned in a portion of the substrate under the floating gate side; And an ipyrom cell comprising a highly doped impurity diffusion region positioned at a part of an enwell of a lower side surface of the floating gate. 피형 기판의 상부에 필드산화막을 형성하여 두개의 분리되는 소자형성영역을 정의하는 단계와; 상기 두 소자형성영역의 일측에 엔형 불순물 이온을 주입하여 엔웰을 형성하는 단계와; 상기 구조의 상부전면에 절연막과 도전성막을 순차적으로 증착하고 패터닝하여 상기 피형 기판과 엔웰의 상부측에 위치하는 플로팅게이트를 형성하는 단계와; 선택적 이온주입공정을 통해 상기 플로팅게이트 측면 하부 피형 기판의 하부에 고농도 엔형불순물 이온을 주입하여 소스 및 드레인이 되는 고농도 엔형 불순물확산영역을 형성함과 아울러, 상기 플로팅게이트의 측면 하부 엔웰에 고농도 피형 불순물을 이온주입하여 고농도 피형 불순물확산영역을 형성하는 단계로 이루어진 것을 특징으로 하는 이이피롬셀 제조방법.Forming a field oxide film on the top of the substrate to define two separate device formation regions; Implanting en-type impurity ions into one side of the two device formation regions to form an enwell; Sequentially depositing and patterning an insulating film and a conductive film on an upper surface of the structure to form a floating gate positioned on an upper side of the substrate and the enwell; The selective ion implantation process injects high concentration en-type impurity ions into the lower portion of the lower substrate of the floating gate to form a high concentration en-type impurity diffusion region serving as a source and a drain, and also has a high concentration of impurities in the lower side of the floating gate. Ion-implanted to form a high concentration of the dopant diffusion region of the dopant cells.
KR1020000007027A 2000-02-15 2000-02-15 Eeprom cell and manufacturing method thereof KR100608342B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000007027A KR100608342B1 (en) 2000-02-15 2000-02-15 Eeprom cell and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000007027A KR100608342B1 (en) 2000-02-15 2000-02-15 Eeprom cell and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20010083480A KR20010083480A (en) 2001-09-01
KR100608342B1 true KR100608342B1 (en) 2006-08-09

Family

ID=19646526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000007027A KR100608342B1 (en) 2000-02-15 2000-02-15 Eeprom cell and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR100608342B1 (en)

Also Published As

Publication number Publication date
KR20010083480A (en) 2001-09-01

Similar Documents

Publication Publication Date Title
US5081057A (en) Electrically alterable, nonvolatile, floating gate type memory device with reduced tunnelling area and fabrication thereof
US5652447A (en) Flash EEPROM memory with reduced column leakage current
US6735127B2 (en) Method for driving a semiconductor memory
US5891774A (en) Method of fabricating EEPROM using oblique implantation
US5969383A (en) Split-gate memory device and method for accessing the same
KR0126235B1 (en) A semiconductor memory device capable of electrically erasing/writing information and manufactureing method of the same
EP0389721A2 (en) Flash EPROM cell and method of making such cell
EP0854515A1 (en) A floating gate cell for a semiconductor memory array and method of fabrication
CA2286180A1 (en) Nonvolatile semiconductor memory
JPH07221209A (en) Flash eeprom cell that has gap between floating gate and drain for high hot electron injection efficiency for program
US6313498B1 (en) Flash memory cell with thin floating gate with rounded side wall, and fabrication process
CA2484739A1 (en) Ultra small thin windows in floating gate transistors defined by lost nitride spacers
US6025229A (en) Method of fabricating split-gate source side injection flash memory array
US20040080012A1 (en) Nonvolatile memory device having asymmetric source/drain region and fabricating method thereof
KR100525448B1 (en) Method for fabricating of flash memory device
US5777359A (en) Semiconductor flash memory device and fabrication method of same
CN101523580A (en) A multi-transistor based non-volatile memory cell with dual threshold voltage
KR100608342B1 (en) Eeprom cell and manufacturing method thereof
JPH06237000A (en) Nonvolatile memory cell and manufacture thereof
EP0612108B1 (en) Double polysilicon EEPROM cell and corresponding manufacturing process
US20020020872A1 (en) Memory cell of the EEPROM type having its threshold adjusted by implantation
US7008846B2 (en) Non-volatile floating gate memory cell with floating gates formed as spacers, and an array thereof, and a method of manufacturing
KR100554833B1 (en) Nonvolatile memory device and method for manufacturing the same
KR19980045174A (en) Nonvolatile Memory Device and Manufacturing Method Thereof
KR960014471B1 (en) Nonvolatile semiconductor memory device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee