KR100607707B1 - Driver IC power sequence control system and method thereof - Google Patents

Driver IC power sequence control system and method thereof Download PDF

Info

Publication number
KR100607707B1
KR100607707B1 KR1020030093793A KR20030093793A KR100607707B1 KR 100607707 B1 KR100607707 B1 KR 100607707B1 KR 1020030093793 A KR1020030093793 A KR 1020030093793A KR 20030093793 A KR20030093793 A KR 20030093793A KR 100607707 B1 KR100607707 B1 KR 100607707B1
Authority
KR
South Korea
Prior art keywords
power
signal
internal components
driver
clock
Prior art date
Application number
KR1020030093793A
Other languages
Korean (ko)
Other versions
KR20050062119A (en
Inventor
박승남
이원효
Original Assignee
(주)토마토엘에스아이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)토마토엘에스아이 filed Critical (주)토마토엘에스아이
Priority to KR1020030093793A priority Critical patent/KR100607707B1/en
Publication of KR20050062119A publication Critical patent/KR20050062119A/en
Application granted granted Critical
Publication of KR100607707B1 publication Critical patent/KR100607707B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms

Abstract

개시된 본 발명은 외부로부터 입력되는 단일 전압을 이용하여 드라이버(Driver) IC 내부에서 필요한 여러 종류의 파워를 자동으로 생성하고, 생성된 파워들에 대해 안정화타임을 자동으로 설정하여 디바이스의 각 구성블록들이 안정적으로 동작되도록 하는 드라이버 IC 파워 시퀀스 제어장치 및 방법에 관한 것으로서, LCD 드라이버 IC의 내부 구성요소들로 파워를 공급하는 드라이버 IC 파워 시퀀스 제어장치에 있어서, 상기 LCD 드라이버 IC의 파워 스타트를 제어하고 상기 내부 구성요소들로 공급되는 파워 클럭을 생성시켜 출력하는 파워 스타트부와, 상기 내부 구성요소들의 구동상태를 온/오프하기 위한 온/오프 신호를 생성시켜 출력하는 파워온부로 구성된 파워 시퀀스 제어부를 포함하여 구성되는 것을 특징으로 한다.The disclosed invention automatically generates various types of power required inside the driver IC by using a single voltage input from the outside, and automatically sets stabilization times for the generated powers so that each component block of the device is A driver IC power sequence control device and method for stably operating, comprising: a driver IC power sequence control device for supplying power to internal components of an LCD driver IC, wherein the control unit controls power start of the LCD driver IC and And a power sequence controller including a power start unit configured to generate and output a power clock supplied to internal components, and a power on unit configured to generate and output an on / off signal for turning on / off a driving state of the internal components. Characterized in that the configuration.

Description

드라이버 ＩＣ 파워 시퀀스 제어장치 및 방법{Driver IC power sequence control system and method thereof}Driver IC power sequence control system and method

도 1은 일반적인 드라이버 IC의 전압 패턴도,1 is a voltage pattern diagram of a general driver IC;

도 2는 아날로그 회로에서 파워를 생성할 때 기준 전압으로 사용되는 전압의 천이상태를 도시한 도면, 2 is a diagram illustrating a transition state of a voltage used as a reference voltage when generating power in an analog circuit;

도 3은 본 발명인 드라이버 IC 파워 시퀀스 제어 장치를 설명하기 위한 블록도,3 is a block diagram for explaining a driver IC power sequence control device of the present invention;

도 4는 도 3의 드라이버 IC 파워 시퀀스 제어장치의 구성을 설명하기 위한 블록도,4 is a block diagram for explaining the configuration of the driver IC power sequence control device of FIG.

도 5는 도 4의 파워스타트부의 세부구성을 설명하기 위한 블록도,5 is a block diagram for explaining a detailed configuration of the power start unit of FIG.

도 6은 도 5의 파워스타트부의 오퍼레이션 타임도,6 is an operation time diagram of the power start unit of FIG. 5;

도 7은 도 4의 파워온부의 세부구성을 설명하기 위한 블록도,7 is a block diagram illustrating a detailed configuration of the power on unit of FIG. 4;

도 8은 도 7의 파워온부의 오퍼레이션 타임도이다.8 is an operation time diagram of the power-on unit of FIG. 7.

*** 도면의 주요부분에 대한 부호설명 ****** Explanation of main parts of drawing ***

100 : 파워 시퀀스 제어부100: power sequence control unit

110 : 파워스타트부 120 : 파워온부110: power start unit 120: power on unit

111 : 온/오프 제어부 112 : 분주 제어부111: on / off control unit 112: dispensing control unit

113 : 제 1 선택 제어부113: first selection control unit

121 : 온/오프 검출부 122 : 디바이더/카운터121: on / off detection unit 122: divider / counter

123 : 제 2 선택 제어부123: second selection control unit

본 발명은 드라이버 IC 파워 시퀀스 제어장치 및 방법에 관한 것이다.The present invention relates to a driver IC power sequence control apparatus and method.

보다 상세하게는, 외부로부터 입력되는 단일 전압을 이용하여 드라이버 IC 내부에서 필요한 여러 종류의 파워를 자동으로 생성하고, 생성된 파워들에 대해 안정화타임을 자동으로 설정하여 디바이스의 각 구성블록들이 안정적으로 동작되도록 하는 드라이버 IC 파워 시퀀스 제어장치 및 그 방법에 관한 것이다.More specifically, by using a single voltage input from the outside automatically generates various types of power required inside the driver IC, and automatically set the stabilization time for the generated power to ensure that each component block of the device The present invention relates to a driver IC power sequence controller and a method for operating the same.

일반적으로 LCD 드라이버 IC(Driver IC)를 설계할 때 아날로그 파워를 생성하는 시퀀스(Sequence)를 미리 세팅시켜 LCD를 구성하고 있는 각 구성요소에서 안정적인 전압을 생성할 수 있도록 한다.In general, when designing an LCD driver IC, a sequence for generating analog power is preset so that a stable voltage can be generated at each component of the LCD.

즉, 첨부 도면 도 1은 260K TFT 드라이버 IC에서 디스플레이(display)를 하기 위해 생성하여야 하는 전압에 대한 패턴도로서, 도시된 바와 같이 각 파워 생성에 기본이 되는 전압은 VCI1과 DDVDH이며, 각 전압들은 각각에 해당하는 명령(instruction)에 의해 그 값(value)이 결정된다.1 is a pattern diagram of a voltage to be generated for display in a 260K TFT driver IC. As shown in FIG. 1, the basic voltages for power generation are VCI1 and DDVDH. The value is determined by the corresponding instruction.

첨부 도면 도 1의 패턴도에 도시한 전압 각각을 설명하면, VCI1은 외부에서 공급되는 메인(main) 전압인 VCI를 기준으로 내부에서 생성되며, 이후에 생성 될 모든 아날로그 전압의 기준이 되는 전압이다.Referring to each of the voltages shown in the pattern diagram of FIG. 1, VCI1 is generated internally based on VCI, which is a main voltage supplied from the outside, and is a reference voltage of all analog voltages to be generated later. .

그리고, DDVDH는 내부에서 생성한 VCI1을 기준으로 DCDC 컨버팅(converting)과정을 통해 내부에서 생성되며, 상기 VCI1 값보다 배인 값(VCI1×2)을 갖도록 세팅하는 것이 바람직하다.The DDVDH is generated internally through a DCDC converting process based on the internally generated VCI1 and preferably set to have a value VCI1 × 2 that is twice the value of the VCI1.

또 VGH은 VCI1과 DDVDH를 기준으로 DCDC 컨버팅 과정을 통해 내부에서 생성되고, BT 명령에 의해 부스팅 계수(boosting coefficient)가 달라지며, 상기 VCI1값에 4배 내지 6배에 해당되는 전압 값(VCI1×(4 ~ 6))을 갖도록 세팅하는 것이 바람직하며, 게이트(gate)를 온 시키기 위한 전압으로 사용된다.In addition, VGH is generated internally through the DCDC conversion process based on VCI1 and DDVDH, and a boosting coefficient is changed by a BT command, and a voltage value corresponding to 4 to 6 times the VCI1 value (VCI1 × (4 to 6)), and is used as a voltage for turning on the gate.

또 VREG1OUT는 DDVDH를 전원(supply)으로 하여 소오스 드라이버(source driver)에서 사용되는 감마 제어부에 기준(reference) 전압으로 공급된다.VREG1OUT is supplied as a reference voltage to a gamma control unit used in a source driver using DDVDH as a power supply.

또 VCOMH는 VREG1OUT을 기준으로 TFT 패널(panel)의 공통 전극에 인가되는 하이레벨 전압을 생성하며, 이때 VCOMH는 VCM 명령에 의해 그 값이 변경된다.In addition, VCOMH generates a high level voltage applied to the common electrode of the TFT panel based on VREG1OUT, where VCOMH is changed by a VCM command.

또 VGL는 VCI1과 DDVDH를 기준으로 DCDC 컨버팅 과정을 통하여 내부에서 생성되며, BT 명령에 의해 부스팅 계수가 달라지며, 이때 VCI1값에 -3배 내지 -5배에 해당되는 전압 값(VCI1×(-3 ~ -5))을 갖도록 세팅하는 것이 바람직하며, 상기 VGH는 게이트를 오프 시키기 위한 전압으로 사용된다.In addition, VGL is generated internally through DCDC converting process based on VCI1 and DDVDH, and the boosting coefficient is changed by BT command. In this case, the voltage value (VCI1 × (- 3 to -5)), and the VGH is used as a voltage for turning off the gate.

또 VCL은 VCI1을 기준으로 하여, VCOML를 생성하기 위한 전원 전압을 생성한다. 통상 -VCI1을 목표로 한다.VCL also generates a supply voltage for generating VCOML based on VCI1. Usually aims at -VCI1.

또 VCOML은 VCOMH를 기준으로 하여 TFT 패널의 공통 전극에 인가되는 로우 레벨 전압을 생성하며, 이때 VCOML은 VDV 명령에 의하여 그 값이 제어되며, VCOMH 를 기준으로 진폭(Amplitude)만큼 감소하는 전압이므로 VCOMH를 변화시킴으로써 제어할 수 있는 전압이다.In addition, VCOML generates a low level voltage applied to the common electrode of the TFT panel based on VCOMH. In this case, VCOML is controlled by the VDV command, and VCOMH is a voltage that decreases by amplitude based on VCOMH. Is the voltage that can be controlled by changing

상기와 같이 LCD 드라이버 IC에서 사용되는 모든 전압은 외부에서 공급되는 메인 전압(VCI)을 사용하여 내부에서 생성하여 사용하게 되므로, 각 전압을 생성하는데 있어 그 전단 생성 전압의 안정화 타임이 반드시 필요하게 된다.Since all voltages used in the LCD driver ICs are generated and used internally using the main voltage (VCI) supplied from the outside, the stabilization time of the shear generation voltage is necessary to generate each voltage. .

상기와 같이 각 전압 생성에 필요한 안정화 타임을 확보하기 위해 기존에 사용되는 방법은 유저가 소프트웨어적으로 딜레이 타임을 설정하도록 하는 것이다.As described above, the conventional method used to secure the stabilization time required for generating each voltage is to allow the user to set the delay time in software.

그러나, 상기와 같이 소프트웨어적으로 딜레이 타임을 설정해 주게 되는 경우 이전의 모노(mono) STN이나 또는 생성 전압 종류가 작은 드라이버 IC는 유저의 세팅이 가능하지만 260K TFT 드라이버 IC와 같이 생성 전압 종류가 다양하고 그 전압의 상관관계가 서로 얽혀 있는 IC 같은 경우는 유저가 직접 세팅하기 어렵다는 문제점이 있다.However, when the delay time is set in software as described above, the previous mono STN or the driver IC having a small generation voltage type can be set by the user, but the generation voltage types are different as in the 260K TFT driver IC. In the case of an IC in which the voltage correlation is intertwined, there is a problem in that it is difficult for the user to set directly.

즉, 260K TFT 드라이버 IC의 경우 거의 모든 전압이 DCDC 컨버팅 과정을 통해 그 전단의 전압을 기준으로 다음 전압을 생성하기 때문에 더욱더 안정화 타임이나 파워 시퀀스가 중요하다.That is, in the case of the 260K TFT driver IC, almost all voltages generate the next voltage based on the voltage of the front end through the DCDC converting process, so the stabilization time or the power sequence is more important.

첨부 도면 도 2는 파워를 생성할 때 아날로그 파워 회로에서 기준 전압으로 사용되는 전압의 천이를 나타내고 있으며, 도시된 바와 같이 DC1ON에 의해 VCI1과 DDVDH가 생성되고, DC2ON에 의해 VGH가 생성된다. 이때 VGH를 생성하기 위해 VCI1과 DDVDH가 기준 전압으로 사용되며, 그렇기 때문에 도 2에 도시된 바와 같이 기준 전압에 대해 순간적인 전압 드롭(drop) 현상이 발생하게 된다.2 shows a transition of a voltage used as a reference voltage in an analog power circuit when generating power. As shown, VCI1 and DDVDH are generated by DC1ON, and VGH is generated by DC2ON. At this time, VCI1 and DDVDH are used as reference voltages to generate VGH. Thus, as shown in FIG. 2, an instantaneous voltage drop occurs with respect to the reference voltage.

상기와 같이 기준 전압에 대해 드롭 현상이 발생하게 되는 경우 드롭현상이 발생되고 다시 원래의 전압으로 복귀하여 유지할 수 있을 때까지 일정 시간의 타임 딜레이가 필요하며, 이때 딜레이 타임을 안정화 타임이라 한다.As described above, when the drop phenomenon occurs with respect to the reference voltage, a time delay of a certain time is required until the drop phenomenon occurs and it can be restored to the original voltage again. In this case, the delay time is called a stabilization time.

이 안정화 타임을 어떻게 설정해 주느냐에 따라 각 전압들이 정상적으로 생성 될 수도 있고, 해당 구성요소에 기능불량(malfunction) 현상이 발생하여 비정상적으로 동작을 수행하면서 하이레벨의 전류(high current)를 발생 시킬 수도 있다. 예를 들어 도 2에 도시된 바와 같이 원 안의 VCI1과 DDVDH가 드롭된 상태이고, VGH가 상승하는 중에 다른 구성요소에서 VCI1 또는 DDVDH, VGH를 사용하여 다른 전압을 생성하려고 하는 경우 기준 전압들이 안정화가 되지 않은 상태이기 때문에 그 구성요소는 정상적으로 동작하지 못하고, 결국 하이레벨의 전류를 발생할 뿐만 아니라 기능 불량이 발생할 확률도 높아진다는 문제점이 있었다.Depending on how the stabilization time is set, each voltage may be generated normally, or a malfunction may occur in a corresponding component, causing abnormal operation and generating a high level current. . For example, when VCI1 and DDVDH in a circle are dropped as shown in FIG. 2, and the VGH rises, other components use VCI1, DDVDH, or VGH to generate different voltages. Since the component does not operate normally because it is not in the state, there is a problem that not only generates a high level current but also increases the probability of malfunction.

따라서, 본 발명은 상기와 같은 종래 기술에 따른 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 외부로부터 입력되는 단일 전압을 이용하여 드라이버 IC 내부에서 필요한 여러 종류의 파워를 자동으로 생성하고, 생성된 파워들에 대해 안정화타임을 자동으로 설정하여 디바이스의 각 구성블록들이 안정적으로 동작되도록 하는 드라이버 IC 파워 시퀀스 제어장치 및 그 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the problems according to the prior art as described above, an object of the present invention is to automatically generate the various types of power required inside the driver IC using a single voltage input from the outside, The present invention provides a driver IC power sequence control apparatus and method for automatically setting stabilization times for generated powers so that each component block of a device can be stably operated.

상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예는, LCD 드라이버 IC 의 내부 구성요소들로 파워를 공급하는 드라이버 IC 파워 시퀀스 제어장치에 있어서, 상기 LCD 드라이버 IC의 파워 스타트를 제어하고 상기 내부 구성요소들로 공급되는 파워 클럭을 생성시켜 출력하는 파워 스타트부와, 상기 내부 구성요소들의 구동상태를 온/오프하기 위한 온/오프 신호를 생성시켜 출력하는 파워온부로 구성된 파워 시퀀스 제어부를 포함하여 구성되는 것을 특징으로 한다.An embodiment of the present invention for achieving the above object, in the driver IC power sequence control device for supplying power to the internal components of the LCD driver IC, the power start of the LCD driver IC and controls the internal And a power sequence controller comprising a power start unit configured to generate and output a power clock supplied to the components, and a power on unit configured to generate and output an on / off signal for turning on / off a driving state of the internal components. It is characterized in that the configuration.

또한, 상기 파워 스타트부는, DCDC 컨버팅 과정을 수행할 수 있도록 하는 한편 부스팅 클럭 분주 비율을 결정하는 제 1 신호(DC0<2:0>)와 스탠바이모드와 슬림모드 제어신호를 조합하여 파워시퀀스 동작을 개시 또는 종료시키기 위한 온/오프 상태를 결정하는 파워 스타트(PW_START) 신호를 생성하는 온/오프 제어부와, 상기 제 1 신호(DC1<2:0>)를 입력받아 상기 파워 클럭의 분주 비율을 결정하는 분주비율 제어부와, 상기 분주비율 제어부로부터 분주된 파워 클럭 신호를 입력 받아, PCKS와 PWCK<2:0>, DC1<2:0> 신호를 이용하여 먹싱하는 제 1 먹싱 제어부로 구성되는 것을 특징으로 한다.In addition, the power start unit performs a power sequence operation by combining a first signal (DC0 <2: 0>) for determining a boosting clock division ratio, a standby mode, and a slim mode control signal while performing a DCDC converting process. An on / off control unit for generating a power start signal (PW_START) for determining an on / off state for starting or terminating a signal, and receiving the first signal (DC1 <2: 0>) to determine the division ratio of the power clock. And a first muxing control unit which receives the divided power clock signal from the division rate control unit and muxes the signal using PCKS, PWCK <2: 0>, and DC1 <2: 0> signals. It is done.

상기 파워온부는, 파워 스타트부에서 생성된 온/오프신호와 상기 내부 구성요소들로부터 검출된 출력신호와 상기 AP<2:0>, VCOMG, PON 신호를 조합하여 상기 내부 구성요소들의 온/오프를 결정하는 온/오프 검출부와, 상기 파워 클럭을 분주하고 카운팅하여 상기 내부 구성요소들의 온 시점을 결정하는 디바이더/카운터와, 사용자의 요청에 응하여 디폴트로 세팅된 자동 시퀀스를 이용하여 상기 내부 구성요소들의 온/오프 상태를 제어할지, 또는 사용자의 임의대로 상기 내부 구성요소들의 온/오프상태를 제어할지를 결정하는 제 2 먹싱 제어부로 구성된 것을 특징으로 한다.The power on unit may combine the on / off signal generated by the power start unit, the output signal detected from the internal components, and the AP <2: 0>, VCOMG, and PON signals to turn on / off the internal components. The internal component using an on / off detection unit for determining a signal, a divider / counter for dividing and counting the power clock to determine an on time of the internal components, and an automatic sequence set by default in response to a user's request And a second muxing control unit for determining whether to control the on / off state of the internal components or the on / off state of the internal components at the user's discretion.

또한, 상기 파워 온부는, 상기 DC0<2:0>가 소정 값에서 다른 값으로 천이를 하면 하이레벨의 파워 스타트 펄스를 생성시켜 출력하고, 상기 내부 구성요소 중 DCDC1 구성요소를 온시키기 위한 DC1ON 신호를 인에이블시키며, 미리 설정된 안정화 타임만큼 딜레이된 후 DC2ON 신호를 인에이블시켜 VGH가 생성되도록 하는 것을 특징으로 한다.In addition, the power-on unit generates and outputs a high level power start pulse when the DC0 <2: 0> transitions from a predetermined value to a different value, and a DC1ON signal for turning on the DCDC1 component among the internal components. And enable the DCGH signal after the delay by a predetermined stabilization time to generate VGH.

또한, 상기 안정화 타임은, 파워 클럭을 기준으로 카운팅된 시간인 것을 특징으로 한다.In addition, the stabilization time is characterized in that the time counted based on the power clock.

또한, 본 발명의 다른 실시예는, LCD 드라이버 IC의 내부 구성요소들로 파워를 공급하는 드라이버 IC 파워 시퀀스 제어방법에 있어서, 파워 스타트부가, 상기 LCD 드라이버 IC의 파워 스타트를 제어하고 상기 내부 구성요소들로 공급되는 파워 클럭을 생성시켜 출력하는 파워 클럭 생성과정; 파워온부가, 상기 내부 구성요소들의 구동상태를 온/오프하기 위한 온/오프 신호를 생성시켜 출력하는 온/오프신호 생성과정으로 이루어진 것을 특징으로 한다.Another embodiment of the present invention provides a driver IC power sequence control method for supplying power to internal components of an LCD driver IC, wherein a power start unit controls the power start of the LCD driver IC and controls the internal components. A power clock generation process of generating and outputting a power clock supplied to the apparatus; The power on unit is characterized in that the on / off signal generation process for generating and outputting the on / off signal for turning on / off the driving state of the internal components.

또한, 상기 파워 클럭 생성과정은, DCDC 컨버팅 과정을 수행할 수 있도록 하는 한편 부스팅 클럭 분주 비율을 결정하는 제 1 신호(DC0<2:0>)와 스탠바이모드와 슬림모드 제어신호를 조합하여 파워시퀀스 동작을 개시 또는 종료시키기 위한 온/오프 상태를 결정하는 파워 스타트(PW_START) 신호를 생성하는 파워 스타트신호 생성과정과, 상기 제 1 신호(DC1<2:0>)를 입력받아 상기 파워 클럭의 분주 비율을 결정하는 분주비율 결정과정과, 상기 분주비율 결정과정을 통해 분주된 파워 클럭 신 호를 입력 받아, PCKS와 PWCK<2:0>, DC1<2:0> 신호를 이용하여 먹싱하는 제 1 먹싱과정으로 이루어진 것을 특징으로 한다.The power clock generation process may be performed by combining a first signal DC0 <2: 0>, which determines a boosting clock division ratio, and a standby mode and a slim mode control signal, while performing a DCDC converting process. A power start signal generation process of generating a power start signal (PW_START) for determining an on / off state for starting or terminating an operation, and receiving the first signal (DC1 <2: 0>) and dividing the power clock; A first ratio that receives the divided power clock signal through the frequency division ratio determination process for determining the ratio and the frequency ratio determination process and uses the PCKS, PWCK <2: 0>, and DC1 <2: 0> signals Characterized by consisting of a muxing process.

또한, 상기 파워 온/오프신호 생성과정은, 파워 스타트부에서 생성된 온/오프신호와 상기 내부 구성요소들로부터 검출된 출력신호와 상기 AP<2:0>, VCOMG, PON 신호를 조합하여 상기 내부 구성요소들의 온/오프를 결정하는 온/오프 결정과정과, 상기 파워 클럭을 분주하고 카운팅하여 상기 내부 구성요소들의 온 시점을 결정하는 온시점 결정과정과, 사용자의 요청에 응하여 디폴트로 세팅된 자동 시퀀스를 이용하여 상기 내부 구성요소들의 온/오프 상태를 제어할지, 또는 사용자의 임의대로 상기 내부 구성요소들의 온/오프상태를 제어할지를 결정하는 제 2 먹싱과정으로 구성된 것을 특징으로 한다.The power on / off signal generation process may include combining the on / off signal generated by a power start unit, an output signal detected from the internal components, and the AP <2: 0>, VCOMG, and PON signals. An on / off determination process for determining on / off of internal components, an on-time determination process for determining the on-time of the internal components by dividing and counting the power clock, and a default setting in response to a user's request And a second muxing process for determining whether to control the on / off state of the internal components using an automatic sequence or to control the on / off state of the internal components at the user's discretion.

또한, 상기 파워 온/오프신호 생성과정은, 상기 DC0<2:0>가 소정 값에서 다른 값으로 천이를 하면 하이레벨의 파워 스타트 펄스를 생성시켜 출력하고, 상기 내부 구성요소 중 DCDC1 부를 온시키기 위한 DC1ON 신호를 인에이블시키며, 미리 설정된 안정화 타임만큼 딜레이된 후 DC2ON 신호를 인에이블시켜 VGH가 생성되도록 하는 과정을 더 포함하는 것을 특징으로 한다.In the power on / off signal generation process, when the DC0 <2: 0> transitions from a predetermined value to another value, a high level power start pulse is generated and outputted, and the DCDC1 unit of the internal components is turned on. And enabling the DC1ON signal, and enabling the DC2ON signal to generate a VGH after being delayed by a predetermined stabilization time.

또한, 상기 안정화 타임은, 파워 클럭을 기준으로 카운팅된 시간인 것을 특징으로 한다.In addition, the stabilization time is characterized in that the time counted based on the power clock.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명인 드라이버 IC 파워 시퀀스 제어 장치를 설명하기 위한 블록도이고, 도 4는 도 3의 드라이버 IC 파워 시퀀스 제어장치의 구성을 설명하기 위한 블록도이고, 도 5는 도 4의 파워스타트부의 세부구성을 설명하기 위한 블록도이고, 도 6은 도 5의 파워스타트부의 오퍼레이션 타임도이고, 도 7은 도 4의 파워온부의 세부구성을 설명하기 위한 블록도이며, 도 8은 도 7의 파워온부의 오퍼레이션 타임도이다.3 is a block diagram for explaining the driver IC power sequence control device of the present invention, Figure 4 is a block diagram for explaining the configuration of the driver IC power sequence control device of Figure 3, Figure 5 is a power start unit of FIG. 6 is a block diagram illustrating a detailed configuration, FIG. 6 is an operation time diagram of the power start unit of FIG. 5, FIG. 7 is a block diagram illustrating a detailed configuration of the power-on unit of FIG. 4, and FIG. 8 is a power diagram of FIG. 7. On-time operation time diagram.

먼저 본 발명에 따른 첨부도면 도3의 파워 시퀀스 제어부(100)는 첨부 도면 도 4에 도시된 바와 같이 LCD 드라이버 IC의 파워 스타트를 제어하고 상기 내부 구성요소들로 공급되는 파워 클럭을 생성시켜 출력하는 파워 스타트부(110)와, 상기 내부 구성요소들의 구동상태를 온/오프하기 위한 온/오프 신호를 생성시켜 출력하는 파워온부(120)로 구성된다.First, the power sequence control unit 100 of FIG. 3 according to the present invention controls the power start of the LCD driver IC as shown in FIG. 4 and generates and outputs a power clock supplied to the internal components. The power start unit 110 and the power on unit 120 for generating and outputting an on / off signal for turning on / off the driving state of the internal components.

상기 파워 시퀀스 제어부(100)의 각 핀으로 입력되는 신호에 대해 설명하면 OSC_CK는 오실레이터(Oscillator)에서 생성된 클럭으로 시스템내에서 기준이 되는 클럭이다. 그리고, DC0<2:0> 신호는 DDVDH를 생성하는 DCDC1 구성요소에서 사용되는 부스팅 클럭 주파수를 제어하기 위한 명령으로 사용되며, OSC_CK를 기준으로 분주하게 된다. The signal input to each pin of the power sequence controller 100 will be described. OSC_CK is a clock generated by an oscillator and is a reference clock in the system. The DC0 <2: 0> signal is used as a command to control the boosting clock frequency used in the DCDC1 component generating the DDVDH, and is divided based on the OSC_CK.

DC1<2:0> 신호는 VGH를 생성하는 DCDC2 구성요소에서 사용되는 부스팅 클럭 주파수 제어하기 위한 명령으로 사용되며, OSC_CK를 기준으로 분주하게 된다.The DC1 <2: 0> signal is used as a command for controlling the boosting clock frequency used in the DCDC2 component generating the VGH, and is divided based on the OSC_CK.

AP<2:0> 신호는 IC 내에 사용된 오피 앰프의 전류를 조절하기 위한 명령으로 사용되며, AP<2:0> 신호가 '000' 일 때, 상기 오피 앰프는 동작을 정지하게 된다.The AP <2: 0> signal is used to control the current of the op amp used in the IC. When the AP <2: 0> signal is '000', the op amp stops operating.

PON 신호는 게이트 오프 전압인 VGL을 생성하기 위한 DCDC3 구성요소를 온/오프하기 위한 제어신호이다.The PON signal is a control signal for turning on / off the DCDC3 component for generating the gate off voltage VGL.

VCOMG 신호는 TFT 패널의 공통 전극에 인가되는 VCOM 전압의 로우측 전압을 생성하기 위한 VCL과 VCOML 온/오프 제어 신호이다.The VCOMG signal is a VCL and VCOML on / off control signal for generating a low side voltage of the VCOM voltage applied to the common electrode of the TFT panel.

STB 신호는 스탠바이 모드(Standby mode) 온/오프 제어 신호이다.The STB signal is a standby mode on / off control signal.

SLP 신호는 슬림모드 온/오프 제어신호이다.The SLP signal is a slim mode on / off control signal.

PCKS 신호는 테스트 명령으로 사용되며 파워 시퀀스 제어부(100)의 카운팅 클럭을 유저가 세팅할 수 있도록 하기 위한 제어신호이다.The PCKS signal is used as a test command and is a control signal for allowing a user to set the counting clock of the power sequence controller 100.

PWCK<2:0> 신호는 PCKS와 더불어 카운팅 클럭의 분주비를 제어하기 위한 신호이다.The PWCK <2: 0> signal is a signal for controlling the division ratio of the counting clock together with the PCKS.

PWS 신호는 테스트 명령으로 사용되며, 상기 구성요소들의 사용자가 직접 온/오프를 제어하기 위한 신호이다.The PWS signal is used as a test command and is a signal for directly controlling the on / off of the user of the above components.

그리고, DC1ONI 신호에서 VCNONI 신호는 유저에 의해 세팅되어 입력되는 신호이다. In the DC1ONI signal, the VCNONI signal is a signal set and input by the user.

그리고, 상기 파워 스타트부(110)는 첨부 도면 도 5에 도시된 바와 같이, DCDC 컨버팅 과정을 수행할 수 있도록 하는 한편 부스팅 클럭 분주 비율을 결정하는 제 1 신호(DC0<2:0>) 및 스탠바이모드 및 슬림모드 제어신호를 조합하여 파워시퀀스 동작을 개시 또는 종료시키기 위한 온/오프 상태를 결정하는 파워 스타트(PW_START) 신호를 생성하는 온/오프 제어부(111)와, 상기 제 1 신호(DC1<2:0>)를 입력받아 상기 파워 클럭의 분주 비율을 결정하는 분주비율 제어 부(112)와, 상기 분주비율 제어부(112)로부터 분주된 파워 클럭 신호를 입력 받아, PCKS와 PWCK<2:0>, DC1<2:0> 신호를 이용하여 먹싱하는 제 1 먹싱 제어부(113)로 구성된다.In addition, as shown in FIG. 5, the power start unit 110 performs a DCDC converting process and a first signal (DC0 <2: 0>) and standby for determining a boosting clock division ratio. An on / off control unit 111 for generating a power start signal (PW_START) for determining an on / off state for starting or terminating a power sequence operation by combining a mode and a slim mode control signal, and the first signal DC1 < 2: 0>) and the divided power control signal 112 for determining the frequency division ratio of the power clock, and the divided power clock signal from the frequency division ratio controller 112 to receive the PCKS and PWCK <2: 0. And a first muxing control section 113 which muxes using the DC1 <2: 0> signal.

그리고, 상기 파워온부(120)는 첨부 도면 도 7에 도시된 바와 같이, 파워 스타트부(110)에서 생성된 온/오프신호와 상기 내부 구성요소들로부터 검출된 출력신호와 상기 AP<2:0>, VCOMG, PON 신호를 조합하여 상기 내부 구성요소들의 온/오프를 결정하는 온/오프 검출부(121)와, 상기 파워 클럭을 분주하고 카운팅하여 상기 내부 구성요소들의 온 시점을 결정하는 디바이더/카운터(122)와, 디폴트로 세팅된 자동 시퀀스를 이용하여 상기 내부 구성요소들의 온/오프 상태를 제어할지, 또는 사용자의 임의대로 상기 내부 구성요소들의 온/오프상태를 제어할지를 결정하는 제 2 먹싱 제어부(122)로 구성된다.As illustrated in FIG. 7, the power on unit 120 may include an on / off signal generated by the power start unit 110, an output signal detected from the internal components, and the AP <2: 0. On / off detection unit 121 for combining the VCOMG and PON signals to determine on / off of the internal components, and a divider / counter for determining the on-time of the internal components by dividing and counting the power clock. A second muxing control unit for determining whether to control the on / off state of the internal components or the on / off state of the internal components at the user's discretion using an automatic sequence set as a default; Consisting of 122.

또한, 상기 파워 온부(120)는 상기 DC0<2:0>가 소정 값에서 다른 값으로 천이를 하면 하이레벨의 파워 스타트 펄스를 생성시켜 출력하고, 상기 내부 구성요소 중 DCDC1 부를 온시키기 위한 DC1ON 신호를 인에이블시키며, 미리 설정된 안정화 타임만큼 딜레이된 후 DC2ON 신호를 인에이블시켜 VGH를 생성시켜 각 파워 블록의 기준전압으로 출력한다.In addition, the power on unit 120 generates and outputs a high level power start pulse when the DC0 <2: 0> transitions from a predetermined value to a different value, and a DC1ON signal for turning on the DCDC1 unit among the internal components. After enabling the delay by a predetermined settling time, enable the DC2ON signal to generate a VGH to output the reference voltage of each power block.

또한, 상기 안정화 타임은, 파워 클럭을 기준으로 카운팅된 시간인 것을 특징으로 한다.In addition, the stabilization time is characterized in that the time counted based on the power clock.

상기와 같이 구성된 드라이버 IC 파워 시퀀스 제어장치의 작용을 설명하면 다음과 같다.Referring to the operation of the driver IC power sequence control device configured as described above is as follows.

본 발명인 파워 시퀀스 제어부(100)는 첨부 도면 도 4에 도시된 바와 같이 파워스타트부(110)와 파워온부(120)를 이용하여 파워 스타트를 제어하고, 내부 구성요소들의 온/오프를 제어할 수 있는 온/오프 신호를 생성 출력한다.As shown in FIG. 4, the power sequence controller 100 of the present invention can control the power start using the power start unit 110 and the power on unit 120, and control on / off of internal components. Generates and outputs an on / off signal.

그리고 상기 파워 시퀀스 제어부(100)의 동작을 파워 스타트부(110) 및 파워 온(120)로 나누어 설명하면 다음과 같다.The operation of the power sequence controller 100 is divided into a power start unit 110 and a power on 120 to be described.

먼저, 파워 스타트부(110)는 첨부 도면 도 5 및 도 6에 도시된 바와 같이 온/오프 제어부(111)를 이용하여 DCDC1 구성요소의 온/오프 및 부스팅 클럭의 분주비율을 결정하는 DC0<2:0> 신호와 스탠바이 모드 온/오프 제어신호, 슬림 모드 온/오프 제어신호를 조합하여 파워 시퀀스 제어부(100)의 온/오프를 결정하는 파워 스타트 신호를 생성 한다. First, the power start unit 110 uses the on / off control unit 111 as shown in FIGS. 5 and 6 to determine the division ratio of the on / off and boosting clocks of the DCDC1 component. : 0> signal, a standby mode on / off control signal, and a slim mode on / off control signal are combined to generate a power start signal for determining on / off of the power sequence controller 100.

그리고, 파워 스타트부(110)는 분주비율 제어부(112)를 이용하여 DC1<2:0> 신호를 입력받아 파워 클럭의 분주 비율을 결정하고, 제 1 먹싱 제어부(113)를 이용하여 상기 분주비율 제어부(112)에 의해 분주된 신호와 PCKS 신호와 PWCK<2:0>신호와 DC1<2:0> 신호에 의해 제어되는 펄스 클럭을 먹싱시킨다.The power start unit 110 receives the DC1 <2: 0> signal using the division ratio control unit 112 to determine the division ratio of the power clock, and the division ratio using the first muxing control unit 113. The control unit 112 muxes the divided signal, the PCKS signal, the PWCK <2: 0> signal, and the pulse clock controlled by the DC1 <2: 0> signal.

여기서, 상기 펄스 클럭은 파워 시퀀스 제어부(100)가 카운팅 동작을 수행하게 되는 경우 기준 신호로 이용된다.The pulse clock is used as a reference signal when the power sequence controller 100 performs a counting operation.

이때, 파워 스타트부(110)는 첨부 도면 도 6의 오퍼레이션타임도에 도시된 바와 같이 스탠바이 모드 온/오프 제어신호와 슬림 모드 온/오프 제어신호가 인가되지 않은 상태이고, 오실레이터 클럭(OSC_CK)의 상승에지 때 하이로 천이되는 파 워 스타트(PW_START)신호와 DC1<2:0> 신호의 값(value)에 따라 분주비율이 달라지는 파워 클럭(PW_CLK)을 생성한다.At this time, the power start unit 110 is in a state where the standby mode on / off control signal and the slim mode on / off control signal are not applied as shown in the operation time diagram of FIG. 6 and the oscillator clock OSC_CK A power clock PW_CLK is generated in which the division ratio is changed according to the value of the power start signal PW_START and the DC1 <2: 0> signal that transition high when the rising edge is reached.

즉, 파워 스타트부(110)는 리셋되지 않은 상태에서 DC0<2:0> 신호가 '110' 에서 '110'이 아닌 상태로 천이될 때, 하이로 천이되는 파워 스타트(PW_START)신호를 생성한다.That is, the power start unit 110 generates a power start signal (PW_START) that transitions to high when the DC0 <2: 0> signal transitions from '110' to '110' without being reset. .

또한 파워 스타트부(120)는 PCKS 신호와 PWCK<2:0> 신호에 의한 제어된 파워 클럭(PW_CK)의 분주비율을 설정 할 수 있다.In addition, the power start unit 120 may set the division ratio of the controlled power clock PW_CK by the PCKS signal and the PWCK <2: 0> signal.

한편 파워온부(120)는 첨부 도면 도 7에 도시된 바와 같이 온/오프 검출 제어부(121)를 이용하여 파워 스타트부(110)에서 생성된 온/오프 신호와 각 구성요소 출력 신호를 검출하고, AP<2:0> 신호, VCOMG 신호, PON 신호 등을 조합하여 온/오프를 결정한다.Meanwhile, the power on unit 120 detects the on / off signal generated by the power start unit 110 and each component output signal using the on / off detection control unit 121 as shown in FIG. 7. On / off is determined by combining the AP <2: 0> signal, the VCOMG signal, the PON signal, and the like.

그리고, 파워온부(120)는 디바이더/카운터부(122)를 이용하여 파워 클럭(PW_CLK)을 분주하고 카운팅하여 내부 구성요소들 중 어느 구성요소를 언제 온시킬 것인지를 결정한다.The power on unit 120 divides and counts the power clock PW_CLK using the divider / counter unit 122 to determine when any of the internal components are turned on.

그리고, 파워온부(120)는 최종 출력인 각 구성요소들의 온/오프 신호를 출력하는데, 이때 제 2 먹싱 제어부(123)를 이용하여 디폴트로 세팅된 자동 시퀀스를 이용하여 상기 내부 구성요소들의 온/오프 상태를 제어할지, 또는 사용자의 임의대로 상기 내부 구성요소들의 온/오프상태를 제어할지를 결정하게 된다.In addition, the power on unit 120 outputs on / off signals of the respective components, which are final outputs, wherein the internal components are turned on / off using an automatic sequence set by default using the second muxing control unit 123. It is decided whether to control the off state or to control the on / off state of the internal components at the user's discretion.

즉, 파워온부(120)는 첨부 도면 도 8에 도시된 바와 같이 파워 스타트부(110)에서 생성된 파워 스타트(PW_START) 신호와 파워 클럭(PW_CLK)을 기 준으로 아날로그 파워 생성 회로들이 안정한 동작을 할 수 있도록 각 구성요소들의 온/오프 신호를 제어한다.That is, the power on unit 120 performs stable operation of the analog power generation circuits based on the power start signal PW_START and the power clock PW_CLK generated by the power start unit 110 as shown in FIG. 8. To control the on / off signal of each component to enable.

그리고, DC0<2:0> 신호가 '110'값에서 다른 값으로 천이를 하면 파워 스타트부(110)가 온되면서 DCDC1 구성요소를 온시키는 DC1ON 신호를 인에이블(enable) 시킨다. 그리고 일정한 안정화 타임을 딜레이 시킨 후 DC2ON 신호를 이용하여 VGH를 생성하게 된다. 이때 상기 안정화 타임은 파워 클럭(PW_CLK)을 기준으로 카운팅된 시간이다.When the DC0 <2: 0> signal transitions from the value '110' to the other value, the power start unit 110 is turned on to enable the DC1ON signal for turning on the DCDC1 component. After a certain settling time delay, VGH is generated using DC2ON signal. In this case, the stabilization time is a counting time based on the power clock PW_CLK.

또한, 첨부 도면 도 8에 도시된 안정화 타임인 T1, T2 ~ T6은 각 구성요소들마다 생성되는 전압 레벨이 다르고, 외부 어플리케이션(application)에 따라 안정화 타임을 달리해야 하기 때문에 각기 다른 시간으로 표시되어야 한다.In addition, the stabilization times T1, T2 to T6 shown in FIG. 8 are to be displayed at different times because voltage levels generated for each component are different, and stabilization times must be changed according to external applications. do.

그리고 AP<2:0> 신호는 DC2ON 신호가 인에이블되기 전에 '000'에서 다른 값으로 천이 하였지만 파워 시퀀스 제어부(100)에 의해 VGH가 생성되고 안정화 타임이 지난 후에 VRGON 신호로 변환된다.The AP <2: 0> signal is changed to a different value from '000' before the DC2ON signal is enabled, but is converted to the VRGON signal after the VGH is generated by the power sequence controller 100 and the stabilization time passes.

또한, VRGON 신호에 의해 VREG1OUT 신호가 생성되게 되는데, 이때 VRG1OUT 신호는 VCI1을 기준 전압으로 입력받고 DDVDH를 전원으로 하여 생성되는 전압이기 때문에, 만일 VGH가 생성되는 중간에 VRGON 신호가 생성된다면 VGH 전압 역시 VCI1신호와 DDVDH 신호를 기준으로 카운팅되는 전압이기 때문에, 종래와 같이 VCI1과 DDVDH의 드롭현상으로 하이레벨의 전류가 발생하거나 기능불량을 발생시킬 수 있다.In addition, the VREG1OUT signal is generated by the VRGON signal. Since the VRG1OUT signal is a voltage generated by receiving VCI1 as a reference voltage and powering DDVDH, the VGH voltage is also generated if VRGON signal is generated in the middle of VGH generation. Since the voltage is counted based on the VCI1 signal and the DDVDH signal, a high level current or a malfunction may occur due to the drop of VCI1 and DDVDH as in the related art.

그러므로 하이레벨의 전류발생과 기능불량이 발생되는 현상을 미연에 방지하 기 위해 VRGON 신호는 VGH가 ON되고, 안정화 타임이 지난 다음에 온되게 세팅되어야 하고, 이 안정화 타임은 본 발명에 의해 구현된다.Therefore, in order to prevent the occurrence of high-level current generation and malfunction in advance, the VRGON signal should be set to be on after the VGH is turned on and after the stabilization time, and this stabilization time is implemented by the present invention. .

상기와 같은 원리로 각 구성요소들로 공급되는 전압들은 일정한 안정화 타임을 두고 온되게 되어 각각의 전원을 안정하게 생성시키게 된다.As described above, the voltages supplied to the respective components are turned on with a constant stabilization time, thereby stably generating each power source.

그리고 오프시는 각 구성요소들에서 동시에 진행(OFF) 된다.The off time is simultaneously turned off in each component.

이에 따라서, 본 발명은 기존의 유저가 세팅할 수 있도록 지원하는 소프트웨어적인 딜레이 타임 설정방식에서 탈피하여 회로 자체에서 파워 시퀀스를 제어할 수 있도록 함으로써 LCD 드라이버 IC를 구성하는 각 구성요소들이 원활하게 동작할 수 있도록 하며 IC를 사용함에 있어 사용자에게 편리함을 제공해 줄 수 있도록 하는 효과가 있다.
Accordingly, the present invention allows the components of the LCD driver IC to operate smoothly by allowing the user to control the power sequence from the software delay time setting method that allows the user to set. It is effective to provide convenience to users in using IC.

본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited only to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

Claims (10)

LCD 드라이버 IC의 내부 구성요소들로 파워를 공급하는 드라이버 IC 파워 시퀀스 제어장치에 있어서,A driver IC power sequence control device for supplying power to internal components of an LCD driver IC, 상기 LCD 드라이버 IC의 파워 스타트를 제어하고 상기 내부 구성요소들로 공급되는 파워 클럭을 생성시켜 출력하는 파워 스타트부와, 상기 내부 구성요소들의 구동상태를 온/오프하기 위한 온/오프 신호를 생성시켜 출력하는 파워온부로 구성된 파워 시퀀스 제어부를 포함하여 구성되는 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어장치.A power start unit for controlling a power start of the LCD driver IC and generating and outputting a power clock supplied to the internal components; and generating an on / off signal for turning on / off a driving state of the internal components. Driver IC power sequence control device characterized in that it comprises a power sequence control unit configured to output the power-on unit. 제 1 항에 있어서, 상기 파워 스타트부는,The method of claim 1, wherein the power start unit, DCDC 컨버팅 과정을 수행할 수 있도록 하는 한편, 부스팅 클럭 분주 비율을 결정하는 제 1 신호(DC0<2:0>)와 스탠바이모드와 슬림모드 제어신호를 조합하여 파워시퀀스 동작을 개시 또는 종료시키기 위한 온/오프 상태를 결정하는 파워 스타트(PW_START) 신호를 생성하는 온/오프 제어부와,The DCDC converting process can be performed, and the first signal DC0 <2: 0>, which determines the boosting clock division ratio, and the standby mode and slim mode control signals are combined to start or end the power sequence operation. An on / off controller for generating a power start signal (PW_START) for determining the on / off state, 상기 제 1 신호(DC1<2:0>)를 입력받아 상기 파워 클럭의 분주 비율을 결정하는 분주비율 제어부와,A division ratio controller configured to receive the first signal DC1 <2: 0> and determine a division ratio of the power clock; 상기 분주비율 제어부로부터 분주된 파워 클럭 신호를 입력 받아, PCKS, PWCK<2:0>, DC1<2:0> 신호를 이용하여 먹싱하는 제 1 먹싱 제어부,A first muxing control unit which receives the divided power clock signal from the division ratio control unit and muxes the signal using PCKS, PWCK <2: 0>, DC1 <2: 0> signals, 로 구성되는 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어장치.Driver IC power sequence control device, characterized in that consisting of. 제 1 항에 있어서, 상기 파워온부는,The method of claim 1, wherein the power-on unit, 파워 스타트부에서 생성된 온/오프신호와 상기 내부 구성요소들로부터 검출된 출력신호와 AP<2:0>, VCOMG, PON 신호를 조합하여 상기 내부 구성요소들의 온/오프를 결정하는 온/오프 검출부와,On / off for determining on / off of the internal components by combining the on / off signal generated by the power start unit, the output signals detected from the internal components, and the AP <2: 0>, VCOMG, and PON signals. Detection unit, 상기 파워 클럭을 분주하고 카운팅하여 상기 내부 구성요소들의 온 시점을 결정하는 디바이더/카운터와,A divider / counter that divides and counts the power clock to determine on-times of the internal components; 사용자의 요청에 응하여 디폴트로 세팅된 자동 시퀀스를 이용하여 상기 내부 구성요소들의 온/오프 상태를 제어할지, 또는 사용자의 임의대로 상기 내부 구성요소들의 온/오프상태를 제어할지를 결정하는 제 2 먹싱 제어부,A second muxing control for determining whether to control the on / off state of the internal components or the on / off state of the internal components at the user's discretion using an automatic sequence set by default in response to a user's request , 로 구성된 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어장치.Driver IC power sequence control device, characterized in that consisting of. 제 1 항에 있어서, 상기 파워 온부는,The method of claim 1, wherein the power on unit, DC0<2:0>가 소정 값에서 다른 값으로 천이를 하면 하이레벨의 파워 스타트 펄스를 생성시켜 출력하고, 상기 내부 구성요소 중 DCDC1 구성요소를 온시키기 위한 DC1ON 신호를 인에이블시키며, 미리 설정된 안정화 타임만큼 딜레이된 후 DC2ON 신호를 인에이블시켜 VGH가 생성되도록 하는 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어장치.When DC0 <2: 0> transitions from a predetermined value to a different value, it generates and outputs a high level power start pulse, enables the DC1ON signal for turning on the DCDC1 component among the internal components, and presets the stabilization. A driver IC power sequence controller, characterized in that the VGH is generated by enabling the DC2ON signal after being delayed by a time. 제 4 항에 있어서, 상기 안정화 타임은,The method of claim 4, wherein the stabilization time, 파워 클럭을 기준으로 카운팅된 시간인 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어장치.Driver IC power sequence control, characterized in that the time counted based on the power clock. LCD 드라이버 IC의 내부 구성요소들로 파워를 공급하는 드라이버 IC 파워 시퀀스 제어방법에 있어서,A driver IC power sequence control method for supplying power to internal components of an LCD driver IC, 파워 스타트부가, 상기 LCD 드라이버 IC의 파워 스타트를 제어하고 상기 내부 구성요소들로 공급되는 파워 클럭을 생성시켜 출력하는 파워 클럭 생성과정;A power clock generation process of controlling a power start of the LCD driver IC and generating and outputting a power clock supplied to the internal components; 파워온부가, 상기 내부 구성요소들의 구동상태를 온/오프하기 위한 온/오프 신호를 생성시켜 출력하는 온/오프신호 생성과정;An on / off signal generation process of a power on unit generating and outputting an on / off signal for turning on / off a driving state of the internal components; 으로 이루어진 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어방법.Driver IC power sequence control method, characterized in that consisting of. 제 6 항에 있어서, 상기 파워 클럭 생성과정은,The method of claim 6, wherein the power clock generation process, DCDC 컨버팅 과정을 수행할 수 있도록 하는 한편, 부스팅 클럭 분주 비율을 결정하는 제 1 신호(DC0<2:0>)와 스탠바이모드와 슬림모드 제어신호를 조합하여 파워시퀀스 동작을 개시 또는 종료시키기 위한 온/오프 상태를 결정하는 파워 스타트(PW_START) 신호를 생성하는 파워 스타트신호 생성과정과,The DCDC converting process can be performed, and the first signal DC0 <2: 0>, which determines the boosting clock division ratio, and the standby mode and slim mode control signals are combined to start or end the power sequence operation. A power start signal generation process for generating a power start signal (PW_START) for determining on / off status, 상기 제 1 신호(DC1<2:0>)를 입력받아 상기 파워 클럭의 분주 비율을 결정하는 분주비율 결정과정과,A division ratio determining process of receiving the first signal DC1 <2: 0> and determining a division ratio of the power clock; 상기 분주비율 결정과정을 통해 분주된 파워 클럭 신호를 입력 받아, PCKS와 PWCK<2:0>, DC1<2:0> 신호를 이용하여 먹싱하는 제 1 먹싱과정,A first muxing process which receives the divided power clock signal through the division ratio determining process and muxes the signals using PCKS, PWCK <2: 0>, and DC1 <2: 0> signals; 으로 이루어진 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어방법.Driver IC power sequence control method, characterized in that consisting of. 제 6 항에 있어서, 상기 파워 온/오프신호 생성과정은,The method of claim 6, wherein the power on / off signal generation process, 파워 스타트부에서 생성된 온/오프신호와 상기 내부 구성요소들로부터 검출된 출력신호와 AP<2:0>, VCOMG, PON 신호를 조합하여 상기 내부 구성요소들의 온/오프를 결정하는 온/오프 결정과정과, On / off for determining on / off of the internal components by combining the on / off signal generated by the power start unit, the output signals detected from the internal components, and the AP <2: 0>, VCOMG, and PON signals. The decision process, 상기 파워 클럭을 분주하고 카운팅하여 상기 내부 구성요소들의 온 시점을 결정하는 온시점 결정과정과, An on-time determination process of dividing and counting the power clock to determine on-times of the internal components; 사용자의 요청에 응하여 디폴트로 세팅된 자동 시퀀스를 이용하여 상기 내부 구성요소들의 온/오프 상태를 제어할지, 또는 사용자의 임의대로 상기 내부 구성요소들의 온/오프상태를 제어할지를 결정하는 제 2 먹싱과정,A second muxing process of determining whether to control the on / off state of the internal components or the on / off state of the internal components at the user's discretion using an automatic sequence set by default in response to a user's request , 으로 구성된 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어방법.Driver IC power sequence control method, characterized in that consisting of. 제 6 항에 있어서, 상기 파워 온/오프신호 생성과정은,The method of claim 6, wherein the power on / off signal generation process, DC0<2:0>가 소정 값에서 다른 값으로 천이를 하면 하이레벨의 파워 스타트 펄스를 생성시켜 출력하고, 상기 내부 구성요소 중 DCDC1 구성요소를 온시키기 위한 DC1ON 신호를 인에이블시키며, 미리 설정된 안정화 타임만큼 딜레이된 후 DC2ON 신호를 인에이블시켜 VGH가 생성되도록 하는 과정을 더 포함하는 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어방법.When DC0 <2: 0> transitions from a predetermined value to a different value, it generates and outputs a high level power start pulse, enables the DC1ON signal for turning on the DCDC1 component among the internal components, and presets the stabilization. And delaying by a time to enable the DC2ON signal to generate a VGH. 제 9 항에 있어서, 상기 안정화 타임은,The method of claim 9, wherein the stabilization time, 파워 클럭을 기준으로 카운팅된 시간인 것을 특징으로 하는 드라이버 IC 파워 시퀀스 제어방법.Driver IC power sequence control method characterized in that the time counted based on the power clock.
KR1020030093793A 2003-12-19 2003-12-19 Driver IC power sequence control system and method thereof KR100607707B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030093793A KR100607707B1 (en) 2003-12-19 2003-12-19 Driver IC power sequence control system and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030093793A KR100607707B1 (en) 2003-12-19 2003-12-19 Driver IC power sequence control system and method thereof

Publications (2)

Publication Number Publication Date
KR20050062119A KR20050062119A (en) 2005-06-23
KR100607707B1 true KR100607707B1 (en) 2006-08-01

Family

ID=37254366

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030093793A KR100607707B1 (en) 2003-12-19 2003-12-19 Driver IC power sequence control system and method thereof

Country Status (1)

Country Link
KR (1) KR100607707B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101052284B1 (en) * 2010-10-25 2011-07-27 엘아이지넥스원 주식회사 An apparatus of managing a power sequence/clock timing
US9214129B2 (en) 2012-07-25 2015-12-15 Samsung Display Co., Ltd. Display apparatus

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101298095B1 (en) 2006-09-21 2013-08-20 삼성디스플레이 주식회사 Sequence controller and and liquid crystal dispaly having the same
KR102356588B1 (en) 2017-04-06 2022-01-28 삼성디스플레이 주식회사 Display apparatus and method of driving the same
CN113658556B (en) * 2021-08-18 2023-01-20 福州京东方光电科技有限公司 Voltage control circuit, control method and display device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101052284B1 (en) * 2010-10-25 2011-07-27 엘아이지넥스원 주식회사 An apparatus of managing a power sequence/clock timing
US9214129B2 (en) 2012-07-25 2015-12-15 Samsung Display Co., Ltd. Display apparatus

Also Published As

Publication number Publication date
KR20050062119A (en) 2005-06-23

Similar Documents

Publication Publication Date Title
US6836177B2 (en) Step-up circuits
US20200387211A1 (en) Display device and display system with power-saving mechanism
US8373695B2 (en) Apparatus and method for driving display panel including control of charge pump
US7561154B2 (en) Power supply circuit and display system
US20130009566A1 (en) Booster circuit and display device
EP2194636B1 (en) Power supply circuit of display device and display device using the same
US20060114703A1 (en) Frequency feedforward for constant light output in backlight inverters
JP2004004609A (en) Circuit and method for generating driving voltage of liquid crystal display device
US20030234778A1 (en) Apparatus for and method of reducing energy consumption
JP2007226240A (en) Source driver circuit for controlling slew rate according to frame frequency and method of controlling slew rate according to frame frequency in source driver circuit
KR100574956B1 (en) Voltage reference clock generating circuit capable of generating voltage reference clock synchronized with system clock and method thereof
US9619007B2 (en) Driver IC of a display panel waiting a predetermined time before supplying vertical synchronization signal (VSYNC) after sleep-out command is received
US20040207620A1 (en) Power supply, liquid crystal display device, and method of driving the same
KR100537680B1 (en) Apparatus and method controlling invertor pulse width modulation frequency in LCD
US20070279350A1 (en) Method and apparatus for driving bistable liquid crystal display
KR100607707B1 (en) Driver IC power sequence control system and method thereof
TW201110093A (en) Display device and backlight control method thereof
KR102551574B1 (en) Power supply device and display device
JP2003216112A (en) Liquid crystal driving circuit
JPH0535217A (en) Liquid crystal display controller
TWI489440B (en) Image processing unit, image processing apparatus and image display system
JPH0713517A (en) Liquid crystal module
JPH09152846A (en) Liquid crystal controller and liquid crystal display device
IE84959B1 (en) Method for providing efficiency of an inverter
KR20000051309A (en) Liquid crystal display timing control circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee
R401 Registration of restoration
FPAY Annual fee payment

Payment date: 20140612

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150609

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170605

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180621

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 14