KR100605579B1 - Semiconductor memory device with voltage supplier for providing optimizing operation voltage - Google Patents

Semiconductor memory device with voltage supplier for providing optimizing operation voltage Download PDF

Info

Publication number
KR100605579B1
KR100605579B1 KR1020040060248A KR20040060248A KR100605579B1 KR 100605579 B1 KR100605579 B1 KR 100605579B1 KR 1020040060248 A KR1020040060248 A KR 1020040060248A KR 20040060248 A KR20040060248 A KR 20040060248A KR 100605579 B1 KR100605579 B1 KR 100605579B1
Authority
KR
South Korea
Prior art keywords
high voltage
voltage
power supply
bit line
supply voltage
Prior art date
Application number
KR1020040060248A
Other languages
Korean (ko)
Other versions
KR20060011409A (en
Inventor
진승언
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040060248A priority Critical patent/KR100605579B1/en
Publication of KR20060011409A publication Critical patent/KR20060011409A/en
Application granted granted Critical
Publication of KR100605579B1 publication Critical patent/KR100605579B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치에서 입력된 전원전압보다 높은 레벨의 고전압을 사용하는 셀영역의 워드라인과 비트라인 주변회로에 최적의 고전압을 공급할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 전원전압과 접지전압을 인가받아 상기 전원전압보다 높은 전압레벨을 가지는 제1 고전압을 공급하기 위한 제1 고전압발생수단; 상기 전원전압과 상기 접지전압을 인가받아, 상기 전원전압과 상기 제1 고전압의 사이레벨을 가지는 제2 고전압을 공급하기 위한 제2 고전압발생수단; 상기 제1 고전압을 공급받아 동작하는 제1 메모리 회로; 및 상기 제2 고전압을 공급받아 동작하는 제2 메모리 회로를 구비하는 반도체 메모리 장치를 제공한다.The present invention provides a semiconductor memory device capable of supplying an optimal high voltage to word line and bit line peripheral circuits of a cell region using a high voltage higher than a power supply voltage input from a semiconductor memory device. A first high voltage generating means for supplying a first high voltage having a voltage level higher than the power supply voltage by receiving a power supply voltage and a ground voltage; Second high voltage generating means for receiving the power supply voltage and the ground voltage to supply a second high voltage having a level between the power supply voltage and the first high voltage; A first memory circuit operable to receive the first high voltage; And a second memory circuit configured to operate by receiving the second high voltage.

반도체, 메모리, 내부전압, 고전압, 워드라인 드라이버, 센스앰프.Semiconductor, Memory, Internal Voltage, High Voltage, Wordline Driver, Sense Amplifier.

Description

최적화된 내부전압을 공급할 수 있는 전원공급회로를 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH VOLTAGE SUPPLIER FOR PROVIDING OPTIMIZING OPERATION VOLTAGE} Semiconductor memory device with power supply circuit that can supply optimized internal voltage {SEMICONDUCTOR MEMORY DEVICE WITH VOLTAGE SUPPLIER FOR PROVIDING OPTIMIZING OPERATION VOLTAGE}             

도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도.1 is a block diagram showing a semiconductor memory device according to the prior art;

도2는 도1에 도시된 반도체 메모리 장치의 회로도.FIG. 2 is a circuit diagram of the semiconductor memory device shown in FIG.

도3은 본 발명의 반도체 메모리 장치를 나타내는 블럭구성도.Fig. 3 is a block diagram showing a semiconductor memory device of the present invention.

도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.4 is a block diagram showing a semiconductor memory device according to a preferred embodiment of the present invention.

도5는 도3에 도시된 반도체 메모리 장치의 회로도.FIG. 5 is a circuit diagram of the semiconductor memory device shown in FIG.

도6은 도3에 도시된 제1 고전압발생기를 나타내는 회로도.FIG. 6 is a circuit diagram showing a first high voltage generator shown in FIG.

도7은 도3에 도시된 제2 고전압발생기를 나타내는 회로도.FIG. 7 is a circuit diagram illustrating a second high voltage generator shown in FIG.

도8은 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.FIG. 8 is a waveform diagram showing the operation of the semiconductor memory device shown in FIG.

* 도면의 주요부분에 대한 부호설명 ** Explanation of Signs of Major Parts of Drawings *

100 : 제1 고전압 발생기100: first high voltage generator

200 : 제2 고전압 발생기200: second high voltage generator

300 : 워드라인 드라이버300: wordline driver

400 : 센스앰프400: sense amplifier

500 : 비트라인 스위치부500: bit line switch unit

600 : I/O 스위치부600: I / O switch section

700 : 비트라인 등가부700: bit line equivalent

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 장치의 내부동작을 위한 내부전압을 공급하는 전원공급회로에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly to a power supply circuit for supplying an internal voltage for the internal operation of the semiconductor device.

통상적으로 반도체장치 특히 메모리 장치는 외부로 부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 다양한 내부전압을 생성하여 사용하고 있다. In general, a semiconductor device, in particular a memory device, receives a power supply voltage VDD and a ground voltage VSS from an external source and generates and uses various internal voltages for internal operation.

메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(Vcore), 워드라인을 구동하거나 오버드라이빙시에 사용되는 고전압(Vpp), 코어영역의 앤모스트랜지스터 벌크(bulk)전압으로 공급되는 저전압(Vbb)등이 있다.The voltages required for the internal operation of the memory device include the core voltage (Vcore) supplied to the memory core region, the high voltage (Vpp) used for driving word lines or overdriving, and the bulk transistor's nMOS transistor bulk voltage. There is a low voltage Vbb supplied.

여기서 코어전압(Vcore)은 외부에서 입력되는 전원전압(VDD)을 일정한 레벨로 감압하여 공급하면 되나, 고전압(Vpp)은 외부로부터 입력되는 전원전압(VDD)보다 높은 전압레벨을 가지며, 저전압(Vbb)은 외부로 부터 입력되는 접지전압(VSS)보 다 낮은 전압레벨을 유지하기 때문에, 고전압(Vpp)과 저전압(Vbb)을 생성하는 전압공급회로가 반도체 장치의 내부에 필요하게 된다.Here, the core voltage Vcore may be supplied by reducing the power supply voltage VDD input from the outside to a predetermined level, but the high voltage Vpp has a voltage level higher than the power supply voltage VDD input from the outside, and the low voltage Vbb. Since) maintains a voltage level lower than the ground voltage VSS input from the outside, a voltage supply circuit for generating a high voltage Vpp and a low voltage Vbb is required inside the semiconductor device.

도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도이다.1 is a block diagram showing a semiconductor memory device according to the prior art.

도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 고전압(VPP)을 생성하여 발생시키는 고전압발생기(10)와, 고전압발생기(10)에서 발생되는 고전압(VPP) 레벨을 가지며, 워드라인용 고전압(WL)을 입력받아 워드라인을 드라이빙하게 되는 워드라인 드라이버(20)와, 비트라인에 인가된 데이터신호를 감지/증폭하게 되는 센스앰프(32)와, 센스앰프용 고전압(RTO)을 입력받아 센스앰프(32)를 드라이빙하기 위한 센스앰프 드라이버(31)와, 센스앰프와 이웃한 셀블럭과 연결시키기 위한 스위칭 신호용 고전압(BISH,BISL)을 인가받는 비트라인 스위치부(40)과, 센스앰프에 의해 감지증폭된 데이터를 입출력시키기 위한 입출력용 고전압(IOSW)을 인가받는 I/O 입출력부(50)와, 비트라인 쌍(BIT,BITB)의 전압차이를 같게 해 주기 위한 등가신호용 고전압(BLEQ)를 인가받는 비트라인 등가부(60)를 구비한다.Referring to FIG. 1, a semiconductor memory device according to the related art has a high voltage generator 10 generating and generating a high voltage VPP, a high voltage VPP level generated by the high voltage generator 10, and a word line. A word line driver 20 for driving a word line by receiving a high voltage WL, a sense amplifier 32 for sensing / amplifying a data signal applied to a bit line, and a high voltage RTO for a sense amplifier are input. A sense amplifier driver 31 for driving the sense amplifier 32, a bit line switch unit 40 for receiving a high voltage (BISH, BISL) for switching signals for connecting the sense amplifier to a neighboring cell block, and a sense Equivalent signal high voltage for equalizing the voltage difference between the I / O input / output unit 50 and the bit line pairs BIT and BITB to receive the input / output high voltage IOSW for inputting / outputting the data sensed and amplified by the amplifier. BLEQ) And a bit line equivalent to portion 60.

도2는 도1에 도시된 반도체 메모리 장치의 회로도로서, 특히 도1에 도시된 고전압발생기에서 출력되는 다수의 고전압을 인가받게 되는 비트라인 센스앰프(30)와 그 주변회로를 나타내고 있다.FIG. 2 is a circuit diagram of the semiconductor memory device shown in FIG. 1, in particular showing a bit line sense amplifier 30 to which a plurality of high voltages output from the high voltage generator shown in FIG.

도2를 참조하여 살펴보면, 비트라인 센스앰프와 그 주변회로는 고전압발생기(10)에서 출력되며 고전압(VPP) 레벨을 가지는 다수의 고전압신호(BISH, BISL, BLEQ, IOSW)를 인가받고 있다.Referring to FIG. 2, the bit line sense amplifier and its peripheral circuits are output from the high voltage generator 10 and receive a plurality of high voltage signals BISH, BISL, BLEQ, and IOSW having a high voltage (VPP) level.

먼저, 비트라인 센스앰프 드라이버(31)는 센스앰프용 고전압(RTO)을 인가받 아 센스앰프를 드라이빙하기 위해 센스앰프용 고전압(RTO)과 접지레벨을 가지는 신호(/S)를 출력한다.First, the bit line sense amplifier driver 31 receives a high voltage RTO for the sense amplifier and outputs a signal / S having a sense voltage high voltage RTO and a ground level to drive the sense amplifier.

비트라인 센스앰프(32)는 센스앰프용 고전압(RTO)과 접지레벨을 가지는 신호(/S)를 입력받아 비트라인 쌍(BIT,BITB)에 인가된 신호의 차이를 감지하여 증폭하게 된다.The bit line sense amplifier 32 receives a signal / S having a sense voltage high voltage RTO and a ground level, detects and amplifies a difference between signals applied to the bit line pairs BIT and BITB.

비트라인 스위치부(40a,40b)는 센스앰프의 일측과 타측에 각각 구비되어 비트라인 센스앰프(60)를 각각 이웃하고 있는 셀블럭(미도시)에 연결 또는 분리시키고 있다.The bit line switch units 40a and 40b are provided at one side and the other side of the sense amplifier, respectively, to connect or disconnect the bit line sense amplifier 60 to neighboring cell blocks (not shown).

메모리 장치가 고집적화되면서 면적을 최소화하기 위해서 메모리 장치는 2개의 셀블럭당 하나의 센스앰프를 구비하고, 스위치를 통해 적적한 타이밍에 센스앰프를 이웃한 셀블럭중 하나로 연결시키게 되는 것이다.In order to minimize the area as the memory device is highly integrated, the memory device includes one sense amplifier per two cell blocks, and connects the sense amplifier to one of the neighboring cell blocks at an appropriate timing through a switch.

비트라인 등가부(60)는 비트라인 센스앰프(30)가 감지증폭 동작을 완료하고, 감지증폭된 데이터를 입출력시키고 난 뒤에 다음 증폭을 위해서 비트라인 쌍(BIT,BITB)의 전압레벨을 같게 해주는 회로이다.The bit line equivalent unit 60 equalizes the voltage level of the pair of bit lines (BIT, BITB) for the next amplification after the bit line sense amplifier 30 completes the sense amplification operation, inputs and outputs the sense amplified data. Circuit.

I/O 입출력부(50)는 비트라인 센스앰프(60)에 의해 감지 증폭된 데이터를 외부로 출력시기거나, 또는 외부에서 전달된 데이터를 비트라인 센스앰프(60)로 전달하기 위한 회로이다.The I / O input / output unit 50 is a circuit for outputting the data sensed and amplified by the bit line sense amplifier 60 to the outside, or transferring the data transmitted from the outside to the bit line sense amplifier 60.

전술한 바와 같이, 반도체 메모리 장치는 전원전압(VDD)과 접지전압(VSS)을 입력받아 내부적으로 필요한 전압을 생성하게 되는데, 전원전압(VDD)보다 높은 레벨을 가지는 고전압(VPP)도 내부적으로 필요한 전압의 하나이다.As described above, the semiconductor memory device receives a power supply voltage VDD and a ground voltage VSS to generate a necessary voltage internally, and a high voltage VPP having a level higher than the power supply voltage VDD is also internally required. Is one of the voltages.

반도체 메모리 장치가 고전압(VPP)를 사용하는 회로블럭은 셀영역에서 워드라인을 구동하기 위한 워드라인 드라이버(20)와, 센스앰프(30), 비트라인 스위치부(40), 비트라인 등가부(50), IO 입출력부(50)등이 있다.The circuit block in which the semiconductor memory device uses a high voltage (VPP) includes a word line driver 20 for driving a word line in a cell region, a sense amplifier 30, a bit line switch unit 40, and a bit line equivalent unit ( 50) and an IO input / output unit 50.

고전압(VPP)의 전압레벨은 워드라인을 활성화시켜 셀에 데이터를 리드/라이트 하고, 리프레쉬하기에 충분한 레벨로 정해진다.The voltage level of the high voltage VPP is set to a level sufficient to activate the word line to read / write and refresh data in the cell.

고전압(VPP)를 사용하는 이유는 동작상의 속도를 향상시키컨, 모스트랜지터의 문턱전압으로 인해 전달되는 데이터의 전압레벨이 감소하는 것을 방지하기 위한 것이다.The reason for using the high voltage (VPP) is to improve the operational speed and to prevent the voltage level of the transmitted data from decreasing due to the threshold voltage of the MOS transistor.

앤모스트랜지스터인 경우 그 특성상 문턱전압으로 인해 데이터가 하이레벨일 때 문턱전압만큼 낮아진 데이터신호를 전달하기 때문에 이를 보전해주기 위해 앤모스트랜지스터의 게이트에 데이터보다 최소 문턱전압만큼 높은 전압을 인가하여 주기 때문에다.In the case of NMOS transistor, because of its characteristic, when the data is high level due to the threshold voltage, the data signal is lowered by the threshold voltage. Therefore, the voltage of the NMOS transistor is applied to the gate of NMOS transistor by the minimum threshold voltage. All.

반도체 메모리 장치의 단위셀을 이루는 모스트랜지스터는 앤모스트랜지스터이고, 그로 인해 게이트에 접속된 워드라인을 고전압(VPP)으로 드라이빙하게 되는 것이다.The MOS transistor constituting the unit cell of the semiconductor memory device is an NMOS transistor, thereby driving a word line connected to the gate at a high voltage (VPP).

비트라인 센스앰프와 그 주변회로는 동작상의 속도향상을 위해 고전압을 인가받아 동작하게 되는데, 비트라인 관련 회로 모두가 셀영역에 공급되는 고전압으로 동작하지 않아도 충분한 동작속도를 확보할 수가 있다.The bit line sense amplifier and its peripheral circuit are operated by applying a high voltage to improve the speed of operation. Even if all of the bit line related circuits do not operate at the high voltage supplied to the cell region, a sufficient operating speed can be ensured.

그러나, 종래기술에 의한 반도체 메모리 장치는 하나의 고전압만을 생생하여 셀영역의 워드라인 드라이버와 비트라인 주변회로에 사용하였는데, 이렇게 동작시 키다 보니 비트라인 주변회로에는 불필요한 파워소비가 있게 되었다.However, the semiconductor memory device according to the related art generates only one high voltage and is used for the word line driver and the bit line peripheral circuit in the cell region. As such, the semiconductor memory device has unnecessary power consumption in the bit line peripheral circuit.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 반도체 메모리 장치에서 입력된 전원전압보다 높은 레벨의 고전압을 사용하는 셀영역의 워드라인과 비트라인 주변회로에 최적의 고전압을 공급할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-described problem, and is a semiconductor memory capable of supplying optimal high voltages to word line and bit line peripheral circuits of a cell region using high voltages higher than a power supply voltage input from a semiconductor memory device. It is an object to provide a device.

본 발명은 전원전압과 접지전압을 인가받아 상기 전원전압보다 높은 전압레벨을 가지는 제1 고전압을 공급하기 위한 제1 고전압발생수단; 상기 전원전압과 상기 접지전압을 인가받아, 상기 전원전압과 상기 제1 고전압의 사이레벨을 가지는 제2 고전압을 공급하기 위한 제2 고전압발생수단; 상기 제1 고전압을 공급받아 동작하는 제1 메모리 회로; 및 상기 제2 고전압을 공급받아 동작하는 제2 메모리 회로를 구비하는 반도체 메모리 장치를 제공한다.The present invention provides a first high voltage generating means for supplying a first high voltage having a voltage level higher than the power supply voltage by receiving a power supply voltage and a ground voltage; Second high voltage generating means for receiving the power supply voltage and the ground voltage to supply a second high voltage having a level between the power supply voltage and the first high voltage; A first memory circuit operable to receive the first high voltage; And a second memory circuit configured to operate by receiving the second high voltage.

또한 본 발명은 전원전압과 접지전압을 인가받아 상기 전원전압보다 높은 전압레벨을 가지는 제1 고전압을 공급하기 위한 제1 고전압발생수단; 상기 전원전압과 상기 접지전압을 인가받아, 상기 전원전압과 상기 제1 고전압의 사이레벨을 가지는 제2 고전압을 공급하기 위한 제2 고전압발생수단; 상기 제1 고전압을 인가받아 워드라인을 구동하기 위한 워드라인 드라이버; 및 상기 제2 고전압을 인가받는 제1 메모리 회로블럭을 구비하는 반도체 메모리 장치를 제공한다.In addition, the present invention is the first high voltage generating means for supplying a first high voltage having a voltage level higher than the power supply voltage by receiving a power supply voltage and a ground voltage; Second high voltage generating means for receiving the power supply voltage and the ground voltage to supply a second high voltage having a level between the power supply voltage and the first high voltage; A word line driver configured to drive a word line by receiving the first high voltage; And a first memory circuit block configured to receive the second high voltage.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3은 본 발명의 반도체 메모리 장치를 나타내는 블럭구성도이다.3 is a block diagram showing a semiconductor memory device of the present invention.

도3을 참조하여 살펴보면, 본 발명에 따른 반도체 메모리 장치는 전원전압(VDD)과 접지전압(VSS)을 인가받아 전원전압(VDD)보다 높은 전압레벨을 가지는 제1 고전압(VPP)을 공급하기 위한 제1 고전압발생기와, 전원전압(VDD)과 접지전압(VSS)을 인가받아, 전원전압(VDD)과 제1 고전압(VPP)의 사이 레벨을 가지는 제2 고전압(VPP)을 공급하기 위한 제2 고전압발생기와, 제1 고전압(VPP)을 공급받아 동작하는 제1 메모리 회로와, 제2 고전압(VPP)을 공급받아 동작하는 제2 메모리 회로를 구비한다.Referring to FIG. 3, the semiconductor memory device according to the present invention receives a power supply voltage VDD and a ground voltage VSS to supply a first high voltage VPP having a voltage level higher than the power supply voltage VDD. A second high voltage generator configured to receive a first high voltage generator and a power supply voltage VDD and a ground voltage VSS to supply a second high voltage VPP having a level between the power supply voltage VDD and the first high voltage VPP; A high voltage generator, a first memory circuit operating under a first high voltage VPP, and a second memory circuit operating under a second high voltage VPP, are provided.

도4은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.4 is a block diagram illustrating a semiconductor memory device in accordance with a preferred embodiment of the present invention.

도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 전원전압(VDD)과 접지전압(VSS)을 인가받아 전원전압(VDD)보다 높은 전압레벨을 가지는 제1 고전압(VPP)을 공급하기 위한 제1 고전압발생기(100)와, 전원전압(VDD)과 접지전압(VSS)을 인가받아, 전원전압(VDD)과 제1 고전압(VPP)의 사이 레벨을 가지는 제2 고전압(VPPA)을 공급하기 위한 제2 고전압발생기(200)와, 제1 고전압(VPP)을 인가받 아 워드라인을 구동하기 위한 워드라인 드라이버(300)와, 제2 고전압(VPPA)을 인가받는 제1 메모리 회로블럭을 구비한다.Referring to FIG. 4, the semiconductor memory device according to the present embodiment receives the power supply voltage VDD and the ground voltage VSS to supply a first high voltage VPP having a voltage level higher than the power supply voltage VDD. The first high voltage generator 100 for receiving the power supply voltage VDD and the ground voltage VSS are supplied to supply the second high voltage VPPA having a level between the power supply voltage VDD and the first high voltage VPP. The second high voltage generator 200 for driving the word line driver 300 for driving the word line by receiving the first high voltage VPP and the first memory circuit block for receiving the second high voltage VPPA are provided. Equipped.

또한, 본 실시예에 따른 반도체 메모리 장치는 제1 고전압(VPP)을 인가받아 동작하는 제2 메모리 회로블럭을 더 구비한다.In addition, the semiconductor memory device according to the present embodiment may further include a second memory circuit block that operates by receiving a first high voltage VPP.

상기 제2 메모리 회로블럭은 비트라인 쌍(BIT, BITB)에 인가된 데이터신호를 감지증폭하기 위한 비트라인 센스앰프(420)와, 제1 고전압(VPP)을 인가받아 비트라인 센스앰프(420)를 구동시키기 위한 비트라인 센스앰프 드라이버(410)를 구비한다.The second memory circuit block includes a bit line sense amplifier 420 for sensing and amplifying a data signal applied to a pair of bit lines BIT and BITB, and a bit line sense amplifier 420 by receiving a first high voltage VPP. And a bit line sense amplifier driver 410 for driving the device.

또한, 제2 메모리 회로블럭은 제1 고전압(VPP)을 인가받아 비트라인 센스앰프(410)를 일측과 타측에 구비되는 셀블럭에 선택적으로 연결시키는 비트라인 스위치부(500)를 더 구비한다.In addition, the second memory circuit block further includes a bit line switch unit 500 that receives the first high voltage VPP and selectively connects the bit line sense amplifier 410 to cell blocks provided at one side and the other side.

또한, 제2 메모리 회로블럭은 제1 고전압(VPP)을 인가받아 비트라인 센스앰프(420)에 의해 감지된 데이터신호를 출력시키거나 외부에서 전달된 데이터를 비트라인 센스앰프(420)로 전달하기 위한 I/O 입출력부(600)를 더 구비한다.In addition, the second memory circuit block may be applied with a first high voltage VPP to output a data signal sensed by the bit line sense amplifier 420 or to transmit data transmitted from the outside to the bit line sense amplifier 420. It further includes an I / O input / output unit 600.

제1 메모리 회로블럭은 제2 고전압(VPP)을 인가받아 비트라인 쌍(BIT, BITB)의 전압레벨을 등가화시키기 위한 비트라인 등가부(700)를 구비한다.The first memory circuit block includes a bit line equivalent unit 700 for applying the second high voltage VPP to equalize the voltage levels of the bit line pairs BIT and BITB.

도5는 도3에 도시된 반도체 메모리 장치의 회로도이다.FIG. 5 is a circuit diagram of the semiconductor memory device shown in FIG.

도5에는 도3에 도시된 센스앰프(420)와, 비트라인 스위치부(500)와, I/O 스위칭부(600)와, 비트라인 등가부(700)에 관한 회로도가 도시되어 있다.FIG. 5 is a circuit diagram of the sense amplifier 420, the bit line switch unit 500, the I / O switching unit 600, and the bit line equivalent unit 700 shown in FIG.

도시된 회로는 통상적인 메모리 장치에서 사용되는 회로도를 나타낸 것으로, 단지 본 실시예에서는 비트라인 등가부(700)에 입력되는 신호는 제2 고전압(VPPA)레벨을 사용하고, 나머지 비트라인 스위치부(500a, 500b)와 비트라인 센스앰프(400), IO 입출력부(500)에 입력되는 각종신호(BISH,BISL, IOSW, RTO)는 제1 고전압(VPP)레벨을 가진다.The illustrated circuit shows a circuit diagram used in a conventional memory device. In this embodiment, the signal input to the bit line equivalent unit 700 uses the second high voltage (VPPA) level, and the remaining bit line switch unit ( The various signals BISH, BISL, IOSW, and RTO input to the 500a and 500b, the bit line sense amplifier 400, and the IO input / output unit 500 have a first high voltage VPP level.

도6은 도3에 도시된 제1 고전압발생기(100)를 나타내는 회로도이다.FIG. 6 is a circuit diagram illustrating the first high voltage generator 100 shown in FIG. 3.

제1 고전압발생부(100)는 전원전압(VDD)을 3배 증폭시킨 제1 고전압을 출력하는 트리플러로 구성된다.The first high voltage generator 100 includes a tripler for outputting a first high voltage obtained by amplifying the power supply voltage VDD by three times.

도9을 참조하여 살펴보면, 제1 고전압발생기(100)은 발진파형을 출력하는 발진기(110)와, 일측이 전원전압에 접속된 다이오드형 모스트랜지스터(MN1)와, 일측이 발진파형의 출력단(OSC1)에, 타측이 다이오드형 모스트랜지스터(MN1)의 타측에 접속된 캐패시터(C1)와, 일측이 발질파형의 출력단(OSC2)에 접속된 제2 캐패시터(C2)와, 캐패시터(C1)의 타측과 캐패시터(C2)의 타측을 스위칭하기 위한 스위치용 모스트랜지스터(MN3)와, 일측이 전원전압(VDD)에, 타측이 캐패시터(C2)의 타측에 접속된 다이오드형 모스트랜지스터(MN2)와, 스위치용 모스트랜지스터(MN3)와 캐패시터(C3)의 공통노드에 인가된 전압을 제1 고전압(VPP)으로 전달하기 위한 스위치용 모스트랜지스터(MN4)를 구비한다.Referring to FIG. 9, the first high voltage generator 100 includes an oscillator 110 for outputting an oscillation waveform, a diode-type MOS transistor MN1 connected at one side to a power supply voltage, and an output terminal OSC1 at one side of the oscillation waveform. ), The other side of the capacitor C1 connected to the other side of the diode-type MOS transistor MN1, the second capacitor C2 of which one side is connected to the output terminal OSC2 of the oscillation waveform, and the other side of the capacitor C1. Switch MOS transistor MN3 for switching the other side of capacitor C2, diode-type MOS transistor MN2 connected at one side to power supply voltage VDD, the other side at capacitor C2, and switch A switch MOS transistor MN4 for transferring the voltage applied to the common node of the MOS transistor MN3 and the capacitor C3 to the first high voltage VPP is provided.

도7은 도3에 도시된 제2 고전압발생기를 나타내는 회로도이다.FIG. 7 is a circuit diagram illustrating the second high voltage generator illustrated in FIG. 3.

제2 고전압발생기(200)는 전원전압(VDD)을 2배 증폭시킨 제2 고전압(VPPA)을 출력한다.The second high voltage generator 200 outputs the second high voltage VPPA obtained by amplifying the power supply voltage VDD twice.

도7을 참조하여 살펴보면, 제2 고전압발생기(200)는 발진파형을 출력하는 발 진기(210)와, 일측이 상기 전원전압에 접속된 다이오드형 모스트랜지스터(MN5)와, 일측이 발진파형의 출력단(OSC1)에, 타측이 다이오드형 모스트랜지스터(MN5)의 타측에 접속된 캐패시터(C3)와, 다이오드형 모스트랜지스터(MN5)와 캐패시터(C3)의 공통노드에 인가된 전압을 제2 고전압(VPPA)으로 전달하기 위한 스위치용 모스트랜지스터(MN5)를 구비한다.Referring to FIG. 7, the second high voltage generator 200 includes an oscillator 210 for outputting an oscillation waveform, a diode-type MOS transistor MN5 connected at one side to the power supply voltage, and an output end of the oscillation waveform at one side. The voltage applied to the common node of the capacitor C3 connected to the other side of the diode-type MOS transistor MN5 and the diode-type MOS transistor MN5 and the capacitor C3 is connected to the second high voltage VPPA. And a shunt transistor MN5 for transmission to the circuit).

도8은 도3에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.FIG. 8 is a waveform diagram illustrating an operation of the semiconductor memory device shown in FIG. 3.

이하에서는 도3 내지 도8을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.Hereinafter, operations of the semiconductor memory device according to the present embodiment will be described with reference to FIGS. 3 to 8.

본 실시예에 따른 반도체 메모리 장치의 가장 큰 특징은 전원전압(VDD)과, 접지전압(VSS)을 입력받아 전원전압(VDD) 보다 높은 전압레벨을 가지는 고전압(VDD)을 생성하는 고전압생성기를 2개 구비하여 적절한 회로에 따로 공급하는 것이다.The biggest characteristic of the semiconductor memory device according to the present embodiment is a high voltage generator that receives the power supply voltage VDD and the ground voltage VSS and generates a high voltage VDD having a voltage level higher than the power supply voltage VDD. It is provided separately and is supplied separately to an appropriate circuit.

제1 고전압 발생기(100)는 도6에 도시된 바와 같이 입력된 전원전압(VDD)을 3배 증폭시켜 제1 고전압(VPP)을 출력하는 트리플러(tripler)로 구성되어 있고, 제2 고전압 발생기(200)는 도7에 도시된 바와 같이 입력된 전원전압(VDD)를 2배 증폭하여 출력하는 제2 고전압(VPPA)을 출력하는 더블러(doubler)로 구성되어 있다.As illustrated in FIG. 6, the first high voltage generator 100 includes a tripler that amplifies the input power voltage VDD by three times and outputs the first high voltage VPP. As illustrated in FIG. 7, the double circuit 200 includes a doubler for outputting a second high voltage VPPA for amplifying and outputting the input power voltage VDD twice.

예를 들어 전원전압이 1.8V라면 제2 고전압 발생기(200)에서는 3.6V의 제2 고전압(VPPA)을 출력하게 되고, 제1 고전압 발생기(100)는 1차와 2차로 증폭하여 3.6V보다 더 높은 고전압(VPP)를 생성항 출력하게 된다.For example, if the power supply voltage is 1.8V, the second high voltage generator 200 outputs the second high voltage VPPA of 3.6V, and the first high voltage generator 100 amplifies the primary and the secondary more than 3.6V. It generates a high high voltage (VPP).

여기서 트리플러 방식의 고전압 발생기는 펌핑 효율이 약 25 ~ 30% 정도로 약 40 ~ 50% 정도를 가지는 더블러 방식의 고전압 발생기보다 매우 낮다. 따라서 트리플러 방식의 고전압 발생기는 소비전력이 매우 높다.Here, the tripler type high voltage generator is much lower than the doubler type high voltage generator having a pumping efficiency of about 25 to 30% and about 40 to 50%. Therefore, the tripler type high voltage generator consumes very high power.

제1 고전압(VPP)는 워드라인 드라이버(300)와, 센스앰프 드라이버(410)와, 비트라인 스위치부(500)과 I/O스위치부(600)로 공급되며, 제2 고전압(VPPA)는 비트라인 등가부(700)으로 공급된다.The first high voltage VPP is supplied to the word line driver 300, the sense amplifier driver 410, the bit line switch unit 500, and the I / O switch unit 600, and the second high voltage VPPA is The bit line equivalent unit 700 is supplied.

보통 반도체 메모리 장치에서 사용되는 고전압을 비트라인 등가부(700)는 약 30% 정도를 소비하기 때문에, 비트라인 등가부(700)에 제1 고전압(VPP)보다 낮은 전압레벨을 가지는 제2 고전압(VPPA)을 공급함으로서 제1 고전압(VPP)을 발생하는 발생기의 회로부담을 줄이고, 전체적으로 소비전력을 줄일 수 있게 되는 것이다.Since the bit line equivalent unit 700 consumes about 30% of the high voltage used in the semiconductor memory device, the second high voltage having the voltage level lower than the first high voltage VPP in the bit line equivalent unit 700 is formed. By supplying VPPA, the circuit load of the generator generating the first high voltage VPP can be reduced, and the power consumption as a whole can be reduced.

비트라인 등가부(700)은 다른 고전압을 사용하는 회로와는 달리 데이터 신호의 전달이나 증폭에 관여하는 부분이 아니고, 단지 프리차지 동작시 비트라인 센스앰프에 연결된 비트라인 쌍의 신호의 전압레벨을 같게 하여 주는 역할을 하기 때문에, 워드라인을 드라이빙하는 고전압(VPP)과 같은 레벨의 고전압을 사용하지 않아도 되는 것이다.Unlike circuits using other high voltages, the bit line equivalent unit 700 is not a part involved in the transmission or amplification of the data signal, and merely adjusts the voltage level of the signal of the bit line pair connected to the bit line sense amplifier during the precharge operation. Since it plays the same role, it is not necessary to use a high voltage at the same level as the high voltage VPP driving the word line.

비트라인 프리차지 전압(vblp) 대비 충분한 Vgs 값을 갖도록 비트라인 등가부(700)를 이루는 모스트랜지스터의 게이트가 바이어싱된다면, 굳이 워드라인 드라이빙에 관여하는 고저압(VPP)와 같은 레벨일 필요는 없는 것이다.If the gate of the MOS transistor forming the bit line equivalent 700 is biased to have a sufficient Vgs value relative to the bit line precharge voltage (vblp), it must be at the same level as the high and low voltage (VPP) involved in word line driving. It is not there.

또한, 본 실시예에서는 2개의 고전압(VPP,VPPA)을 사용하였으나, 2보다 더 많은 다수의 고전압을 생성할 수 있으며, 또한 본 실시예와는 달리 고전압을 사용하는 회로의 특성에 따라 적절한 고전압을 공급받게 하면, 최적의 소비전력으로 최대의 동작을 시킬 수 있게 된다.In addition, although two high voltages (VPP and VPPA) are used in the present embodiment, more than two high voltages may be generated, and unlike the present embodiment, appropriate high voltages may be generated according to the characteristics of the circuit using the high voltage. When supplied, the maximum power consumption can be achieved.

도8을 참조하여 프리차지시에 제1 고전압(VPP)과 제2 고전압(VPPA)에 따라 비트라인 쌍에 인가되는 전압레벨에 대한 동작이 도시되어 있다.Referring to FIG. 8, an operation of a voltage level applied to a pair of bit lines according to the first high voltage VPP and the second high voltage VPPA during precharging is illustrated.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의해서 반도체 메모리 장치의 각 회로블럭이 최적의 고전압으로 동작할 수 있게 되어, 종래보다 파워소비를 크게 줄일 수 있게 되었다.According to the present invention, each circuit block of the semiconductor memory device can operate at an optimum high voltage, and power consumption can be greatly reduced as compared with the prior art.

특히 비트라인 관련 회로와 셀영역의 워드라인 드라이버에 서로 다른 레벨의 고전압을 공급함으로서, 각각의 회로 특성에 맞는 고전압레벨도 동작시킬 수 있어 보다 소모되는 파워도 크게 줄이면서, 최소화된 파워를 이용하여 최적의 동작을 기대할 수 있다.
In particular, by supplying different levels of high voltages to the bit line-related circuits and word line drivers in the cell area, it is possible to operate the high voltage levels that are suitable for each circuit characteristic, greatly reducing power consumption and using minimal power. You can expect optimal operation.

Claims (11)

전원전압과 접지전압을 인가받아 상기 전원전압보다 높은 전압레벨을 가지는 제1 고전압을 공급하기 위한 제1 고전압발생수단;First high voltage generating means for supplying a first high voltage having a voltage level higher than the power supply voltage by receiving a power supply voltage and a ground voltage; 상기 전원전압과 상기 접지전압을 인가받아, 상기 전원전압과 상기 제1 고전압의 사이레벨을 가지는 제2 고전압을 공급하기 위한 제2 고전압발생수단;Second high voltage generating means for receiving the power supply voltage and the ground voltage to supply a second high voltage having a level between the power supply voltage and the first high voltage; 상기 제1 고전압을 공급받아 동작하는 제1 메모리 회로; 및A first memory circuit operable to receive the first high voltage; And 상기 제2 고전압을 공급받아 동작하는 제2 메모리 회로A second memory circuit operated under the second high voltage 를 구비하는 반도체 메모리 장치.A semiconductor memory device having a. 전원전압과 접지전압을 인가받아 상기 전원전압보다 높은 전압레벨을 가지는 제1 고전압을 공급하기 위한 제1 고전압발생수단;First high voltage generating means for supplying a first high voltage having a voltage level higher than the power supply voltage by receiving a power supply voltage and a ground voltage; 상기 전원전압과 상기 접지전압을 인가받아, 상기 전원전압과 상기 제1 고전압의 사이레벨을 가지는 제2 고전압을 공급하기 위한 제2 고전압발생수단;Second high voltage generating means for receiving the power supply voltage and the ground voltage to supply a second high voltage having a level between the power supply voltage and the first high voltage; 상기 제1 고전압을 인가받아 워드라인을 구동하기 위한 워드라인 드라이버; 및A word line driver configured to drive a word line by receiving the first high voltage; And 상기 제2 고전압을 인가받는 제1 메모리 회로블럭A first memory circuit block receiving the second high voltage 을 구비하는 반도체 메모리 장치.A semiconductor memory device having a. 제 2 항에 있어서,The method of claim 2, 상기 제1 고전압을 인가받아 동작하는 제2 메모리 회로블럭을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a second memory circuit block configured to operate by being applied with the first high voltage. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2 메모리 회로블럭은The second memory circuit block is 비트라인 쌍에 인가된 데이터신호를 감지증폭하기 위한 비트라인 센스앰프; 및A bit line sense amplifier for sensing and amplifying a data signal applied to the bit line pair; And 상기 제1 고전압을 인가받아 상기 비트라인 센스앰프를 구동시키기 위한 비트라인 센스앰프 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a bit line sense amplifier driver for driving the bit line sense amplifier by receiving the first high voltage. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 메모리 회로블럭은 The second memory circuit block is 상기 제1 고전압을 인가받아 상기 비트라인 센스앰프를 일측과 타측에 구비되는 셀블럭에 선택적으로 연결시키는 비트라인 스위치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a bit line switch unit configured to selectively receive the first high voltage and selectively connect the bit line sense amplifiers to cell blocks provided at one side and the other side. 제 5 항에 있어서,The method of claim 5, 상기 제2 메모리 회로블럭은The second memory circuit block is 상기 제1 고전압을 인가받아 상기 비트라인 센스앰프에 의해 감지된 데이터신호를 출력시키거나 외부에서 전달된 데이터를 상기 비트라인 센스앰프로 전달하기 위한 I/O 입출력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor device may further include an I / O input / output unit configured to receive the first high voltage to output a data signal sensed by the bit line sense amplifier or transfer externally transmitted data to the bit line sense amplifier. Memory device. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 메모리 회로블럭은The first memory circuit block is 상기 제2 고전압을 인가받아 상기 비트라인 쌍의 전압레벨을 등가화시키기 위한 비트라인 등가부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a bit line equivalent part for applying the second high voltage to equalize the voltage level of the bit line pair. 제 2 항에 있어서,The method of claim 2, 상기 제1 고전압발생수단은The first high voltage generating means 상기 전원전압을 3배 증폭시킨 상기 제1 고전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.And outputting the first high voltage obtained by amplifying the power supply voltage three times. 제 8 항에 있어서,The method of claim 8, 상기 제2 고전압발생수단은The second high voltage generating means 상기 전원전압을 2배 증폭시킨 상기 제2 고전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.And outputting the second high voltage obtained by amplifying the power supply voltage twice. 제 8 항에 있어서,The method of claim 8, 상기 제1 고전압발생수단은The first high voltage generating means 발진파형을 출력하는 발진기;An oscillator for outputting an oscillation waveform; 일측이 상기 전원전압에 접속된 제1 다이오드;A first diode having one side connected to the power supply voltage; 일측이 상기 발진파형의 출력단에, 타측이 상기 다이오드의 타측에 접속된 제1 캐패시터;A first capacitor having one side connected to an output terminal of the oscillation waveform and the other side connected to the other side of the diode; 일측이 상기 발질파형의 출력단에 접속된 제2 캐패시터;A second capacitor having one side connected to the output terminal of the oscillation waveform; 상기 제1 캐패시터의 타측과 상기 제2 캐패시터의 타측을 스위칭하기 위한 제1 스위치;A first switch for switching the other side of the first capacitor and the other side of the second capacitor; 일측이 상기 전원전압에, 타측이 상기 제2 캐패시터의 타측에 접속된 제2 다이오드; 및A second diode having one side connected to the power supply voltage and the other side connected to the other side of the second capacitor; And 상기 제1 스위치와 상기 제2 캐패시터의 공통노드에 인가된 전압을 상기 제1 고전압으로 전달하기 위한 제2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a second switch for transferring a voltage applied to a common node of the first switch and the second capacitor to the first high voltage. 제 9 항에 있어서,The method of claim 9, 상기 제2 고전압발생수단은The second high voltage generating means 발진파형을 출력하는 발진기; An oscillator for outputting an oscillation waveform; 일측이 상기 전원전압에 접속된 다이오드;A diode whose one side is connected to the power supply voltage; 일측이 상기 발진파형의 출력단에, 타측이 상기 다이오드의 타측에 접속된 캐패시터;A capacitor having one side connected to an output terminal of the oscillation waveform and the other side connected to the other side of the diode; 상기 다이오드와 상기 캐패시터의 공통노드에 인가된 전압을 상기 제2 고전압으로 전달하기 위한 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a switch for transferring a voltage applied to a common node of the diode and the capacitor to the second high voltage.
KR1020040060248A 2004-07-30 2004-07-30 Semiconductor memory device with voltage supplier for providing optimizing operation voltage KR100605579B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040060248A KR100605579B1 (en) 2004-07-30 2004-07-30 Semiconductor memory device with voltage supplier for providing optimizing operation voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040060248A KR100605579B1 (en) 2004-07-30 2004-07-30 Semiconductor memory device with voltage supplier for providing optimizing operation voltage

Publications (2)

Publication Number Publication Date
KR20060011409A KR20060011409A (en) 2006-02-03
KR100605579B1 true KR100605579B1 (en) 2006-07-28

Family

ID=37121463

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040060248A KR100605579B1 (en) 2004-07-30 2004-07-30 Semiconductor memory device with voltage supplier for providing optimizing operation voltage

Country Status (1)

Country Link
KR (1) KR100605579B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968155B1 (en) * 2008-10-02 2010-07-06 주식회사 하이닉스반도체 Semiconductor memory device

Also Published As

Publication number Publication date
KR20060011409A (en) 2006-02-03

Similar Documents

Publication Publication Date Title
US7821863B2 (en) Voltage supply circuit and semiconductor memory
US10332571B2 (en) Memory device including memory cell for generating reference voltage
KR100893597B1 (en) Sense amplifier and driving method thereof, and semiconductor memory device having the sense amplifier
JP2006172683A5 (en)
US6771550B2 (en) Semiconductor memory device with stable precharge voltage level of data lines
US7139185B2 (en) FeRAM having common main bit line
KR20150104333A (en) Amplifier circuit and semiconductor memory device including the same
KR20200113388A (en) Memory
US20150262650A1 (en) Semiconductor memory device having sense amplifier
US20100237931A1 (en) Internal power supply voltage generation circuit
KR20150071937A (en) Semiconductor device and integrated circuit using the same
US8031513B2 (en) Semiconductor device and method of operating thereof
KR100605579B1 (en) Semiconductor memory device with voltage supplier for providing optimizing operation voltage
KR100846392B1 (en) Semiconductor memory device
US5696725A (en) High-speed sense amplifier for semiconductor memory device
KR100668813B1 (en) Sense amplifier over drive circuit
KR100772686B1 (en) Semiconductor device for low voltage
KR100776749B1 (en) Semiconductor memory device and driving method therefor
US20090219768A1 (en) Semiconductor memory device having shared bit line sense amplifier scheme and driving method thereof
KR100911872B1 (en) Bit line sense amplifier
KR20030057702A (en) Semiconductor device for providing stable power to sense amplifer
JP5557977B2 (en) Semiconductor memory device
KR100203144B1 (en) Sense amplifier driver
KR100264078B1 (en) Column decoder circuit
KR20030096575A (en) Apparatus of Controling Sense amplifier

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee