KR100605498B1 - Semiconductor memory device and test methode of this - Google Patents

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KR100605498B1
KR100605498B1 KR1020040049169A KR20040049169A KR100605498B1 KR 100605498 B1 KR100605498 B1 KR 100605498B1 KR 1020040049169 A KR1020040049169 A KR 1020040049169A KR 20040049169 A KR20040049169 A KR 20040049169A KR 100605498 B1 KR100605498 B1 KR 100605498B1
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 테스트 방법을 공개한다. 이 장치는 제1 리드 데이터를 출력하는 메모리, 상기 제1 리드 데이터를 병직렬 변환하여 제2 리드 데이터를 출력하는 리드 파이프, 상기 제2 리드 데이터를 직병렬 변환하여 상기 제2 리드 데이터의 전송 속도보다 느린 제3 리드 데이터를 출력하는 라이트 파이프, 및 상기 제3 리드 데이터를 병직렬 변환하여 상기 제3 리드 데이터와 전송 속도가 같은 제4 리드 데이터를 출력하는 데이터 변환부를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 한다. 따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 테스트 방법은 저속으로 동작하는 기존의 테스트 장비를 이용하여 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.The present invention discloses a semiconductor memory device and a test method thereof. The apparatus includes a memory for outputting first read data, a lead pipe for performing parallel-to-serial conversion of the first read data, and outputting second read data; and a transfer rate of the second read data by serial-to-parallel conversion of the second read data. A test pipe operation including a light pipe for outputting slower third read data and a data converter configured to parallel-convert the third read data and output fourth read data at the same transmission rate as the third read data; Characterized in that. Therefore, the semiconductor memory device of the present invention and the test method of the device can test the semiconductor memory device while operating the memory 10 at the maximum speed using existing test equipment operating at a low speed.

Description

반도체 메모리 장치 및 이 장치의 테스트 방법{Semiconductor memory device and test methode of this}Semiconductor memory device and test methode of this device

도 1은 종래의 반도체 메모리 장치 및 이 장치를 테스트하기 위한 구성을 나타내는 블록도이다.1 is a block diagram showing a conventional semiconductor memory device and a configuration for testing the device.

도 2는 본 발명의 반도체 메모리 장치 및 이 장치를 테스트하기 위한 구성을 나타내는 블록도이다.2 is a block diagram showing a semiconductor memory device of the present invention and a configuration for testing the device.

도 3은 본 발명의 반도체 메모리 장치의 데이터 변환부를 나타내는 블록도이다.3 is a block diagram illustrating a data converter of a semiconductor memory device of the present invention.

도 4는 도 3에 나타낸 본 발명의 반도체 메모리 장치의 펄스 발생부의 동작을 설명하기 위한 도면이다.4 is a view for explaining the operation of the pulse generator of the semiconductor memory device of the present invention shown in FIG.

도 5는 일반적인 반도체 메모리 장치의 라이트 파이프를 나타내는 블록도이다.5 is a block diagram illustrating a light pipe of a general semiconductor memory device.

도 6은 도 5에 나타낸 라이트 파이프의 동작을 설명하기 위한 도면이다.6 is a view for explaining the operation of the light pipe shown in FIG.

도 7은 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 변환부의 제1 지연부를 나타내는 블록도이다.FIG. 7 is a block diagram illustrating a first delay unit of a data converter of the semiconductor memory device of the present invention illustrated in FIG. 3.

도 8은 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 변환부의 제1 선택부를 나타내는 블록도이다.FIG. 8 is a block diagram illustrating a first selector of a data converter of the semiconductor memory device of the present invention illustrated in FIG. 3.

도 9는 도 7 및 도 8에 나타낸 제1 지연부, 및 제1 선택부의 동작을 설명하기 위한 도면이다.FIG. 9 is a diagram for describing operations of the first delay unit and the first selector illustrated in FIGS. 7 and 8.

도 10은 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 변환부의 제2 지연부를 나타내는 블록도이다.FIG. 10 is a block diagram illustrating a second delay unit of a data converter of the semiconductor memory device of the present invention illustrated in FIG. 3.

도 11은 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 변환부의 제2 선택부를 나타내는 블록도이다.FIG. 11 is a block diagram illustrating a second selector of a data converter of the semiconductor memory device of the present invention illustrated in FIG. 3.

도 12는 도 10 및 도 11에 나타낸 제2 지연부, 및 제2 선택부의 동작을 설명하기 위한 블록도이다.FIG. 12 is a block diagram for describing operations of the second delay unit and the second selector illustrated in FIGS. 10 and 11.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 동작 속도를 높이기 위해 파이프라인(pipe line)을 구비하는 반도체 메모리 장치 및 이 장치의 테스트 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a pipeline for increasing the operating speed of the semiconductor memory device and a test method thereof.

반도체 메모리 장치에서는 메모리의 동작 속도는 유지하면서 고속으로 데이터를 입출력하기 위해 파이프라인을 구비하는 경우가 많다. 즉, 입력 시에는 직병렬 변환(deserialize)을 통해 비트(bit)수를 늘리고 동작 주파수를 낮추며, 출력시에는 병직렬 변환(serialize)을 통해 비트(bit)수를 줄이고 동작 주파수를 높이는 방법을 통해 메모리가 동작하는 주파수보다 더 높은 주파수로 데이터를 입출력한다.In semiconductor memory devices, pipelines are often provided to input and output data at high speed while maintaining the operation speed of the memory. In other words, when input, the number of bits is increased and operation frequency is decreased through deserialization, and when output, the number of bits is reduced and the operating frequency is increased through serialization. Input and output data at a frequency higher than the frequency at which the memory operates.

도 1은 종래의 반도체 메모리 장치 및 이 장치를 테스트하기 위한 구성을 나타내는 블록도로서, 메모리(10), 리드 파이프(22), 라이트 파이프(24), 리드 회로(32), 및 라이트 회로(34)를 구비하는 반도체 메모리 장치(1) 및 테스트 장비(40)로 구성되어 있으며, 테스트 장비(40)는 데이터 수신부(42) 및 데이터 송신부(44)를 포함한다.FIG. 1 is a block diagram showing a conventional semiconductor memory device and a configuration for testing the device, which includes a memory 10, a lead pipe 22, a light pipe 24, a lead circuit 32, and a write circuit 34. The semiconductor memory device 1 includes a semiconductor memory device 1 and a test equipment 40. The test equipment 40 includes a data receiver 42 and a data transmitter 44.

도 1에 나타낸 바와 같이, 종래의 반도체 메모리 장치는 테스트 리드 동작 시에는 메모리(10)로부터 출력된 데이터가 리드 파이프(22), 및 리드 회로(32)를 거쳐 테스트 장비(40)로 입력되고, 테스트 라이트 동작 시에는 테스트 장비(40)로부터 출력된 데이터가 라이트 회로(34), 및 라이트 파이프(24)를 거쳐 메모리(10)로 입력된다.As shown in FIG. 1, in the conventional semiconductor memory device, data output from the memory 10 is input to the test equipment 40 through the lead pipe 22 and the read circuit 32 during a test read operation. In the test write operation, data output from the test equipment 40 is input to the memory 10 via the write circuit 34 and the light pipe 24.

도 1에 나타낸 블록들 각각의 기능 및 동작을 설명하면 다음과 같다.The function and operation of each of the blocks shown in FIG. 1 will be described below.

메모리(10)는 테스트 리드 동작 시에는 제1 리드 데이터(DR1)를 출력하고, 테스트 라이트 동작 시에는 제1 라이트 데이터(DW1)를 입력받아 저장한다. 즉, 제1 클럭 신호(clk1)를 이용하여 제1 소정 비트, 예를 들면, 16비트의 제1 리드 데이터(DR1)를 출력하고, 상기 제1 소정 비트, 예를 들면, 16비트의 제1 라이트 데이터(DW1)를 입력한다. 제1 리드 데이터(DR1) 및 제1 라이트 데이터(DW1)의 전송 속도는 제1 클럭 신호(clk1)의 주파수에 의해 정해진다. 예를 들면, 제1 클럭 신호(clk1)의 주파수가 200MHz인 경우에는 제1 리드 데이터(DR1) 및 제2 라이트 데이터(DW1)의 전송 속도는 200Mbps가 된다.The memory 10 outputs the first read data DR1 during the test read operation, and receives and stores the first write data DW1 during the test write operation. That is, a first predetermined bit, for example, 16 bits of first read data DR1 is output using the first clock signal clk1, and the first predetermined bit, for example, 16 bits, is output. The write data DW1 is input. The transmission rates of the first read data DR1 and the first write data DW1 are determined by the frequency of the first clock signal clk1. For example, when the frequency of the first clock signal clk1 is 200 MHz, the transmission speed of the first read data DR1 and the second write data DW1 is 200 Mbps.

리드 파이프(22) 및 라이트 파이프(24)는 제2 클럭 신호(clk2)에 따라 입력 되는 신호들을 변환한다. 즉, 리드 파이프(22)는 제2 클럭 신호(clk2)를 이용하여 상기 제1 리드 데이터(DR1)를 병직렬 변환(serialize)하여 상기 제1 소정 비트보다 작은 제2 소정 비트, 예를 들면, 4비트의 제2 리드 데이터(DR2)를 출력한다. 이 때, 제2 리드 데이터(DR2)의 전송 속도는 제1 리드 데이터(DR1)의 전송 속도의 4배, 즉, 800Mbps가 된다. 라이트 파이프(24)는 제2 클럭 신호(clk2)를 이용하여 라이트 회로(34)로부터 출력된 4비트의 제2 라이트 데이터를 직병렬 변환(deserialize)하여 16비트의 상기 제1 라이트 데이터(DW1)를 출력한다. 이 때, 라이트 파이프(24)로 입력되는 제2 라이트 데이터(DW2)의 전송 속도는 800Mbps이고, 라이트 파이프(24)는 상기 제2 라이트 데이터(DW2)를 직병렬 변환하여 200Mbps의 제1 라이트 데이터(DW1)를 출력한다. 따라서, 제2 클럭 신호(clk2)는 주파수가 400MHz일 것을 필요로 한다.The lead pipe 22 and the light pipe 24 convert input signals according to the second clock signal clk2. That is, the read pipe 22 may serialize the first read data DR1 using a second clock signal clk2 to perform a second predetermined bit smaller than the first predetermined bit, for example, Four-bit second read data DR2 is output. At this time, the transfer rate of the second read data DR2 is four times the transfer rate of the first read data DR1, that is, 800 Mbps. The light pipe 24 deserializes the 4-bit second write data output from the write circuit 34 using the second clock signal clk2 to perform the 16-bit first write data DW1. Outputs At this time, the transmission speed of the second light data DW2 input to the light pipe 24 is 800 Mbps, and the light pipe 24 converts the second light data DW2 in parallel and in parallel to convert the first light data at 200 Mbps. Outputs (DW1). Therefore, the second clock signal clk2 needs to have a frequency of 400 MHz.

리드 회로(32) 및 라이트 회로(34)는 제3 클럭 신호(clk3)에 따라 입력되는 신호를 변환한다. 즉, 리드 회로(32)는 제3 클럭 신호(clk3)를 이용하여 상기 제2 리드 데이터(DR2)를 병직렬 변환(serialize)하여 상기 제2 소정 비트보다 작은 제3 소정 비트, 예를 들면, 1비트의 제3 리드 데이터(DR3)를 출력한다. 이 때, 제3 리드 데이터(DR3)의 전송 속도는 제2 리드 데이터(DR2)의 전송 속도의 4배, 즉, 3.2Gbps가 된다. 라이트 회로(34)는 테스트 장비(40)로부터 출력된 제3 소정 비트, 예를 들면, 1비트의 제3 라이트 데이터(DW3)를 직병렬 변환(deserialize)하여 제2 소정 비트, 예를 들면, 4비트의 상기 제2 라이트 데이터(DW2)를 출력한다. 이 때, 라이트 회로(34)는 3.2Gbps의 제3 라이트 데이터(DW3)를 직병렬 변환하여 800Mbps 의 상기 제2 라이트 데이터를 출력한다. 따라서, 제3 클럭 신호(clk3)는 주파수가 800MHz일 것을 필요로 한다.The read circuit 32 and the write circuit 34 convert the input signal according to the third clock signal clk3. That is, the read circuit 32 serially converts the second read data DR2 using a third clock signal clk3 to generate a third predetermined bit smaller than the second predetermined bit, for example, The third read data DR3 of one bit is output. At this time, the transfer rate of the third read data DR3 is four times the transfer rate of the second read data DR2, that is, 3.2 Gbps. The write circuit 34 deserializes the third predetermined bit outputted from the test equipment 40, for example, one bit of the third write data DW3, so that the second predetermined bit, eg, The second write data DW2 of 4 bits is output. At this time, the write circuit 34 serially converts 3.2 Gbps of third write data DW3 to output 800 Mbps of the second write data. Therefore, the third clock signal clk3 needs to have a frequency of 800 MHz.

테스트 장비(40)는 상기 제3 리드 데이터(DR3)를 수신하고, 상기 제3 라이트 데이터(DW3)를 송신하면서 테스트 동작을 수행한다.The test equipment 40 receives the third read data DR3 and performs a test operation while transmitting the third write data DW3.

즉, 반도체 메모리 장치는 리드 파이프(22) 및 라이트 파이프(24)와 리드 회로(32) 및 라이트 회로(34)를 구비하고, 서로 다른 주파수를 가지는 제1, 제2, 및 제3 클럭 신호들(clk1, clk2, clk3)을 사용함으로써, 반도체 메모리 장치가 메모리(10)의 동작 속도보다 더 빠른 속도로 데이터를 입출력하도록 한다. 예를 들면, 제1 클럭 신호(clk1)는 200MHz, 제2 클럭 신호(clk2)는 400MHz의 클럭 신호의 상승 부와 하강부를 모두 사용하고, 제3 클럭 신호(clk3)는 800MHz를 가지고 90도의 위상차를 가지는 다중위상(multi phase)의 클럭 신호를 사용함으로써 효과적으로 빠른 동작 속도를 구현한다. 상술한 바와 같이 클럭 신호들을 구성하면, 상기 제1 리드 데이터(DR1) 및 상기 제1 라이트 데이터(DW1)는 200Mbps, 상기 제2 리드 데이터(DR2) 및 상기 제2 라이트 데이터(DR2)는 800Mbps, 상기 제3 리드 데이터(DR3) 및 상기 제3 라이트 데이터(DW3)는 3.2Gbps의 전송 속도를 가지게 된다.That is, the semiconductor memory device includes a lead pipe 22, a light pipe 24, a lead circuit 32, and a write circuit 34, and includes first, second, and third clock signals having different frequencies. By using (clk1, clk2, clk3), the semiconductor memory device can input and output data at a higher speed than the operation speed of the memory 10. For example, the first clock signal clk1 uses 200 MHz and the second clock signal clk2 uses both rising and falling portions of the clock signal of 400 MHz, and the third clock signal clk3 has a 800 MHz phase difference of 90 degrees. By using a multi-phase clock signal having a high speed can be effectively implemented. When the clock signals are configured as described above, the first read data DR1 and the first write data DW1 are 200 Mbps, the second read data DR2 and the second write data DR2 are 800 Mbps, The third read data DR3 and the third write data DW3 have a transmission rate of 3.2 Gbps.

그런데, 상술한 바와 같이, 3.2Gbps의 입출력 전송속도를 가지는 반도체 메모리 장치에 있어서, 메모리(10)를 최대 속도로 동작시켜, 즉, 200MHz의 주파수를 가지는 클럭 신호를 인가하여 테스트하기 위해서는 테스트 장비는 3.2Gbps의 데이터를 수신할 수 있어야 한다. 즉, 3.2Gbps의 데이터를 수신하기 위해서는 800MHz의 다중위상 클럭 신호가 필요하며, 따라서, 800MHz로 동작할 수 있는 테스트 장비가 필요하다.However, as described above, in a semiconductor memory device having an input / output transfer rate of 3.2 Gbps, the test equipment is operated to operate the memory 10 at the maximum speed, that is, apply and test a clock signal having a frequency of 200 MHz. It should be able to receive 3.2Gbps of data. That is, in order to receive 3.2 Gbps of data, a multiphase clock signal of 800 MHz is required, and therefore, test equipment capable of operating at 800 MHz is required.

그러나, 기존의 테스트 장비들은 대부분 최대로 지원하는 클럭 신호의 주파수가 400MHz이다. 또한, 800MHz로 동작할 수 있는 테스트 장비는 매우 고가이며, 그 정확도도 떨어지고, 교정이 어려운 등 많은 단점이 많다. 따라서, 종래의 경우, 메모리(10)를 최대 속도로 동작시켜 테스트할 수 없었다.However, most existing test equipment has a maximum supported clock frequency of 400MHz. In addition, test equipment capable of operating at 800 MHz has many disadvantages, such as being expensive, inferior in accuracy, and difficult to calibrate. Therefore, in the conventional case, the memory 10 could not be operated and tested at the maximum speed.

본 발명의 목적은 동작 주파수가 낮은 테스트 장비를 이용하더라도 메모리를 최대 속도로 동작시켜 테스트할 수 있는 반도체 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide a semiconductor memory device that can be tested by operating the memory at the maximum speed even if the test equipment with a low operating frequency.

본 발명의 다른 목적은 상기 목적을 달성할 수 있는 반도체 메모리 장치의 테스트 방법을 제공하는 데 있다.Another object of the present invention is to provide a test method for a semiconductor memory device which can achieve the above object.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1 리드 데이터를 출력하는 메모리, 상기 제1 리드 데이터를 병직렬 변환하여 제2 리드 데이터를 출력하는 리드 파이프, 상기 제2 리드 데이터를 직병렬 변환하여 상기 제2 리드 데이터의 전송 속도보다 느린 제3 리드 데이터를 출력하는 라이트 파이프, 및 상기 제3 리드 데이터를 병직렬 변환하여 상기 제3 리드 데이터와 전송 속도가 같은 제4 리드 데이터를 출력하는 데이터 변환부를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object is a memory for outputting the first read data, a lead pipe for outputting the second read data by converting the first read data in parallel and serially parallel to the second read data A light pipe for converting and outputting third read data slower than the transmission rate of the second read data; and converting the third read data in parallel and in parallel to output fourth read data having the same transmission rate as the third read data. The apparatus may include a data converter to perform a test read operation.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 제4 리드 데이터를 병직렬 변환하여 제5 리드 데이터를 출력하는 리드 회로를 더 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 한다.According to another aspect of the present invention, a semiconductor memory device may further include a read circuit configured to parallel-convert the fourth read data to output fifth read data, thereby performing a test read operation.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 인가되는 제3 라이트 데이터를 직병렬 변환하여 제2 라이트 데이터를 출력하는 라이트 회로를 더 구비하고, 상기 라이트 파이프는 테스트 라이트 동작 시 상기 제2 라이트 데이터를 직병렬 변환하여 제1 라이트 데이터를 출력하고, 상기 메모리는 테스트 라이트 동작 시 상기 제1 라이트 데이터를 입력받아 저장하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a semiconductor memory device including a write circuit configured to output second write data by serially converting third write data applied from the outside and outputting second write data. The first write data may be output by serially parallel converting the two write data, and the memory may receive and store the first write data during a test write operation.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 데이터 변환부는 상기 제3 리드 데이터를 서로 다른 소정시간 지연시킨 복수개의 입력지연신호들을 출력하는 제1 지연부, 상기 제2 리드 데이터의 서로 다른 소정부분을 출력하기 위하여 상기 입력지연신호들을 선택하여 복수개의 먹스 신호들을 출력하는 제1 선택부, 상기 복수개의 먹스 신호들을 서로 다른 소정시간 지연시킨 복수개의 출력지연신호들을 출력하는 제2 지연부, 및 상기 제2 리드 데이터를 전송속도만 늦추어 출력하기 위하여 상기 출력지연신호들을 선택하여 상기 제4 리드 데이터를 출력하는 제2 선택부를 구비하는 것을 특징으로 한다.The data conversion unit of the semiconductor memory device of the present invention for achieving the above object is a first delay unit for outputting a plurality of input delay signals delaying the third read data by a predetermined time different from each other, the second read data A first selector which selects the input delay signals to output a predetermined portion and outputs a plurality of mux signals, a second delay unit which outputs a plurality of output delay signals delaying the plurality of mux signals by different predetermined times; And a second selector configured to select the output delay signals and output the fourth read data in order to output the second read data only by lowering a transmission speed.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 지연부는 복수개의 플립플롭을 구비하는 것을 특징으로 한다.The first delay unit of the semiconductor memory device of the present invention for achieving the above object is characterized in that it comprises a plurality of flip-flops.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 선택부는 상기 입력지연신호들을 소정순서에 따라 순차적으로 출력하는 제1 먹스, 및 상기 입력지연신호들을 상기 소정순서와 다른 순서에 따라 순차적으로 출력하는 제2 먹스를 구비하는 것을 특징으로 한다. In order to achieve the above object, the first selector of the semiconductor memory device of the present invention sequentially outputs the input delay signals in a predetermined order, and sequentially sequentially outputs the input delay signals in a different order from the predetermined order. It is characterized by comprising a second mux to output.                         

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 지연부는 복수개의 플립플롭을 구비하는 것을 특징으로 한다.The second delay unit of the semiconductor memory device of the present invention for achieving the above object is characterized in that it comprises a plurality of flip-flops.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 선택부는 상기 출력지연신호들을 소정순서에 따라 순차적으로 출력하는 제3 먹스를 구비하는 것을 특징으로 한다.The second selector of the semiconductor memory device of the present invention for achieving the above object is characterized in that it comprises a third mux to sequentially output the output delay signals in a predetermined order.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 리드 데이터는 전송 속도가 상기 제1 리드 데이터의 전송 속도의 4배인 것을 특징으로 한다.The second read data of the semiconductor memory device of the present invention for achieving the above object is characterized in that the transfer rate is four times the transfer rate of the first read data.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제3 리드 데이터 및 상기 제4 리드 데이터는 전송 속도가 상기 제2 리드 데이터의 전송 속도의 1/2인 것을 특징으로 한다.The third read data and the fourth read data of the semiconductor memory device of the present invention for achieving the above object is characterized in that the transfer rate is 1/2 of the transfer rate of the second read data.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제3 리드 데이터는 상기 제2 리드 데이터의 홀수 번째 데이터들을 출력하는 제1 데이터, 및 상기 제2 리드 데이터의 짝수 번째 데이터들을 출력하는 제2 데이터로 구성되는 것을 특징으로 한다.The third read data of the semiconductor memory device of the present invention for achieving the above object is a first data for outputting odd-numbered data of the second read data, and a second output of even-numbered data of the second read data It is characterized by consisting of data.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제5 리드 데이터는 전송 속도가 상기 제4 리드 데이터의 전송 속도의 4배인 것을 특징으로 한다.The fifth read data of the semiconductor memory device of the present invention for achieving the above object is characterized in that the transfer rate is four times the transfer rate of the fourth read data.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 입력지연신호들은 상기 제1 데이터가 제1 소정시간 지연된 제1 입력지연신호, 상기 제2 데 이터가 제2 소정시간 지연된 제2 입력지연신호, 상기 제1 데이터가 상기 제2 소정시간 지연된 제3 입력지연신호, 및 상기 제2 데이터가 제3 소정시간 지연된 제4 입력지연신호로 구성되는 것을 특징으로 한다.The input delay signals of the semiconductor memory device of the present invention for achieving the above object are a first input delay signal of which the first data is delayed by a first predetermined time, and a second input delay signal of which the second data is delayed by a second predetermined time. And a third input delay signal in which the first data is delayed by the second predetermined time, and a fourth input delay signal in which the second data is delayed by a third predetermined time.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 먹스 신호들은 상기 제2 리드 데이터를 소정단위로 분할하여, 홀수 번째 단위들이 출력되는 제1 먹스 신호, 및 상기 제2 리드 데이터를 소정단위로 분할하여, 짝수 번째 단위들이 출력되는 제2 먹스 신호로 구성되는 것을 특징으로 한다.The MUX signals of the semiconductor memory device according to the present invention divide the second read data into a predetermined unit, thereby outputting a first MUX signal outputting odd-numbered units and the second read data into a predetermined unit. By dividing, the even-numbered units are configured as second mux signals output.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 출력지연신호들은 상기 제1 먹스 신호를 제4 소정시간 지연시킨 제1 출력지연신호, 상기 제2 먹스 신호를 제5 소정시간 지연시킨 제2 출력지연신호, 상기 제1 먹스 신호를 제6 소정시간 지연시킨 제3 출력지연신호, 및 상기 제2 먹스 신호를 제7 소정시간 지연시킨 제4 출력지연신호로 구성되는 것을 특징으로 한다.The output delay signals of the semiconductor memory device of the present invention for achieving the above object are a first output delay signal for delaying the first mux signal for a fourth predetermined time, and a second for delaying the second mux signal for a fifth predetermined time. And an output delay signal, a third output delay signal for delaying the first mux signal for a sixth predetermined time, and a fourth output delay signal for delaying the second mux signal for a seventh predetermined time.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제4 리드 데이터는 상기 제2 리드 데이터를 전송속도만 1/2로 하여 출력되는 것을 특징으로 한다.The fourth read data of the semiconductor memory device of the present invention for achieving the above object is characterized in that the second read data is output at a transfer rate of only 1/2.

상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 메모리로부터 출력된 제1 리드 데이터를 리드 파이프에서 인가받아 병직렬 변환하여 제2 리드 데이터를 출력하는 제1 변환 단계, 리드 파이프에서 출력되는 제2 리드 데이터를 라이트 파이프에서 인가받아 직병렬 변환하여 전송속도를 감소시켜 제3 리드 데이터를 출력하는 제2 변환 단계, 및 라이트 파이프에서 출력되는 제3 리드 데이터를 데이터 변환부에서 인가받아 제2 리드 데이터가 전송속도만 늦추어 출력되도록 제3 리드 데이터를 선택하여 제4 리드 데이터를 출력하는 제3 변환 단계를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 한다.According to another aspect of the present invention, a test method of a semiconductor memory device includes a first conversion step in which a first read data output from a memory is applied in a read pipe and parallel-converted to output second read data. A second conversion step of receiving the second read data output from the light pipe and performing a serial-to-parallel conversion to reduce the transmission speed, and outputting the third read data; and receiving the third read data output from the light pipe from the data converter. And a third conversion step of selecting third read data and outputting fourth read data such that the second read data is output at a slower transmission speed.

상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 제4 리드 데이터를 리드 회로에서 인가받아 병직렬 변환하여 제5 리드 데이터를 출력하는 제4 변환 단계를 더 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a test method of a semiconductor memory device, further comprising: a fourth conversion step of receiving fourth read data from a read circuit and performing parallel-to-serial conversion to output fifth read data. .

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상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법의 상기 제3 리드 데이터는 전송속도가 상기 제2 리드 데이터의 1/2인 것을 특징으로 한다.The third read data of the test method of the semiconductor memory device of the present invention for achieving the above another object is characterized in that the transfer rate is 1/2 of the second read data.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 테스트 방법을 설명하면 다음과 같다.Hereinafter, a semiconductor memory device and a test method of the device will be described with reference to the accompanying drawings.

도 2는 본 발명의 반도체 메모리 장치 및 이 장치를 테스트하기 위한 구성을 나타내는 블록도로서, 메모리(10), 리드 파이프(22), 라이트 파이프(24), 리드 회로(32), 라이트 회로(34), 및 데이터 변환부(50)를 구비하는 반도체 메모리 장치(1), 및 테스트 장비(40)로 구성되어 있으며, 테스트 장비(40)는 데이터 수신부(42) 및 데이터 송신부(44)를 포함하고 있다.Fig. 2 is a block diagram showing the semiconductor memory device of the present invention and its configuration for testing the device. The memory 10, the lead pipe 22, the light pipe 24, the lead circuit 32, and the write circuit 34 are shown. And a semiconductor memory device 1 having a data converter 50, and test equipment 40, wherein the test equipment 40 includes a data receiver 42 and a data transmitter 44. have.

도 2에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치는 테스트 리드 동작 시, 리드 파이프(22)에서 출력된 제2 리드 데이터(DR2)가 라이트 파이프(24) 및 데이터 변환부(50)를 거쳐 리드 회로(32)에 인가된다.As shown in FIG. 2, in the semiconductor memory device of the present invention, during the test read operation, the second read data DR2 output from the lead pipe 22 is read through the light pipe 24 and the data converter 50. Is applied to the circuit 32.

도 2에 나타낸 블록들 각각의 기능 및 동작을 설명하면 다음과 같다.The function and operation of each of the blocks shown in FIG. 2 will be described below.

도 2에 나타낸 블록들 중 메모리(10), 리드 파이프(22), 라이트 회로(34) 및 테스트 장비(40)의 기능은 도 1에서 설명한 것과 동일하다.Of the blocks shown in FIG. 2, the functions of the memory 10, the lead pipe 22, the write circuit 34, and the test equipment 40 are the same as those described with reference to FIG. 1.

라이트 파이프(24)는 테스트 라이트 동작 시에는 라이트 회로(34)로부터 입력된 제2 라이트 데이터(DW2)를 직병렬 변환(deserialize)하여 제1 라이트 데이터(DW1)를 출력하고, 테스트 리드 동작 시에는 리드 파이프(22)로부터 입력된 제2 리드 데이터(DR2)를 직병렬 변환하여 전송 속도를 감소시킨 제3 리드 데이터들(el, ol)을 출력한다. 데이터 변환부(50)는 테스트 리드 동작 시, 라이트 파이프(24)로부터 입력된 제3 리드 데이터들(el, ol)을 이용하여 제3 리드 데이터(el, ol)의 전송 속도와 동일한 제4 리드 데이터(DR-T)를 출력한다. 리드 회로(32)는 상기 제4 리드 데이터(DR-T)를 병직렬 변환(serialize)하여 제5 리드 데이터(DR3)를 출력한다.The light pipe 24 deserializes the second light data DW2 input from the light circuit 34 during the test write operation, and outputs the first light data DW1. The second read data DR2 input from the lead pipe 22 is serial-to-parallel to output third read data el and ol having a reduced transmission speed. In the test lead operation, the data converter 50 uses the third read data el and ol input from the light pipe 24 to be the same as the transfer rate of the third read data el and ol. Output the data DR-T. The read circuit 32 serially converts the fourth read data DR-T to output the fifth read data DR3.

즉, 본 발명의 반도체 메모리 장치는 테스트 리드 동작 시 리드 파이프(22)로부터 출력된 제2 리드 데이터(DR2)를 라이트 파이프(24) 및 데이터 변환부(50)를 거치도록 함으로써 전송 속도를 줄인다. 예를 들면, 제1 클럭 신호(clk1)는 200MHz, 제2 클럭 신호(clk2)는 400MHz의 주파수를 가진다고 하면, 제1 리드 데이터(DR1)는 200Mbps, 제2 리드 데이터(DR2)는 800Mbps의 전송 속도를 가진다. 상기 제2 리드 데이터(DR2)가 라이트 파이프(24)에 입력되면 200Mbps의 제1 라이트 신호(DW1)를 발생하는 과정에서 400Mbps를 가지는 제3 리드 데이터들(el, ol)이 발 생된다. 데이터 변환부(50)는 상기 제3 리드 데이터들(el, ol)을 이용하여 400Mbps의 제4 리드 데이터(DR-T)를 출력한다. 리드 회로(32)는 상기 제4 리드 데이터(DR-T)를 병직렬 변환(serialize)하여 1.6Gbps의 제5 리드 데이터(DR3)를 출력한다. 결과적으로, 테스트 장비는 400MHz의 다중위상(multi phase) 클럭 신호에 의해 동작하더라도 상기 제5 리드 데이터(DR3)를 수신할 수 있으며, 따라서, 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.That is, the semiconductor memory device of the present invention reduces the transmission speed by passing the second read data DR2 output from the lead pipe 22 through the light pipe 24 and the data converter 50 during the test read operation. For example, assuming that the first clock signal clk1 has a frequency of 200 MHz and the second clock signal clk2 has a frequency of 400 MHz, the first read data DR1 is 200 Mbps and the second read data DR2 is 800 Mbps. Have speed. When the second read data DR2 is input to the light pipe 24, third read data el and ol having 400 Mbps are generated in the process of generating the first write signal DW1 of 200 Mbps. The data converter 50 outputs the fourth read data DR-T of 400 Mbps using the third read data el and ol. The read circuit 32 serially converts the fourth read data DR-T to output the 1.6 Gbps fifth read data DR3. As a result, the test equipment can receive the fifth read data DR3 even when operated by a multi-phase clock signal of 400 MHz, thus operating the semiconductor memory device while operating the memory 10 at the maximum speed. You can test it.

즉, 본 발명의 반도체 메모리 장치는 테스트 리드 동작시 라이트 파이프(24)를 이용하여 제2 리드 데이터(DR2)의 전송 속도를 반으로 줄여 리드 회로(32)에 인가함으로써, 리드 회로(32)로부터 출력되는 제5 리드 데이터(DR3)의 전송 속도도 종래의 경우보다 반으로 줄일 수 있고, 따라서, 테스트 장비(40)의 동작 주파수가 낮더라도 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.That is, the semiconductor memory device of the present invention reduces the transfer rate of the second read data DR2 by half using the light pipe 24 and applies the read circuit 32 to the read circuit 32 during the test read operation. The transfer speed of the output fifth read data DR3 can also be reduced by half compared to the conventional case. Thus, even if the operating frequency of the test equipment 40 is low, the semiconductor memory device can be operated while operating the memory 10 at the maximum speed. You can test it.

도 3은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 블록도를 나타낸 것으로서, 제1 지연부(51), 펄스 발생부(52), 제1 선택부(53), 제2 지연부(54), 및 제2 선택부(55)로 구성되어 있으며, 제1 선택부는 제1 먹스(53-1) 및 제2 먹스(53-2)로 구성되어 있다.3 is a block diagram of the data conversion unit 50 of the semiconductor memory device according to the present invention, wherein the first delay unit 51, the pulse generator 52, the first selector 53, and the second delay unit are shown. 54, and the second selector 55, and the first selector is composed of the first mux 53-1 and the second mux 53-2.

도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 3 is as follows.

제1 지연부(51)는 제2 클럭 신호를 이용하여 라이트 파이프(24)로부터 입력되는 제3 리드 데이터들(el1, ol1) 각각을 서로 다른 소정시간 지연시켜 4개의 입력지연신호들(d1, d2, d3, d4)을 출력한다. 펄스 발생부(52)는 제2 클럭 신호(clk2)를 입력받아 제1 주기를 가지는 제1 펄스들(s00, s01, s10, s11), 및 제2 주기를 가지는 제2 펄스들(s004, s014, s104, s114)을 출력한다. 제1 선택부(53)는 상기 제2 리드 데이터(DR2[1])의 서로 다른 소정 부분을 출력하기 위하여 상기 입력지연신호들(d1, d2, d3, d4)을 서로 다른 순서로 선택하여 제1 및 제2 먹스 신호(dm1, dm2)를 출력한다. 제1 먹스(53-1)는 상기 제1 펄스들(s00, s01, s10, s11)에 응답하여 상기 제1 신호들(d1, d2, d3, d4)을 소정순서에 의해 선택하여 제1 먹스 신호(dm1)를 출력하고, 제2 먹스(53-2)는 상기 제1 펄스들(s00, s01, s10, s11)에 응답하여 상기 제1 신호들(d1, d2, d3, d4)을 상기 소정순서와 다른 순서에 의해 선택하여 제2 먹스 신호(dm2)를 출력한다. 제2 지연부(54)는 제2 클럭 신호(clk2)를 이용하여 상기 제1 및 제2 먹스 신호들(dm1, dm2)을 각각 서로 다른 소정시간 지연시켜 출력지연신호들(dl1, dl2, dl3, dl4)을 출력한다. 제2 선택부(55)는 상기 제2 펄스들(s004, s014, s104, s114)에 응답하여 상기 제2 리드 데이터(DR2[1])를 전송 속도만 늦추어 출력하기 위하여 상기 출력지연신호들(dl1, dl2, dl3, dl4)을 선택하여 제4 리드 데이터(DR-T[1])를 출력한다. 즉, 제2 선택부(55)는 상기 제2 펄스들(s004, s014, s104, s114)에 응답하여 상기 출력지연신호들(dl1, dl2, dl3, dl4)을 순차적으로 선택하여 출력하는 제3 먹스로 구성될 수 있다.The first delay unit 51 delays each of the third read data el1 and ol1 input from the light pipe 24 by a different predetermined time using the second clock signal, thereby providing four input delay signals d1, d2, d3, d4) is output. The pulse generator 52 receives the second clock signal clk2 and receives the first pulses s00, s01, s10 and s11 having a first period, and the second pulses s004 and s014 having a second period. , s104, s114). The first selector 53 selects the input delay signals d1, d2, d3, and d4 in different orders to output different predetermined portions of the second read data DR2 [1]. The first and second mux signals dm1 and dm2 are output. The first mux 53-1 selects the first signals d1, d2, d3, and d4 in a predetermined order in response to the first pulses s00, s01, s10, and s11. Outputs a signal dm1, and the second mux 53-2 outputs the first signals d1, d2, d3, and d4 in response to the first pulses s00, s01, s10, and s11. The second mux signal dm2 is output by selecting in a different order from the predetermined order. The second delay unit 54 delays the first and second mux signals dm1 and dm2 by different predetermined time periods using the second clock signal clk2 to output delay signals dl1, dl2, and dl3, respectively. , dl4) In response to the second pulses s004, s014, s104, and s114, the second selector 55 outputs the second read data DR2 [1] by slowing down a transmission speed. dl1, dl2, dl3, and dl4 are selected to output the fourth read data DR-T [1]. That is, the second selector 55 sequentially selects and outputs the output delay signals dl1, dl2, dl3, and dl4 in response to the second pulses s004, s014, s104, and s114. It may consist of mux.

도 4는 본 발명의 반도체 메모리 장치의 펄스 발생부(52)의 동작을 설명하기 위한 도면으로서, 도 4를 참고하여 펄스 발생부(52)의 동작을 설명하면 다음과 같다.4 is a view for explaining the operation of the pulse generator 52 of the semiconductor memory device of the present invention. Referring to FIG. 4, the operation of the pulse generator 52 will be described below.

펄스 발생부(52)는 복수개의 분주기(divider)로 구성될 수 있으며, 제2 클럭 신호(clk2)에 응답하여, 즉, 제2 클럭 신호(clk2)를 분주시켜 상기 제2 클럭 신호(clk2) 주기의 4배의 주기를 가지고, 순차적으로 발생하는 제1 펄스 신호들(s00, s01, s10, s11) 및 상기 제2 클럭 신호(clk2) 주기의 16배의 주기를 가지고, 순차적으로 발생하는 제2 펄스 신호들(s004, s014, s104, s114)을 출력한다.The pulse generator 52 may include a plurality of dividers, and in response to the second clock signal clk2, that is, the second clock signal clk2 may be divided to divide the second clock signal clk2. 4 times the period, and 16 times the period of the first pulse signals (s00, s01, s10, s11) and the second clock signal (clk2) to be sequentially generated The second pulse signals s004, s014, s104 and s114 are output.

도 5는 일반적인 반도체 메모리 장치의 라이트 파이프(24)의 블록도를 나타낸 것으로서, 7개의 플립플롭(flip-flop)들(24-1, 24-2, 24-3, 24-4, 24-5, 24-6, 24-7) 및 4개의 출력 플립플롭들(24-o1, 24-o2, 24-o3, 24-o4)로 구성되어 있다.FIG. 5 is a block diagram of a light pipe 24 of a general semiconductor memory device, and includes seven flip-flops 24-1, 24-2, 24-3, 24-4, and 24-5. , 24-6, 24-7) and four output flip-flops (24-o1, 24-o2, 24-o3, 24-o4).

도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 5 will be described below.

7개의 플립플롭들(24-1, …, 24-7)은 제2 클럭 신호(clk2)에 응답하여, 즉, 제2 클럭 신호(clk2)의 상승부 또는 하강부에서 제2 리드 데이터(DR2[1]) 또는 전단의 플립플롭의 신호를 래치(latch)한다. 4개의 출력 플립플롭들(24-o1, 24-o2, 24-o3, 24-o4)은 제1 클럭 신호(clk1)에 응답하여, 즉, 제1 클럭 신호(clk1)의 상승부에서 각각 전단의 플립플롭(24-6, 24-7, 24-4, 24-5)의 신호를 래치(latch)하여 출력한다.The seven flip-flops 24-1,..., 24-7 respond to the second clock signal clk2, that is, the second read data DR2 at the rising part or the falling part of the second clock signal clk2. [1]) or latches a signal of a flip-flop at the front end. The four output flip-flops 24-o1, 24-o2, 24-o3, 24-o4 are each forward in response to the first clock signal clk1, ie at the rise of the first clock signal clk1. The signals of the flip-flops 24-6, 24-7, 24-4 and 24-5 are latched and output.

도 6은 도 4에 나타낸 라이트 파이프(24)의 동작을 설명하기 위한 도면으로서, 도 5를 참고하여 도 4에 나타낸 라이트 파이프(24)의 동작을 설명하면 다음과 같다.6 is a view for explaining the operation of the light pipe 24 shown in FIG. 4. Referring to FIG. 5, the operation of the light pipe 24 shown in FIG. 4 will be described below.

플립플롭(24-1)은 제2 클럭 신호(clk2)의 하강부에서 상기 제2 리드 데이터(DR2[1])를 래치한다. 즉, t1 시점에서는 11을, t3 시점에서는 13을, 같은 방식으로 제2 클럭 신호(clk2)의 하강부마다 제2 리드 데이터(DR2[1])를 래치한다. 따라서, 플립플롭(24-1)의 출력신호 a는 도 6에서 나타낸 바와 같이 제2 리드 데이터(DR2[1])의 홀수 번째 데이터들을 제2 리드 데이터(DR2[1])의 전송속도의 1/2로 출력하는 신호이다. 상기 a 신호는 플립플롭들(24-2, 24-4, 24-6)을 거치면서 소정시간 지연된다. 따라서, 플립플롭들(24-4)의 출력신호 d는 제2 리드 데이터(DR2[1])의 홀수 번째 데이터들이 소정 시간(1.5 x clk2) 지연되어, 도 6의 d에 도시된 바와 같이 출력되며, 플립플롭(24-6)의 출력신호 el1은 제2 리드 데이터(DR2[1])의 홀수 번째 데이터들이 소정 시간(2.5 x clk2) 지연되어 도 5의 el1에 도시된 바와 같이 출력된다.The flip-flop 24-1 latches the second read data DR2 [1] in the falling portion of the second clock signal clk2. That is, the second read data DR2 [1] is latched for each falling portion of the second clock signal clk2 in the same manner as 11 at t1 and 13 at t3. Therefore, the output signal a of the flip-flop 24-1 shows odd-numbered data of the second read data DR2 [1] as 1 as shown in FIG. 6 as the transmission speed of the second read data DR2 [1]. Signal output as / 2. The a signal is delayed by a predetermined time while passing through the flip-flops 24-2, 24-4, and 24-6. Therefore, the output signal d of the flip-flops 24-4 is output as the odd-numbered data of the second read data DR2 [1] is delayed by a predetermined time (1.5 × clk2), as shown in d of FIG. 6. The output signal el1 of the flip-flop 24-6 is output as shown in el1 of FIG. 5 with odd-numbered data of the second read data DR2 [1] delayed by a predetermined time (2.5 × clk2).

또한, 플립플롭(24-3)은 제2 클럭 신호(clk2)의 상승부에서 상기 제2 리드 데이터(DR2[1])를 래치한다. 즉, t2 시점에서는 12를, t4 시점에서는 14를, 같은 방식으로 제2 클럭 신호(clk2)의 상승부마다 제2 리드 데이터(DR2[1])의 짝수 번째 데이터들을 래치한다. 따라서, 플립플롭(24-3)의 출력신호 c는 도 6의 c에 도시된 바와 같이 제2 리드 데이터(DR2[1])의 짝수 번째 데이터들을 제2 리드 데이터(DR2[1])의 전송속도의 1/2로 출력하는 신호이다. 상기 c 신호는 플립플롭들(24-5, 24-7)을 거치면서 소정시간 지연된다. 따라서, 플립플롭들(24-5)의 출력신호 e는 제2 리드 데이터(DR2[1])의 짝수 번째 데이터들이 소정 시간(1 x clk2) 지연되어, 도 6의 e에 도시된 바와 같이 출력되며, 플립플롭(24-7)의 출력신호 ol1은 제2 리드 데이터(DR2[1])의 짝수 번째 데이터들이 소정 시간(2 x clk2) 지연되어 도 5의 ol1에 도시된 바와 같이 출력된다.In addition, the flip-flop 24-3 latches the second read data DR2 [1] in the rising part of the second clock signal clk2. That is, 12 at time t2, 14 at time t4, and even-numbered data of the second read data DR2 [1] are latched for each rising part of the second clock signal clk2 in the same manner. Accordingly, the output signal c of the flip-flop 24-3 transmits even-numbered data of the second read data DR2 [1] to the second read data DR2 [1] as shown in c of FIG. 6. This signal outputs at 1/2 of speed. The c signal is delayed by a predetermined time while passing through the flip-flops 24-5 and 24-7. Accordingly, the output signal e of the flip-flops 24-5 is delayed by a predetermined time (1 x clk2) of the second read data DR2 [1] and output as shown in FIG. 6E. The output signal ol1 of the flip-flop 24-7 is output as shown in ol1 of FIG. 5 with even-numbered data of the second read data DR2 [1] delayed by a predetermined time (2 × clk2).

출력 플립플롭들(24-o1, 24-o2, 24-o3, 24-o4)은 제1 클럭 신호(clk1)의 상승부에서 각각 전단의 플립플롭(24-6, 24-7, 24-4, 24-5)의 신호를 래치(latch)하여 출력한다. 즉, 출력 플립플롭(24-o1)은 제1 클럭 신호의 상승부, 즉, t7 시점에서 플립플롭(24-6)의 출력신호 el1, 즉, 11을 래치하고, 출력 플립플롭(24-o2)은 상기 t7 시점에서 플립플롭(24-7)의 출력신호 ol1, 즉, 12를 래치하고, 출력 플립플롭(24-o3)은 상기 t7 시점에서 플립플롭(24-4)의 출력신호 d, 즉, 13을 래치하고, 출력 플립플롭(24-o4)은 상기 t7 시점에서 플립플롭(24-5)의 출력신호 e, 즉, 14를 래치한다. 따라서, 라이트 파이프(24)는 제2 리드 데이터(DR2[1])를 직병렬 변환하여 제2 리드 데이터(DR2[1])의 전송속도의 1/4로 출력되는 제1 라이트 데이터(DW1[1], DW1[2], DW1[3], DW1[4])를 출력하게 된다.Output flip-flops 24-o1, 24-o2, 24-o3, 24-o4 are flip-flops 24-6, 24-7, 24-4 at the front end of the first clock signal clk1, respectively. , Latches the signal of 24-5) and outputs it. That is, the output flip-flop 24-o1 latches the output signal el1, that is, 11, of the flip-flop 24-6 at the rising point of the first clock signal, that is, at time t7, and outputs the flip-flop 24-o2. ) Latches the output signal ol1, i.e., 12, of the flip-flop 24-7 at the time t7, and the output flip-flop 24-o3 outputs the output signal d of the flip-flop 24-4 at the time t7, That is, 13 is latched, and the output flip-flop 24-o4 latches the output signal e, that is, 14, of the flip-flop 24-5 at the time t7. Therefore, the light pipe 24 converts the second read data DR2 [1] in parallel and in parallel to output the first write data DW1 [outputted at 1/4 of the transmission rate of the second read data DR2 [1]. 1], DW1 [2], DW1 [3], DW1 [4]).

도 3에 나타낸 본 발명의 데이터 변환부(50)는 도 4에 나타낸 라이트 파이프(24)에서 제1 라이트 데이터를 출력하는 과정에서 발생한 제3 리드 데이터들(el1, ol1), 즉, 플립플롭(24-6, 24-7)의 출력신호를 이용하여 제2 리드 데이터(DR2[1])를 전송 속도만 늦춘 제4 리드 데이터(DR-T)를 출력한다.The data converter 50 of FIG. 3 may include third read data el1 and ol1, that is, flip-flops, generated in a process of outputting first light data from the light pipe 24 shown in FIG. 4. The fourth read data DR-T whose output speed is slowed only by the second read data DR2 [1] is output using the output signals of 24-6 and 24-7.

도 7은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 제1 지연부(51)의 블록도를 나타낸 것으로서, 6개의 플립플롭들(51-1, 51-2, 51-3, 51-4, 51-5, 51-6)로 구성되어 있다.FIG. 7 is a block diagram of the first delay unit 51 of the data conversion unit 50 of the semiconductor memory device of the present invention, and includes six flip-flops 51-1, 51-2, 51-3, and 51. -4, 51-5, 51-6).

도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 7 is as follows.

6개의 플립플롭들(51-1, …, 51-6)은 제2 클럭 신호(clk2)에 응답하여, 즉, 제2 클럭 신호(clk2)의 상승부에서 상기 제3 리드 데이터(el1, ol1) 또는 전단의 플립플롭의 출력을 래치한다. 즉, 각 플립플롭들(51-1, …, 51-6)은 각각 입력되는 신호들을 소정시간, 즉, 제2 클럭 신호(clk2)의 한 주기만큼 지연시켜 출력한다. 또한, 4개의 플립플롭(51-1, 51-5, 51-2, 51-6)은 각각 입력지연신호들(d1, d2, d3, d4)을 출력한다. 즉, 도 7에 나타낸 제1 지연부(51)는 제1 데이터(el1)를 서로 다른 소정시간 지연시킨 제1 입력지연신호(d1) 및 제3 입력지연신호(d3), 및 제2 데이터(ol1)를 서로 다른 소정시간 지연시킨 제2 입력지연신호(d2) 및 제4 입력지연신호(d4)를 출력한다.The six flip-flops 51-1,..., 51-6 respond to the second clock signal clk2, that is, the third read data el1, ol1 at the rising part of the second clock signal clk2. Or latch the output of the flip-flop at the front end. That is, each of the flip-flops 51-1,..., 51-6 delays and outputs the input signals by a predetermined time, that is, by one period of the second clock signal clk2. In addition, the four flip-flops 51-1, 51-5, 51-2, and 51-6 output the input delay signals d 1, d 2, d 3, and d 4, respectively. That is, the first delay unit 51 shown in FIG. 7 includes a first input delay signal d1, a third input delay signal d3, and a second data delayed by delaying the first data el1 at different predetermined times. A second input delay signal d2 and a fourth input delay signal d4 obtained by delaying ol1 from each other by a predetermined time period are output.

도 8은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 제1 선택부(53)의 회로도를 나타낸 것으로서, 제1 선택부(53)는 제1 및 제2 먹스(53-1, 53-2)로 구성되어 있으며, 상기 제1 및 제2 먹스(53-1, 53-2)는 각각 4개의 전송 게이트(53-11, 53-12, 53-13, 53-14, 및 53-21, 53-22, 53-23, 53-24)로 구성되어 있다.FIG. 8 is a circuit diagram of the first selector 53 of the data converter 50 of the semiconductor memory device of the present invention. The first selector 53 includes first and second muxes 53-1 and 53. -2), wherein the first and second muxes 53-1, 53-2 are four transmission gates 53-11, 53-12, 53-13, 53-14, and 53-, respectively. 21, 53-22, 53-23, 53-24).

도 8에 나타낸 회로들 각각의 기능을 설명하면 다음과 같다.The function of each of the circuits shown in FIG. 8 will be described below.

전송 게이트들(53-11, 53-12, 53-13, 53-14, 및 53-21, 53-22, 53-23, 53-24)은 펄스 발생부(52)로부터 출력된 제1 펄스(s00, s01, s10, s11)에 각각 응답하여, 즉, 입력되는 제1 펄스가 하이 레벨일 때, 입력지연신호들(d1, d2, d3, d4)을 각각 출력한다. 도 4에 나타낸 바와 같이, 제1 펄스(s00, s01, s10, s11)들은 순차적으로 하이 레벨이 되므로, 제1 및 제2 먹스(53-1, 53-2)는 상기 입력지연신호들(d1, d2, d3, d4)을 서로 다른 순서에 따라 순차적으로 선택하여 제1 및 제2 먹스 신호(dm1, dm2)를 출력한다.The transmission gates 53-11, 53-12, 53-13, 53-14, and 53-21, 53-22, 53-23, and 53-24 are first pulses output from the pulse generator 52. In response to (s00, s01, s10, s11), that is, when the input first pulse is at a high level, the input delay signals d1, d2, d3, and d4 are respectively output. As shown in FIG. 4, since the first pulses s00, s01, s10, and s11 are sequentially at a high level, the first and second muxes 53-1 and 53-2 are input delay signals d1. , d2, d3, and d4 are sequentially selected in different orders to output the first and second mux signals dm1 and dm2.

도 9는 도 7 및 도 8에 나타낸 제1 지연부(51), 및 제1 선택부(53)의 동작을 설명하기 위한 도면으로서, 도 9를 참고하여 제1 지연부(51), 및 제1 선택부(53)의 동작을 설명하면 다음과 같다.FIG. 9 is a view for explaining the operations of the first delay unit 51 and the first selector 53 shown in FIGS. 7 and 8. The first delay unit 51 and the first delay unit are described with reference to FIG. 9. The operation of the first selection unit 53 will be described below.

도 9에서 입력지연신호들(d1, d2, d3, d4)은 각각 도 7에 나타낸 제1 지연부(51)의 플립플롭들(51-1, 51-5, 51-2, 51-6) 각각의 출력 신호이다. 즉, 플립플롭(51-1)은 제2 클럭 신호(clk2)의 상승부에서 제1 데이터(el1)를 래치하여 제1 입력지연신호(d1)를 출력한다. 즉, 제1 입력지연신호(d1)는 제1 데이터(el1)가 하나의 플립플롭(51-1)을 거쳐 제1 소정시간(1 x clk2) 지연된 신호이다. 플립플롭(51-2)은 제2 클럭 신호(clk2)의 상승부에서 상기 제1 입력지연신호(d1)를 래치하여 제3 입력지연신호(d3)를 출력한다. 즉, 제3 입력지연신호(d3)는 제1 데이터(el1)가 두 개의 플립플롭(51-1, 51-2)을 거쳐 제2 소정시간(2 x clk2) 지연된 신호이다. 플립플롭(51-5)은 제2 클럭 신호(clk2)의 상승부에서 플립플롭(51-4)의 출력신호를 래치하여 제2 입력지연신호(d2)를 출력한다. 즉, 제2 입력지연신호(d2)는 제2 데이터(ol1)가 두 개의 플립플롭(51-4, 51-5)을 거쳐 제2 소정시간(2 x clk2) 지연된 신호이다. 플립플롭(51-6)은 제2 클럭 신호(clk2)의 상승부에서 상기 제2 입력 지연신호(d2)를 래치하여 제4 입력지연신호(d4)를 출력한다. 즉, 제4 입력지연신호(d4)는 제2 데이터(ol1)가 세 개의 플립플롭(51-4, 51-5, 51-6)을 거쳐 제3 소정시간(3 x clk2) 지연된 신호이다.In FIG. 9, the input delay signals d1, d2, d3, and d4 are flip-flops 51-1, 51-5, 51-2, and 51-6 of the first delay unit 51 shown in FIG. 7, respectively. Each output signal. That is, the flip-flop 51-1 latches the first data el1 at the rising part of the second clock signal clk2 and outputs the first input delay signal d1. That is, the first input delay signal d1 is a signal in which the first data el1 is delayed by a first predetermined time (1 × clk2) through one flip-flop 51-1. The flip-flop 51-2 latches the first input delay signal d1 at the rising part of the second clock signal clk2 and outputs a third input delay signal d3. That is, the third input delay signal d3 is a signal in which the first data el1 is delayed by a second predetermined time (2 × clk2) through two flip-flops 51-1 and 51-2. The flip-flop 51-5 latches the output signal of the flip-flop 51-4 at the rising part of the second clock signal clk2 to output the second input delay signal d2. That is, the second input delay signal d2 is a signal in which the second data ol1 is delayed by a second predetermined time (2 × clk2) through two flip-flops 51-4 and 51-5. The flip-flop 51-6 latches the second input delay signal d2 at the rising part of the second clock signal clk2 to output the fourth input delay signal d4. That is, the fourth input delay signal d4 is a signal in which the second data ol1 is delayed by a third predetermined time (3 × clk2) through three flip-flops 51-4, 51-5, and 51-6.

제1 먹스(53-1)는 s00 신호가 하이 레벨일 때 제1 입력지연신호(d1)를, s01 신호가 하이 레벨일 때 제2 입력지연신호(d2)를, s10 신호가 하이 레벨일 때 제3 입력지연신호(d3)를, s11 신호가 하이 레벨일 때 제4 입력지연신호(d4)를 각각 출력하며, 제2 먹스(54)는 s10 신호가 하이 레벨일 때 제1 입력지연신호(d1)를, s11 신호가 하이 레벨일 때 제2 입력지연신호(d2)를, s00 신호가 하이 레벨일 때 제3 입력지연신호(d3)를, s01 신호가 하이 레벨일 때 제4 입력지연신호(d4) 신호를 각각 출력한다. The first mux 53-1 receives the first input delay signal d1 when the s00 signal is at the high level, the second input delay signal d2 when the s01 signal is at the high level, and the s10 signal at the high level. The third input delay signal d3 is outputted when the s11 signal is at the high level, and the fourth input delay signal d4 is output, respectively, and the second mux 54 receives the first input delay signal when the s10 signal is at the high level. d1), a second input delay signal d2 when the s11 signal is at a high level, a third input delay signal d3 when the s00 signal is at a high level, and a fourth input delay signal when the s01 signal is at a high level. (d4) Output the signals respectively.

즉, 제1 먹스(53-1)는 T1구간에서는 제1 입력지연신호(d1), 즉, 11을, T2구간에서는 제2 입력지연신호(d2), 즉, 12를, T3구간에서는 제3 입력지연신호(d3), 즉, 13을, T4구간에서는 제4 입력지연신호(d4), 즉, 14를 각각 출력하게 된다. 또한, 제2 먹스(53-2)는 T3구간에서는 제1 입력지연신호(d1), 즉, 21을, T4구간에서는 제2 입력지연신호(d2), 즉, 22를, T5구간에서는 제3 입력지연신호(d3), 즉, 23을, T6구간에서는 제4 입력지연신호(d4), 즉, 24를 각각 출력하게 된다.That is, the first mux 53-1 has a first input delay signal d1 in the T1 section, that is, 11, a second input delay signal d2 in the T2 section, that is, 12, and a third in the T3 section. The input delay signal d3, i.e., 13, is outputted in the T4 section, and the fourth input delay signal d4, i.e., 14 is outputted, respectively. In addition, the second mux 53-2 has a first input delay signal d1 in the T3 section, that is, 21, a second input delay signal d2 in the T4 section, that is, 22, and a third in the T5 section. The input delay signal d3, i.e., 23, is outputted in the T6 section, and the fourth input delay signal d4, i.e., 24, is output, respectively.

결과적으로, 제1 먹스 신호(dm1)는 도 6에 나타낸 제2 리드 데이터(DR2[1])를 4비트씩 분할했을 때, 홀수 번째 단위들을, 제2 먹스 신호(dm2)는 상기 제2 리드 데이터(DR2[1])를 4비트씩 분할했을 때, 짝수 번째 단위들을 각각 출력하는 신호이다.As a result, when the first mux signal dm1 divides the second read data DR2 [1] shown in FIG. 6 by 4 bits, odd-numbered units are used, and the second mux signal dm2 indicates the second read. When the data DR2 [1] is divided into 4 bits, the even-numbered units are output.

도 10은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 제2 지연부(54)의 회로도를 나타낸 것으로서, 복수개의 플립플롭들(54-11, …, 54-17 및 54-21, …, 54-27)로 구성되어 있다.FIG. 10 is a circuit diagram of the second delay unit 54 of the data conversion unit 50 of the semiconductor memory device of the present invention, and includes a plurality of flip-flops 54-11, ..., 54-17 and 54-21; ..., 54-27).

도 10에 나타낸 회로들 각각의 기능을 설명하면 다음과 같다.The function of each of the circuits shown in FIG. 10 is as follows.

각 플립플롭들(54-11, …, 54-17 및 54-21, …, 54-27)은 제2 클럭 신호(clk2)에 응답하여, 즉, 제2 클럭 신호(clk2)의 상승부에서 상기 제1 및 제2 먹스 신호(dm1, dm2), 또는 전단의 플립플롭의 신호를 래치한다. 즉, 각 플립플롭들(54-11, …, 54-17 및 54-21, …, 54-27)은 입력되는 신호를 소정시간, 즉, 제2 클럭 신호(clk2)의 한 주기에 해당하는 시간만큼 지연시켜 출력한다. 또한, 4개의 플립플롭(54-11, 54-23, 54-15, 54-27)은 각각 출력지연신호(dl1, dl2, dl3, dl4)를 출력한다.Each of the flip-flops 54-11, ..., 54-17 and 54-21, ..., 54-27 responds to the second clock signal clk2, that is, at the rising part of the second clock signal clk2. The first and second mux signals dm1 and dm2 or the signals of the flip-flop of the previous stage are latched. That is, each of the flip-flops 54-11,..., 54-17, and 54-21,..., 54-27 has an input signal corresponding to a predetermined time, that is, one period of the second clock signal clk2. Output by delaying time. In addition, the four flip-flops 54-11, 54-23, 54-15, and 54-27 output the output delay signals dl1, dl2, dl3, and dl4, respectively.

도 11은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 제2 선택부(55)의 회로도를 나타낸 것으로서, 4개의 전송 게이트들(55-1, 55-2, 55-3, 55-4)로 구성되어 있다.FIG. 11 is a circuit diagram of the second selection unit 55 of the data conversion unit 50 of the semiconductor memory device of the present invention, and includes four transfer gates 55-1, 55-2, 55-3, and 55-. It consists of 4).

도 11에 나타낸 회로들 각각의 기능을 설명하면 다음과 같다.The function of each of the circuits shown in FIG. 11 is as follows.

전송 게이트들(55-1, 55-2, 55-3, 55-4)은 펄스 발생부(52)로부터 출력된 제2 펄스들(s004, s014, s104, s114)에 각각 응답하여 상기 출력지연신호(dl1, dl2, dl3, dl4)를 출력한다. 도 4에 나타낸 바와 같이, 제2 펄스들(s004, s014, s104, s114)은 순차적으로 인가되므로, 상기 출력지연신호들(dl1, dl2, dl3, dl4)도 순차적으로 출력된다. 즉, 제2 선택부(55)는 상기 제2 리드 데이터(DR2[1])를 전송속도만 1/2로 하여 출력하기 위하여 상기 출력지연신호(dl1, dl2, dl3, dl4)를 선택하여 제4 리드 데이터(DR-T[1])를 출력한다.The transmission gates 55-1, 55-2, 55-3, and 55-4 are respectively output delayed in response to the second pulses s004, s014, s104, and s114 output from the pulse generator 52. The signals dl1, dl2, dl3, and dl4 are output. As shown in FIG. 4, since the second pulses s004, s014, s104 and s114 are sequentially applied, the output delay signals dl1, dl2, dl3 and dl4 are also sequentially output. That is, the second selector 55 selects the output delay signals dl1, dl2, dl3, and dl4 to output the second read data DR2 [1] at a transmission speed 1/2. 4 Output the read data DR-T [1].

도 12는 도 10 및 도 11에 나타낸 본 발명의 제2 지연부(54), 및 제2 선택부(55)의 동작을 설명하기 위한 도면으로서, 도 11을 참고하여 제2 지연부(54), 및 제2 선택부(55)의 동작을 설명하면 다음과 같다.12 is a view for explaining the operation of the second delay unit 54 and the second selector 55 of the present invention shown in FIGS. 10 and 11, the second delay unit 54 with reference to FIG. 11. , And operations of the second selector 55 are as follows.

도 10에 나타낸 제2 지연부(54)의 플립플롭(54-11)은 제1 먹스 신호(dm1)를 소정시간 지연시켜 제1 출력지연신호(dl1)를 출력한다. 즉, 제1 출력지연신호(dl1)는 제1 먹스 신호(dm1)가 하나의 플립플롭(54-11)을 거쳐 제4 소정시간(1 x clk2) 지연된 신호이다. 제2 지연부(54)의 플립플롭(54-15)은 플립플롭(54-14)의 출력신호를 소정시간 지연시켜 제3 출력지연신호(dl3)를 출력한다. 즉, 제3 출력지연신호(dl3)는 제1 먹스 신호(dm1)가 5개의 플립플롭(54-11, …, 54-15)을 거쳐 제5 소정시간(5 x clk2) 지연된 신호이다. 제2 지연부(54)의 플립플롭(54-23)은 플립플롭(54-22)의 출력신호를 소정시간 지연시켜 제2 출력지연신호(dl2)를 출력한다. 즉, 제2 출력지연신호(dl2)는 제2 먹스 신호(dm2)가 3개의 플립플롭(54-21, …, 54-23)을 거쳐 제6 소정시간(3 x clk2) 지연된 신호이다. 제2 지연부(54)의 플립플롭(54-27)은 플립플롭(54-26)의 출력신호를 소정시간 지연시켜 제4 출력지연신호(dl4)를 출력한다. 즉, 제4 출력지연신호(dl4)는 제2 먹스 신호(dm2)가 7개의 플립플롭(54-21, …, 54-17)을 거쳐 제7 소정시간(7 x clk2) 지연된 신호이다.The flip-flop 54-11 of the second delay unit 54 shown in FIG. 10 delays the first mux signal dm1 by a predetermined time and outputs the first output delay signal dl1. That is, the first output delay signal dl1 is a signal in which the first mux signal dm1 is delayed by a fourth predetermined time (1 × clk2) through one flip-flop 54-11. The flip-flop 54-15 of the second delay unit 54 delays the output signal of the flip-flop 54-14 by a predetermined time and outputs the third output delay signal dl3. That is, the third output delay signal dl3 is a signal in which the first mux signal dm1 is delayed by a fifth predetermined time (5 x clk2) through five flip-flops 54-11, ..., 54-15. The flip-flops 54-23 of the second delay unit 54 delay the output signals of the flip-flops 54-22 by a predetermined time to output the second output delay signal dl2. That is, the second output delay signal dl2 is a signal in which the second mux signal dm2 is delayed by a sixth predetermined time (3 x clk2) through three flip-flops 54-21, ..., 54-23. The flip-flops 54-27 of the second delay unit 54 delay the output signals of the flip-flops 54-26 by a predetermined time to output the fourth output delay signal dl4. That is, the fourth output delay signal dl4 is a signal in which the second mux signal dm2 is delayed by the seventh predetermined time (7 × clk2) through seven flip-flops 54-21, ..., 54-17.

도 11에 나타낸 제2 선택부(55)는 s004 신호가 하이 레벨일 때, 즉, 도 12의 T1구간에서 제1 출력지연신호(dl1)를 출력하고, s014 신호가 하이 레벨일 때, 즉, 도 12의 T2구간에서 제2 출력지연신호(dl2)를 출력하고, s104 신호가 하이 레벨일 때, 즉, 도 12의 T3구간에서 제3 출력지연신호(dl3)를 출력하고, s114 신호가 하이 레벨일 때, 즉, 도 12의 T4구간에서 제4 출력지연신호(dl4)를 출력한다. 결과적으로, 제2 선택부(55)의 출력신호인 제4 리드 데이터(DR-T[1])는 도 6에 나타낸 제2 리드 데이터(DR2[1])가 전송속도만 1/2이 되어 출력되는 신호로 된다.The second selector 55 shown in FIG. 11 outputs the first output delay signal dl1 when the s004 signal is at a high level, that is, when the s014 signal is at a high level, that is, when the s004 signal is at a high level. When the second output delay signal dl2 is output in the T2 section of FIG. 12 and the s104 signal is high level, that is, the third output delay signal dl3 is output in the T3 section of FIG. 12, the s114 signal is high. At the level, that is, the fourth output delay signal dl4 is output in the section T4 of FIG. As a result, in the fourth read data DR-T [1], which is an output signal of the second selector 55, the second read data DR2 [1] shown in FIG. It becomes an output signal.

즉, 본 발명의 반도체 메모리 장치는 리드 파이프(22)로부터 출력된 제2 리드 데이터(DR2)를 라이트 파이프(24) 및 데이터 변환부(50)를 거쳐 그 전송 속도를 반으로 줄여서 리드 회로(32)에 인가함으로써, 리드 회로(32)로부터 출력되는 제5 리드 데이터(DR3)의 전송 속도도 종래의 경우보다 반으로 줄일 수 있고, 따라서, 테스트 장비(40)의 동작 주파수가 낮더라도 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.That is, the semiconductor memory device of the present invention reduces the transfer speed of the second read data DR2 output from the lead pipe 22 through the light pipe 24 and the data conversion unit 50 in half, thereby reducing the read circuit 32. ), The transmission speed of the fifth read data DR3 output from the read circuit 32 can also be reduced by half than in the conventional case, and therefore, even if the operating frequency of the test equipment 40 is low, the memory 10 ) Can be tested at full speed.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 테스트 방법은 저속으로 동작하는 기존의 테스트 장비를 이용하여 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.Therefore, the semiconductor memory device of the present invention and the test method of the device can test the semiconductor memory device while operating the memory 10 at the maximum speed using existing test equipment operating at a low speed.

Claims (20)

제1 리드 데이터를 출력하는 메모리;A memory for outputting first read data; 상기 제1 리드 데이터를 병직렬 변환하여 제2 리드 데이터를 출력하는 리드 파이프;A lead pipe configured to parallel-convert the first read data and output second read data; 상기 제2 리드 데이터를 직병렬 변환하여 상기 제2 리드 데이터의 전송 속도보다 느린 제3 리드 데이터를 출력하는 라이트 파이프; 및A light pipe configured to serially convert the second read data and output third read data which is slower than a transmission rate of the second read data; And 상기 제3 리드 데이터를 병직렬 변환하여 상기 제3 리드 데이터와 전송 속도가 같은 제4 리드 데이터를 출력하는 데이터 변환부를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.And a data converter configured to perform parallel test on the third read data in parallel to output fourth read data having the same transfer rate as the third read data. 제1항이 있어서, 상기 반도체 메모리 장치는 The semiconductor memory device of claim 1, wherein the semiconductor memory device comprises: 상기 제4 리드 데이터를 병직렬 변환하여 제5 리드 데이터를 출력하는 리드 회로를 더 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.And a read circuit for parallel-converting the fourth read data to output fifth read data to perform a test read operation. 제1항에 있어서, 상기 반도체 메모리 장치는The semiconductor memory device of claim 1, wherein the semiconductor memory device comprises: 외부로부터 인가되는 제3 라이트 데이터를 직병렬 변환하여 제2 라이트 데이터를 출력하는 라이트 회로를 더 구비하고,And a write circuit for outputting second write data by serially converting third write data applied from the outside, 상기 라이트 파이프는 테스트 라이트 동작 시 상기 제2 라이트 데이터를 직 병렬 변환하여 제1 라이트 데이터를 출력하고,The light pipe outputs first light data by directly converting the second light data in parallel during a test write operation, 상기 메모리는 테스트 라이트 동작 시 상기 제1 라이트 데이터를 입력받아 저장하는 것을 특징으로 하는 반도체 메모리 장치.And the memory receives and stores the first write data during a test write operation. 제1항에 있어서, 상기 데이터 변환부는The method of claim 1, wherein the data conversion unit 상기 제3 리드 데이터를 서로 다른 소정시간 지연시킨 복수개의 입력지연신호들을 출력하는 제1 지연부;A first delay unit configured to output a plurality of input delay signals that delay the third read data from each other by a predetermined time; 상기 제2 리드 데이터의 서로 다른 소정부분을 출력하기 위하여 상기 입력지연신호들을 선택하여 복수개의 먹스 신호들을 출력하는 제1 선택부;A first selector configured to select the input delay signals and output a plurality of mux signals to output different predetermined portions of the second read data; 상기 복수개의 먹스 신호들 각각을 서로 다른 소정시간 지연시킨 복수개의 출력지연신호들을 출력하는 제2 지연부; 및A second delay unit configured to output a plurality of output delay signals obtained by delaying each of the plurality of MUX signals with a different predetermined time; And 상기 제2 리드 데이터를 전송속도만 늦추어 출력하기 위하여 상기 출력지연신호들을 선택하여 상기 제4 리드 데이터를 출력하는 제2 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a second selector configured to select the output delay signals and output the fourth read data in order to output the second read data at a slower transmission speed. 제4항에 있어서, 상기 제1 지연부는The method of claim 4, wherein the first delay unit 복수개의 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising a plurality of flip-flops. 제4항에 있어서, 상기 제1 선택부는The method of claim 4, wherein the first selector 상기 입력지연신호들을 소정순서에 따라 순차적으로 출력하는 제1 먹스; 및A first mux for sequentially outputting the input delay signals in a predetermined order; And 상기 입력지연신호들을 상기 소정순서와 다른 순서에 따라 순차적으로 출력하는 제2 먹스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a second mux for sequentially outputting the input delay signals in an order different from the predetermined order. 제4항에 있어서, 상기 제2 지연부는The method of claim 4, wherein the second delay unit 복수개의 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising a plurality of flip-flops. 제4항에 있어서, 상기 제2 선택부는The method of claim 4, wherein the second selector 상기 출력지연신호들을 소정순서에 따라 순차적으로 출력하는 제3 먹스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a third mux for sequentially outputting the output delay signals in a predetermined order. 제4항에 있어서, 상기 제2 리드 데이터는The method of claim 4, wherein the second read data is 전송 속도가 상기 제1 리드 데이터의 전송 속도의 4배인 것을 특징으로 하는 반도체 메모리 장치.And a transfer rate is four times the transfer rate of the first read data. 제9항에 있어서, 상기 제3 리드 데이터 및 상기 제4 리드 데이터는The method of claim 9, wherein the third read data and the fourth read data are 전송 속도가 상기 제2 리드 데이터의 전송 속도의 1/2인 것을 특징으로 하는 반도체 메모리 장치.And the transfer rate is 1/2 of the transfer rate of the second read data. 제10항에 있어서, 상기 제3 리드 데이터는The method of claim 10, wherein the third read data is 상기 제2 리드 데이터의 홀수 번째 데이터들을 출력하는 제1 데이터; 및First data outputting odd-numbered data of the second read data; And 상기 제2 리드 데이터의 짝수 번째 데이터들을 출력하는 제2 데이터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.And second data outputting even-numbered data of the second read data. 제11항에 있어서, 상기 제5 리드 데이터는The method of claim 11, wherein the fifth read data is 전송 속도가 상기 제4 리드 데이터의 전송 속도의 4배인 것을 특징으로 하는 반도체 메모리 장치.And a transfer rate is four times the transfer rate of the fourth read data. 제12항에 있어서, 상기 입력지연신호들은The method of claim 12, wherein the input delay signals are 상기 제1 데이터가 제1 소정시간 지연된 제1 입력지연신호;A first input delay signal in which the first data is delayed by a first predetermined time; 상기 제2 데이터가 제2 소정시간 지연된 제2 입력지연신호;A second input delay signal in which the second data is delayed by a second predetermined time; 상기 제1 데이터가 상기 제2 소정시간 지연된 제3 입력지연신호; 및A third input delay signal in which the first data is delayed by the second predetermined time; And 상기 제2 데이터가 제3 소정시간 지연된 제4 입력지연신호로 구성되는 것을 특징으로 하는 반도체 메모리 장치.And the second data comprises a fourth input delay signal delayed by a third predetermined time. 제13항에 있어서, 상기 먹스 신호들은The method of claim 13, wherein the mux signals are 상기 제2 리드 데이터를 소정단위로 분할하여, 홀수 번째 단위들이 출력되는 제1 먹스 신호; 및A first mux signal that divides the second read data into predetermined units and outputs odd-numbered units; And 상기 제2 리드 데이터를 소정단위로 분할하여, 짝수 번째 단위들이 출력되는 제2 먹스 신호로 구성되는 것을 특징으로 하는 반도체 메모리 장치.And dividing the second read data into predetermined units to form a second MUX signal outputting even-numbered units. 제14항에 있어서, 상기 출력지연신호들은15. The method of claim 14, wherein the output delay signals 상기 제1 먹스 신호를 제4 소정시간 지연시킨 제1 출력지연신호; A first output delay signal delaying the first mux signal by a fourth predetermined time; 상기 제2 먹스 신호를 제5 소정시간 지연시킨 제2 출력지연신호; A second output delay signal delaying the second mux signal for a fifth predetermined time; 상기 제1 먹스 신호를 제6 소정시간 지연시킨 제3 출력지연신호; 및A third output delay signal delaying the first mux signal by a sixth predetermined time; And 상기 제2 먹스 신호를 제7 소정시간 지연시킨 제4 출력지연신호로 구성되는 것을 특징으로 하는 반도체 메모리 장치.And a fourth output delay signal in which the second mux signal is delayed by a seventh predetermined time. 제15항에 있어서, 상기 제4 리드 데이터는The method of claim 15, wherein the fourth read data is 상기 제2 리드 데이터를 전송속도만 1/2로 하여 출력되는 것을 특징으로 하는 반도체 메모리 장치.And outputting the second read data at a transfer rate of only 1/2. 메모리로부터 출력된 제1 리드 데이터를 리드 파이프에서 인가받아 병직렬 변환하여 제2 리드 데이터를 출력하는 제1 변환 단계;A first conversion step of receiving first read data output from the memory from the read pipe and performing parallel-to-serial conversion to output second read data; 상기 리드 파이프에서 출력되는 제2 리드 데이터를 라이트 파이프에서 인가받아 직병렬 변환하여 전송속도를 감소시켜 제3 리드 데이터를 출력하는 제2 변환 단계; 및A second conversion step of receiving the second read data output from the lead pipe from the light pipe and performing serial-to-parallel conversion to reduce the transmission speed to output third read data; And 상기 라이트 파이프에서 출력되는 제3 리드 데이터를 데이터 변환부에서 인가받아 상기 제2 리드 데이터가 전송속도만 늦추어 출력되도록 상기 제3 리드 데이터를 선택하여 제4 리드 데이터를 출력하는 제3 변환 단계를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.A third conversion step of outputting the fourth read data by selecting the third read data so that the third read data outputted from the light pipe is applied by a data converter and the second read data is output at a slower transmission speed; And performing a test read operation. 제17항에 있어서, 상기 반도체 메모리 장치의 테스트 방법은The method of claim 17, wherein the testing method of the semiconductor memory device is 상기 제4 리드 데이터를 리드 회로에서 인가받아 병직렬 변환하여 제5 리드 데이터를 출력하는 제4 변환 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.And a fourth conversion step of receiving the fourth read data from a read circuit and performing a parallel-to-serial conversion to output fifth read data. 삭제delete 제17항에 있어서, 상기 제3 리드 데이터는The method of claim 17, wherein the third read data is 전송속도가 상기 제2 리드 데이터의 1/2인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.And a transfer rate is 1/2 of the second read data.
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