KR100605107B1 - Flash memory device and read method thereof - Google Patents
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Abstract
본 발명에 따른 플래시 메모리 장치는 복수 개의 페이지들을 포함하는 메모리 셀 어레이와; 상기 메모리 셀 어레이는 제 1 및 제 2 데이터 저장 영역을 포함하고; 상기 제 1 및 제 2 데이터 저장 영역들 각각은 복수 개의 메모리 셀들을 각각 포함하는 복수 개의 스트링들을 포함하며; 상기 제 1 및 제 2 데이터 저장 영역들 각각의 메모리 셀들 중 각 행의 메모리 셀들은 페이지를 구성하되, 상기 제 2 데이터 저장 영역의 스트링들 각각의 메모리 셀들 중 적어도 2개의 메모리 셀들은 대응하는 페이지의 정보를 저장하도록 프로그램되며; 행 어드레스에 응답하여 상기 메모리 셀 어레이의 페이지들을 선택하기 위한 페이지 선택 회로를 포함하되, 상기 페이지 선택 회로는 상기 페이지들 각각에 대응하는 래치들을 포함한다.A flash memory device according to the present invention includes a memory cell array including a plurality of pages; The memory cell array comprises first and second data storage regions; Each of the first and second data storage regions includes a plurality of strings each comprising a plurality of memory cells; The memory cells of each row of the memory cells of each of the first and second data storage regions constitute a page, and at least two memory cells of each of the strings of the second data storage region may correspond to a corresponding page. Programmed to store information; A page select circuit for selecting pages of the memory cell array in response to a row address, the page select circuit including latches corresponding to each of the pages.
Description
도 1은 종래 기술에 따른 플래시 메모리 장치의 스페어 영역에 저장된 페이지 정보를 읽는 방법을 설명하기 위한 어레이 구조를 보여주는 도면;1 is a view showing an array structure for explaining a method of reading page information stored in a spare area of a flash memory device according to the prior art;
도 2는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 도면; 그리고2 shows schematically a flash memory device according to the invention; And
도 3은 본 발명에 따른 플래시 메모리 장치의 스페어 영역에 저장된 페이지 정보를 읽는 방법을 설명하기 위한 어레이 구조를 보여주는 도면이다.3 is a diagram illustrating an array structure for explaining a method of reading page information stored in a spare area of a flash memory device according to the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
1, 110 : 메모리 셀 어레이 120 : 스위치 회로1, 110: memory cell array 120: switch circuit
130 : 페이지 디코더 회로 140 : 블록 디코더 회로130: page decoder circuit 140: block decoder circuit
20, 150 : 페이지 버퍼 회로20, 150: page buffer circuit
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 메모리 블록의 페이지들이 프로그램되었는 지의 여부를 나타내는 정보를 저장하는 플래시 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a flash memory device for storing information indicating whether pages of a memory block have been programmed.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.Semiconductor memories are generally the most essential microelectronic devices of digital logic designs, such as computers and applications based on microprocessors, which range from satellite to consumer electronics technology. Therefore, advances in the manufacturing technology of semiconductor memories, including process improvement and technology development, achieved through scaling for high integration and high speed, help to establish performance criteria for other digital logic families.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.The semiconductor memory device is largely divided into a volatile semiconductor memory device and a nonvolatile semiconductor memory device. In a volatile semiconductor memory device, logic information is stored by setting a logic state of a bistable flip-flop in the case of static random access memory or through charging of a capacitor in the case of dynamic random access memory. In the case of a volatile semiconductor memory device, data is stored and read while power is applied, and data is lost when power is cut off.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들 에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.Nonvolatile semiconductor memory devices such as MROM, PROM, EPROM, and EEPROM can store data even when the power is cut off. The nonvolatile memory data storage state is either permanent or reprogrammable, depending on the manufacturing technique used. Nonvolatile semiconductor memory devices are used for the storage of programs and microcode in a wide range of applications such as the computer, avionics, telecommunications, and consumer electronics industries. The combination of volatile and nonvolatile memory storage modes on a single chip is also available in devices such as nonvolatile RAM (nvRAM) in systems that require fast and reprogrammable nonvolatile memory. In addition, specific memory structures have been developed that include some additional logic circuitry to optimize performance for application-oriented tasks.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리들 중에서도 낸드형(NAND-type) 플래시 메모리는 NOR 플래시 메모리에 비해 집적도가 매우 높다.In the nonvolatile semiconductor memory device, the MROM, PROM and EPROM are not free to erase and write in the system itself, so that it is not easy for ordinary users to update the storage contents. On the other hand, since EEPROMs can be electrically erased and written, applications to system programming or auxiliary storage devices requiring continuous updating are expanding. In particular, the flash EEPROM (hereinafter referred to as flash memory) has a high degree of integration compared to the conventional EEPROM, which is very advantageous for application to a large capacity auxiliary storage device. Among flash memories, NAND-type flash memory has a higher density than NOR flash memory.
낸드 플래시 메모리는 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 셀 스트링들 (또는 낸드 스트링(NAND string)이라 불림)로 이루어져 있다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 US. Patent No. 5,473,563에 "Nonvolatile Semiconductor Memory"라는 제목으로, US. Patent No. 5,696,717에 "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase/Program Threshold Voltage Verification Capability"라는 제목으로 각각 게 재되어 있다.The NAND flash memory includes a memory cell array as a storage area for storing information, and the memory cell array is composed of a plurality of cell strings (or called NAND strings). Flash memory is provided with a page buffer circuit to store data in or read data from the memory cell array. As is well known, memory cells of a NAND flash memory are erased and programmed using F-Nordheim tunneling current. Erasing and programming methods of NAND flash EEPROM are described in US. Patent No. 5,473,563 entitled "Nonvolatile Semiconductor Memory," US. Patent No. 5,696,717, entitled "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase / Program Threshold Voltage Verification Capability," respectively.
플래시 메모리의 어레이 구조를 보여주는 도면이 도 1에 도시되어 있다. 도 1을 참조하면, 메모리 셀 어레이 (1)는 메인 영역과 스페어 영역으로 구분된다. 도 1에는 단지 하나의 메모리 블록과 관련된 메인 및 스페어 영역들이 도시되어 있지만, 보다 많은 메모리 블록들이 메모리 셀 어레이 (1)에 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메인 영역은 비트 라인들 (BL0-BLn)에 각각 대응하는 복수 개의 셀 스트링들 (또는 낸드 스트링이라 불림) (10)을 포함한다. 각 셀 스트링 (10)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터 (SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (GST), 그리고 상기 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 (Mm)로 구성된다. 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인 (SSL)에 연결된 게이트를 가지며, 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (CSL)에 연결된 소오스 및 접지 선택 라인 (GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터 (SST)의 소오스 및 접지 선택 트랜지스터 (GSL)의 드레인 사이에는 플래시 EEPROM 셀들 (M0-Mm)이 직렬 연결되며, 셀들 (M0-Mm)은 대응하는 워드 라인들 (WL0-WLm)에 각각 연결된다. 도 1에서 알 수 있듯이, 스페어 영역에도 메인 영역과 동일한 구조를 갖는 복수의 셀 스트링들이 제공된다. 스페어 영역의 셀 스트링들은 대응하는 스페어 비트 라인들 (SBL0-SBLx)에 각각 연결되어 있다. 비트 라인들 (BL0-BLn, SBL0-SBLx)은 페이지 버퍼 회로 (20)에 연결되어 있다. 잘 알려진 바와 같이, 페이지 버퍼 회로 (20)는 읽기/검증 동작 시 감지 증폭기로서 그리고 프로그램 동작시 드라이버로서 동작한다.A diagram showing an array structure of a flash memory is shown in FIG. Referring to FIG. 1, the
메모리 셀 어레이의 메인 영역에 데이터를 저장하기 위해서는, 먼저, 데이터 로딩 명령이 플래시 메모리 장치에 주어지고, 어드레스 및 데이터가 플래시 메모리 장치에 연속적으로 입력된다. 일반적으로, 프로그램될 데이터는 바이트 또는 워드 단위로 페이지 버퍼 회로 (20)로 순차적으로 전달된다. 프로그램될 데이터 즉, 한 페이지 분량의 데이터가 모두 페이지 버퍼 회로 (20)에 로드되면, 페이지 버퍼 회로 (20)에 보관된 데이터는 프로그램 명령에 따라 메모리 셀 어레이의 메인 영역 (즉, 메인 영역의 선택된 페이지에 속하는 메모리 셀들)에 동시에 프로그램된다. 선택된 페이지의 메모리 셀들이 모두 프로그램된 후에는, 선택된 페이지의 메모리 셀들에 올바르게 데이터가 저장되었음을 알리는 정보가 메모리 셀 어레이의 특정 영역 (예를 들면, 스페어 영역)에 다시 프로그램된다.In order to store data in the main area of the memory cell array, first, a data loading command is given to the flash memory device, and an address and data are continuously input to the flash memory device. In general, the data to be programmed is sequentially delivered to the
선택된 페이지가 프로그램되었음 또는 선택된 페이지의 메모리 셀들에 올바르게 데이터가 저장되었음을 알리는 정보 (이하, 페이지 정보라 칭함) (또는, 확인 마크(confirm mark)라 불림)는, 일반적으로, 스페어 영역의 임의의 열에 속하는 스트링에 프로그램된다. 예를 들면, 페이지들 (WL0-WLm) 각각의 페이지 정보는 스페어 비트 라인 (SBL0)에 연결된 셀 스트링의 대응하는 메모리 셀 (도 1에서 점선으로 표시된 메모리 셀들)에 저장된다. 즉, WL0 페이지 정보는 스페어 비트 라인 (SBL0)에 연결된 셀 스트링의 메모리 셀 (M0)에 저장되고, WL1 페이지 정보는 스페어 비트 라인 (SBL0)에 연결된 셀 스트링의 메모리 셀 (M1)에 저장되며, WLm 페이지 정보는 스페어 비트 라인 (SBL0)에 연결된 셀 스트링의 메모리 셀 (Mm)에 저장 된다.Information indicating that the selected page has been programmed or that data has been correctly stored in the memory cells of the selected page (hereinafter referred to as page information) (or referred to as a confirmation mark) is generally placed in any column of the spare area. It is programmed into the string to which it belongs. For example, page information of each of the pages WL0-WLm is stored in corresponding memory cells (memory cells indicated by dotted lines in FIG. 1) of a cell string connected to the spare bit line SBL0. That is, the WL0 page information is stored in the memory cell M0 of the cell string connected to the spare bit line SBL0, and the WL1 page information is stored in the memory cell M1 of the cell string connected to the spare bit line SBL0. The WLm page information is stored in the memory cell Mm of the cell string connected to the spare bit line SBL0.
앞서 설명된 방식으로 페이지 정보가 저장될 때 스페어 영역에 저장된 페이지 정보를 읽는 데 필요한 시간이 길다는 단점이 있다. 왜냐하면, 하나의 셀 스트링에 페이지 정보가 저장되기 때문에, 각 페이지의 페이지 정보를 읽기 위해서는 메모리 블록의 페이지 수만큼 읽기 동작이 필요하다. 결과적으로, 메모리 블록의 페이지 수가 증가하면 할 수록 스페어 영역에 저장된 페이지 정보를 읽는 데 필요한 시간이 더욱 더 길어진다.When the page information is stored in the above-described manner, there is a disadvantage in that the time required to read the page information stored in the spare area is long. Because page information is stored in one cell string, a read operation is required as many as the number of pages of a memory block to read page information of each page. As a result, as the number of pages of a memory block increases, the time required to read page information stored in the spare area becomes longer.
본 발명의 목적은 스페어 영역에 저장된 페이지 정보를 읽는 데 필요한 시간을 줄일 수 있는 플래시 메모리 장치 및 그것의 읽기 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a flash memory device capable of reducing the time required to read page information stored in a spare area and a method of reading the same.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치는 복수 개의 페이지들을 포함하는 메모리 셀 어레이와; 상기 메모리 셀 어레이는 메인 영역 및 스페어 영역을 포함하고; 상기 메인 영역 및 상기 스페어 영역 각각은 복수 개의 메모리 셀들을 각각 포함하는 복수 개의 스트링들을 포함하며; 상기 메인 영역 및 상기 스페어 저장 영역들 각각의 메모리 셀들 중 각 행의 메모리 셀들은 페이지를 구성하되, 상기 스페어 영역의 스트링들 각각의 메모리 셀들 중 적어도 2개의 메모리 셀들은 대응하는 페이지의 정보를 저장하도록 프로그램되며; 행 어드레스에 응답하여 상기 메인 영역 및 상기 스페어 영역의 페이지들을 선택하기 위한 페이지 선택 회로를 포함하되, 상기 페이지 선택 회로는 상기 페이지들 각각에 대응하는 래치들을 포함한다.According to an aspect of the present invention for achieving the above object, a flash memory device includes a memory cell array including a plurality of pages; The memory cell array includes a main area and a spare area; Each of the main region and the spare region includes a plurality of strings each including a plurality of memory cells; Memory cells of each row of the memory cells of each of the main area and the spare storage areas form a page, and at least two memory cells of the memory cells of each of the strings of the spare area store information of a corresponding page. Programmed; A page selection circuit for selecting pages of the main area and the spare area in response to a row address, wherein the page selection circuit includes latches corresponding to each of the pages.
이 실시예에 있어서, 상기 래치들에 대응하는 페이지 선택 정보가 저장된 후, 상기 스페어 영역에 저장된 상기 페이지들의 정보가 동시에 읽혀지도록 선택된 페이지들이 동시에 활성화된다.In this embodiment, after page selection information corresponding to the latches is stored, selected pages are simultaneously activated such that information of the pages stored in the spare area is read simultaneously.
본 발명의 다른 특징에 따르면, 복수 개의 페이지들을 갖는 메모리 셀 어레이를 포함하는 플래시 메모리 장치의 읽기 방법은 상기 페이지들 중 모두 또는 일부를 선택하기 위해서 입력되는 행 어드레스들을 순차적으로 래치들에 저장하는 단계와; 상기 행 어드레스들의 입력이 완료된 후, 상기 행 어드레스들이 저장된 래치들의 출력에 응답하여 대응하는 페이지들을 동시에 활성화시키는 단계와; 그리고 상기 메모리 셀 어레이의 스페어 영역으로부터 상기 메모리 셀 어레이의 페이지들에 관련된 정보를 동시에 독출하는 단계를 포함한다.According to another aspect of the present invention, a method of reading a flash memory device including a memory cell array having a plurality of pages may include sequentially storing row addresses input to latches to select all or part of the pages. Wow; After input of the row addresses is completed, simultaneously activating corresponding pages in response to the output of the latches in which the row addresses are stored; And simultaneously reading information related to the pages of the memory cell array from the spare area of the memory cell array.
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이 실시예에 있어서, 상기 각 페이지에 관련된 정보는 상기 스페어 영역의 각 스트링 당 2개 또는 그 보다 많은 메모리 셀들에 동일한 값으로 저장된다.In this embodiment, the information related to each page is stored at the same value in two or more memory cells per string of the spare area.
이하 본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.Exemplary embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.2 is a block diagram schematically illustrating a flash memory device according to the present invention.
도 2를 참조하면, 본 발명의 플래시 메모리 장치 (100)는 메모리 블록 (110) 을 포함하며, 메모리 블록 (110)은 도 1에 도시된 것과 실질적으로 동일하게 구성된다. 따라서, 도 2에 도시된 메모리 블록에 대한 설명은 그러므로 생략된다. 스트링 선택 라인 (SSL), 접지 선택 라인 (GSL), 그리고 워드 라인들 (WL0-WLm)은 스위치 회로 (120)를 통해 페이지 디코더 회로 (130)에 연결되어 있다. 스위치 회로 (120)는 스트링 선택 라인 (SSL), 접지 선택 라인 (GSL), 그리고 워드 라인들 (WL0-WLm)에 각각 대응하는 패스 트랜지스터들 (PT0-PT4)을 포함하며, 패스 트랜지스터들 (PT0-PT4)은 블록 디코더 회로 (140)로부터 출력되는 블록 선택 신호 (BLK)에 의해서 공통으로 제어된다. 블록 디코더 회로 (140)는 메모리 블록 (110)을 선택하기 위한 블록 어드레스에 응답하여 블록 선택 신호 (BLK) 및 선택 신호들 (SS, GS)을 활성화시킨다.Referring to FIG. 2, the
본 발명에 따른 페이지 디코더 회로 (130)는 메모리 블록 (110)의 워드 라인들 (WL0-WLm)을 선택하며, 선택된 워드 라인을 동작 모드에 필요한 워드 라인 전압으로 구동한다. 특히, 본 발명에 따른 페이지 디코더 회로 (130)는 선택 신호들 (S0-Sm)을 래치하기 위한 래치들 (LAT0-LATm)을 포함하며, 래치들 (LAT0-LATm) 각각은 대응하는 선택 신호는 래치한다.The
본 발명에 따른 플래시 메모리 장치 (100)에 있어서, 스페어 영역에 저장된 페이지 정보를 읽고자 할 때, 복수의 워드 라인들이 동시에 선택되도록 페이지 디코더 회로 (130)의 래치들에는 선택될 페이지의 어드레스 정보가 각각 저장된다. 플래시 메모리 장치의 읽기 동작을 수행하기 위해서, 잘 알려진 바와 같이, 읽기 동작을 알리는 첫 번째 명령 (예를 들면, 00h)이 입력된 후 열 및 행 어드레스들이 정해진 타이밍에 따라 플래시 메모리 장치에 입력된다. 어드레스 입력이 완료되면, 읽기 동작의 개시를 알리는 두 번째 명령 (예를 들면, 30h)이 플래시 메모리 장치에 입력된다. 이때, 읽기 동작이 수행된다. 이에 반해서, 본 발명의 플래시 메모리 장치의 경우, 스페어 영역에 저장된 페이지 정보를 읽기 위해서, 읽기 동작을 알리는 명령 및 어드레스 정보가 선택하고자 하는 페이지들의 수만큼 반복적으로 플래시 메모리 장치에 입력된다. 각각 입력된 어드레스 정보 중 페이지 선택 정보는 대응하는 래치에 저장된다.In the
예를 들면, 첫 번째 사이클에서 입력된 페이지 선택 정보는 래치 (LAT0)에 저장되고, 두 번째 사이클에서 입력된 페이지 선택 정보는 래치 (LATm-1)에 저장되며, 세 번째 사이클에서 입력된 페이지 선택 정보는 래치 (LATm)에 저장된다. 선택하고자 하는 페이지들의 어드레스 정보가 모두 페이지 디코더 회로 (130)에 저장된 후, 읽기 동작의 개시를 알리는 명령이 입력됨에 따라 선택된 워드 라인들이 동시에 선택된다. 선택되지 않은 워드 라인들은 동작 모드에 따라 설정되는 전압 (예를 들면, 읽기 동작시 프로그램된 셀을 충분히 턴 온시킬 수 있는 전압)으로 구동될 것이다.For example, the page selection information entered in the first cycle is stored in the latch (LAT0), the page selection information entered in the second cycle is stored in the latch (LATm-1), and the page selection entered in the third cycle. The information is stored in the latch LATm. After all of the address information of the pages to be selected are stored in the
도 3은 본 발명에 따른 플래시 메모리 장치의 스페어 영역에 저장된 페이지 정보를 읽는 방법을 설명하기 위한 어레이 구조를 보여주는 도면이다. 본 발명에 따른 페이지 정보를 읽는 방법이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 본 발명에 따른 플래시 메모리 장치에 있어서, 메모리 블록의 페이지들의 페이지 정보는 하나의 열 즉, 대응하는 스트링들에 각각 저장된다. 예를 들면, 도 3을 참조하면, 페이지 (WL0)가 올바르게 프로그램되었는 지의 페이지 정보는 스페어 비트 라인 (SBL0)에 연결된 스트링의 메모리 셀들 중 적어도 2개의 메모리 셀들 (예를 들면, 점선으로 표시된 M0, M1)에 프로그램된다. 이는 하나의 페이지에 대한 정보가 하나의 스트링의 메모리 셀들 모두 또는 일부에 저장됨을 의미한다. 이러한 조건 하에서 페이지 정보를 읽는 동작이 이하 상세히 설명될 것이다.3 is a diagram illustrating an array structure for explaining a method of reading page information stored in a spare area of a flash memory device according to the present invention. The method of reading page information according to the present invention will be described in detail below on the basis of the reference figures. In a flash memory device according to the present invention, page information of pages of a memory block is stored in one column, that is, corresponding strings, respectively. For example, referring to FIG. 3, page information of whether the page WL0 is correctly programmed may include at least two memory cells (eg, M0 indicated by a dotted line) among memory cells of a string connected to the spare bit line SBL0. Programmed in M1). This means that information about one page is stored in all or some of the memory cells of one string. The operation of reading page information under such conditions will be described in detail below.
스페어 영역에 저장된 페이지 정보를 읽기 위해서, 먼저, 읽기 동작을 알리는 첫 번째 명령 (예를 들면, 00h)이 입력된 후 열 및 행 어드레스들이 정해진 타이밍에 따라 플래시 메모리 장치에 입력된다. 입력된 행 어드레스 중 페이지 어드레스는 페이지 디코더 회로 (130)의 대응하는 래치에 저장된다. 이러한 명령 및 어드레스 입력 과정은 선택하고자 하는 페이지들의 수만큼 반복적으로 수행될 것이다. 2개의 워드 라인들 (WL0, WL1)을 동시에 활성화시킨다고 가정하면, 예를 들면, 첫 번째 사이클에서 입력된 페이지 선택 정보는 래치 (LAT0)에 저장되고, 두 번째 사이클에서 입력된 페이지 선택 정보는 래치 (LAT1)에 저장된다.In order to read the page information stored in the spare area, first, a first command for informing a read operation (eg, 00h) is input, and then column and row addresses are input to the flash memory device at a predetermined timing. The page address of the input row address is stored in the corresponding latch of the
선택하고자 하는 페이지들의 어드레스 정보가 모두 페이지 디코더 회로 (130)에 저장된 후, 읽기 동작의 개시를 알리는 명령이 입력됨에 따라 선택된 워드 라인들 (WL0, WL1)이 동시에 선택된다. 선택되지 않은 워드 라인들은 동작 모드에 따라 설정되는 전압 (예를 들면, 읽기 동작시 프로그램된 셀을 충분히 턴 온시킬 수 있는 전압)으로 구동될 것이다. 선택된 워드 라인들이 활성화됨에 따라, 선택된 워드라인들에 연결된 스페어 영역의 메모리 셀들에 저장된 페이지 정보는 페이지 버퍼 회로 (150)에 의해서 동시에 읽혀진다.After all of the address information of the pages to be selected are stored in the
동시에 선택될 워드 라인들의 수는 다양하게 변경될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 정상적인 읽기 동작과 마찬가지로, 하나의 워드 라인만이 선택될 수도 있다. 이러한 경우에도, 페이지 정보는 동시에 읽혀질 것이다. 또한, 모두 워드 라인들이 동시에 활성화될 수도 있다. 이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.It is apparent to those skilled in the art that the number of word lines to be selected at the same time may vary. For example, as in a normal read operation, only one word line may be selected. Even in this case, the page information will be read at the same time. In addition, all word lines may be activated at the same time. In the above, the configuration and operation of the circuit according to the present invention has been shown in accordance with the above description and drawings, but this is only an example, and various changes and modifications can be made without departing from the spirit and scope of the present invention. Of course.
상술한 바와 같이, 스페어 영역에 저장된 페이지 정보를 동시에 읽을 수 있도록 페이지 디코더 회로를 구현함으로써 스페어 영역의 읽기 동작에 필요한 시간을 단축할 수 있다.
As described above, by implementing the page decoder circuit to simultaneously read the page information stored in the spare area, the time required for the read operation of the spare area can be shortened.
Claims (5)
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KR1020040056901A KR100605107B1 (en) | 2004-07-21 | 2004-07-21 | Flash memory device and read method thereof |
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