KR100602095B1 - Method for forming shallow trench isolation - Google Patents
Method for forming shallow trench isolation Download PDFInfo
- Publication number
- KR100602095B1 KR100602095B1 KR1020040110615A KR20040110615A KR100602095B1 KR 100602095 B1 KR100602095 B1 KR 100602095B1 KR 1020040110615 A KR1020040110615 A KR 1020040110615A KR 20040110615 A KR20040110615 A KR 20040110615A KR 100602095 B1 KR100602095 B1 KR 100602095B1
- Authority
- KR
- South Korea
- Prior art keywords
- hard mask
- trench
- oxide film
- forming
- substrate
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
Abstract
얕은 트렌치 소자 분리(STI) 형성 방법을 제시한다. 본 발명에 따르면, 기판 상에 액티브(active) 영역을 가리는 하드 마스크(hard mask)를 형성하고, 하드 마스크 아래로 버즈비크(bird's beak)가 생성되게 산화막을 성장시키고, 하드 마스크를 식각 마스크로 산화막 및 기판 부분을 버즈비크 부분은 잔류시키며 식각하여 트렌치를 형성한다. 트렌치를 채우는 절연층을 형성하고, 하드 마스크를 버즈비크 부분과 함께 선택적으로 제거한다. A method of forming shallow trench isolation (STI) is presented. According to the present invention, a hard mask is formed on a substrate to cover an active region, an oxide film is grown to generate a bird's beak under the hard mask, and the oxide film is formed as an etch mask. And etching the substrate portion leaving the burj bevy portion to form a trench. An insulating layer filling the trench is formed, and the hard mask is selectively removed along with the burj bek portion.
STI, LOCOS, 버즈비크, 트렌치, 하드 마스크 STI, LOCOS, Buzzbeek, Trench, Hard Mask
Description
도 1은 본 발명의 실시예에 따른 반도체 기판 상에 하드 마스크(hard mask)를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating a process of forming a hard mask on a semiconductor substrate according to an embodiment of the present invention.
도 2는 본 발명의 실시예에 따른 버즈비크(bird's beak)를 유발하는 산화막을 성장시키는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다. FIG. 2 is a cross-sectional view schematically illustrating a step of growing an oxide film causing bird's beak according to an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 트렌치를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다. 3 is a cross-sectional view schematically illustrating a step of forming a trench according to an embodiment of the present invention.
도 4는 본 발명의 실시예에 따른 트렌치를 채우는 절연층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다. 4 is a cross-sectional view schematically illustrating a process of forming an insulating layer filling a trench according to an embodiment of the present invention.
도 5는 본 발명의 실시예에 따른 하드 마스크 및 버즈비크를 제거하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다. FIG. 5 is a cross-sectional view schematically illustrating a process of removing a hard mask and a burj beak according to an embodiment of the present invention.
본 발명은 반도체 소자에 관한 것으로, 특히, 버즈비크(bird's beak)를 형성하여 에지 프로파일(edge profile)을 개선한 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation) 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of forming shallow trench isolation (STI) in which a bird's beak is formed to improve an edge profile.
현재 반도체 소자를 형성하는 과정은 트랜지스터(transistor)와 같은 능동 소자가 형성될 액티브 영역(active region)을 설정하기 위한 소자 분리 형성 과정을 수반하고 있다. 소자 분리 형성 과정은 소자의 디자인 룰(design rule)의 감소에 따라 STI 과정으로 수행되고 있는 추세이다. Currently, the process of forming a semiconductor device involves device isolation formation for setting an active region in which an active device such as a transistor is to be formed. Device isolation formation process is a trend that is being performed by the STI process in accordance with the reduction of the design rule (device) of the device.
STI는 기판에 트렌치를 형성하고, 트렌치를 메우는 절연층을 증착하는 과정으로 형성되고 있다. 그런데, 트렌치의 입구 주위의 모트 에지 지역(moat edge region)은 매우 예리한 각도의 스티프(steep)한 프로파일을 가진다. 즉, 트렌치의 측벽과 기판의 표면이 매우 예리한 각도를 이루게 된다. 이에 따라, 트렌치를 채우는 절연층을 포함하는 STI의 에지 프로파일은 매우 예리한 각도를 이루게 형성된다. 이러한 스티프한 STI의 프로파일은 STI의 주변 모트 에지 영역에서 전자의 축적(electron Charging) 또는 게이트(gate) 전극 형성 시 STI의 높이에 의한 킨크(Kink) 현상 등을 유발할 수 있다.STI is formed by forming a trench in a substrate and depositing an insulating layer filling the trench. By the way, the moat edge region around the inlet of the trench has a very sharp angled steep profile. In other words, the sidewalls of the trench and the surface of the substrate form a very sharp angle. Thus, the edge profile of the STI including the insulating layer filling the trench is formed at a very sharp angle. Such a stiff profile of the STI may cause electron charging or kink due to the height of the STI when the gate electrode is formed in the peripheral mot edge region of the STI.
따라서, STI에 의해 설정되는 액티브 영역 상에 형성되는 트랜지스터의 특성 또는 게이트 산화막의 신뢰성을 개선하기 위해서는, 이러한 STI의 에지 프로파일을 완화시키는 것이 요구된다. Therefore, in order to improve the characteristics of the transistor formed on the active region set by the STI or the reliability of the gate oxide film, it is required to relax the edge profile of this STI.
본 발명이 이루고자 하는 기술적 과제는, 얕은 트렌치 소자 분리를 위한 트렌치의 입구 에지 영역의 프로파일이 보다 완화된 각도를 이루도록 유도하여 트랜지스터의 특성 개선을 구현할 수 있는 얕은 트렌치 소자 분리 형성 방법을 제시하 는 데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to propose a shallow trench isolation method for implementing transistor characteristics by inducing a profile of a trench inlet edge region for shallow trench isolation to achieve a more relaxed angle. have.
상기의 기술적 과제를 위한 본 발명의 실시예는,Embodiment of the present invention for the above technical problem,
기판 상에 액티브 영역을 가리는 하드 마스크를 형성하는 단계;Forming a hard mask overlying the active region on the substrate;
상기 하드 마스크에 의해 노출되는 상기 기판 상에 상기 하드 마스크 아래로 버즈비크(bird's beak)가 생성되게 산화막을 성장시키는 단계;Growing an oxide film on the substrate exposed by the hard mask to produce a bird's beak under the hard mask;
상기 하드 마스크를 식각 마스크로 상기 산화막 및 상기 산화막 하부의 상기 기판 부분을 상기 버즈비크 부분은 잔류시키며 식각하여 트렌치를 형성하는 단계;Etching the oxide layer and the substrate portion below the oxide layer with the hard mask as an etch mask to form a trench by leaving the Buzzbeek portion remaining;
상기 트렌치를 채우는 절연층을 형성하는 단계; 및Forming an insulating layer filling the trench; And
상기 하드 마스크를 선택적으로 제거하는 단계를 포함하여 구성되는 얕은 트렌치 소자 분리 형성 방법을 제시한다. A method of forming a shallow trench isolation structure is provided that includes selectively removing the hard mask.
여기서, 상기 산화막은 대략 100Å 내지 300Å 두께로 열 산화에 의해서 성장될 수 있다. Here, the oxide film may be grown by thermal oxidation to a thickness of about 100 kPa to 300 kPa.
상기 하드 마스크는 습식 식각에 의해서 상기 잔존한 버즈비크 부분과 함께 제거될 수 있다. The hard mask may be removed together with the remaining portion of the Buzzbeek by wet etching.
본 발명에 따르면, 얕은 트렌치 소자 분리를 위한 트렌치의 입구 에지 영역의 프로파일이 보다 완화된 각도를 이루게 형성될 수 있어, 트랜지스터의 특성 개선 및 게이트 산화막의 신뢰성 개선을 구현할 수 있는 얕은 트렌치 소자 분리 형성 방법을 제공할 수 있다. According to the present invention, the shallow trench element isolation method may be formed such that the profile of the inlet edge region of the trench for isolation of the shallow trench element may be more relaxed, and thus, the characteristics of the transistor and the reliability of the gate oxide layer may be improved. Can be provided.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 5는 본 발명의 실시예에 의한 얕은 트렌치 소자 분리 형성 방법을 설명하기 위해서 도시한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming a shallow trench isolation layer according to an embodiment of the present invention.
도 1은 반도체 기판(100) 상에 하드 마스크(hard mask:200)를 형성하는 단계를 보여준다. 반도체 기판(100)은 실리콘 기판일 수 있으며, 하드 마스크(200)는 실리콘 질화물(Si3N4)층을 포함하여 형성될 수 있고, 하드 마스크(200)와 반도체 기판(100) 사이에는 패드 산화막(pad oxide: 210)이 형성될 수 있다. 하드 마스크(200)는 반도체 기판(100)의 필드 영역(field region)을 노출하고 액티브 영역(active region)을 가리게 형성된다. 1 illustrates a step of forming a
이어서, 도 2에 도시한 바와 같이 하드 마스크(200)에 의해 노출된 반도체 기판(100) 표면에 산화막(300)을 성장시킨다. 이때, 산화막(300)은 로코스(LOCOS) 형태의 소자 분리를 형성할 때의 열산화 공정과 동일한 과정으로 형성된다. 산화막(300)은 대략 100Å 내지 300Å 두께로 열 산화에 의해서 성장될 수 있다. 이때, 산화막(300)의 가장자리부분은 하드 마스크(200) 아래로 성장되는데, 하드 마스크(200) 아래에 성장된 산화막(300)의 가장자리 부분을 버즈비크 부분(301)이라고 한다. Next, as shown in FIG. 2, the
계속하여, 도 3에 도시한 바와 같이 산화막(300)의 일부 및 산화막(300) 하부의 반도체 기판(100)을 상기 하드 마스크(200)를 식각 마스크로 한 이방성 건식 식각을 실시하여 반도체 기판(100)에 트렌치(105)를 형성한다. 상기 산화막(300)을 식각 제거할 때, 하드 마스크(200) 아래의 버즈비크부분(301)은 잔류하게 된다. Subsequently, as shown in FIG. 3, anisotropic dry etching using the
다음으로, 도 4에 도시한 바와 같이 트렌치(105)를 채우는 절연층(400)을 형성한다. 절연층(400)은 실리콘 산화물층을 트렌치(105)를 메우도록 증착하고, 실리콘 산화물층을 CMP(Chemical Mechanical Polishing)와 같은 방법으로 평탄화하여 형성한다. 이때, 절연층(400)과 트렌치(105)의 벽면 사이에는 질화물의 라이너(liner)가 완충층으로 더 도입될 수 있다. 한편, CMP를 수행할 때 하드 마스크(200)는 연마 종료점으로 이용될 수 있다. 이에 따라, 트렌치(105)를 채우는 절연층(400)은 하드 마스크(200)와 실질적으로 대등한 표면 높이로 형성되게 된다. Next, as shown in FIG. 4, an
도 5는 하드 마스크(200) 및 패드 산화막(201)을 제거하는 단계를 보여준다. 하드 마스크(200)를 습식 식각 방법 등으로 제거하여 트렌치(105)를 채우는 절연층(401)을 포함하는 STI 구조를 형성한다. 이때, 습식 식각 중에 트렌치(105)의 모트 에지 부분에 잔존하던 버즈비크 부분(301) 또한 제거될 수도 있다. 하부의 패드 산화막(201)도 상기한 버즈비크 부분(301)과 함께 제거될 수 있다. 한편, 이러한 하드 마스크(200)의 제거에 의해서 절연층(401)의 표면 높이는 도 4에 도시된 이전 절연층(400)에 비해 좀 더 낮아질 수 있다. 5 shows a step of removing the
이러한 버즈비크 부분(301)의 제거에 의해서 트렌치(105)에 입구 주변의 모트 에지 부분에는 아치(arch) 형태의 프로파일(104)이 형성되게 된다. 이와 같이 완만한 프로파일을 확보할 수 있어, 게이트 산화막의 특성 및 소자의 전류누설(leakage current) 특성을 개선할 수 있다. 특히, 게이트 산화막의 얇아짐 또는 열화 등을 개선할 수 있다. The removal of the
상술한 본 발명에 따르면, 얕은 소자 분리 구조에서 트렌치 입구 주변의 모트 에지 영역의 프로파일을 완만하게 형성할 수 있어, 게이트 산화막의 얇아짐, 게이트 산화막의 열화 등을 개선할 수 있다. 이에 따라, 트랜지스터 소자의 전류누설 특성을 개선할 수 있고, 따라서, 트랜지스터 소자의 신뢰성을 개선할 수 있다. According to the present invention described above, in the shallow device isolation structure, the profile of the mott edge region around the trench inlet can be formed smoothly, so that the gate oxide film can be thinned, the gate oxide film deteriorated, and the like. Accordingly, the current leakage characteristic of the transistor element can be improved, and therefore, the reliability of the transistor element can be improved.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다. Although the present invention has been described through specific embodiments, the present invention may be modified in various forms by those skilled in the art within the technical spirit of the present invention.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040110615A KR100602095B1 (en) | 2004-12-22 | 2004-12-22 | Method for forming shallow trench isolation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040110615A KR100602095B1 (en) | 2004-12-22 | 2004-12-22 | Method for forming shallow trench isolation |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060072218A KR20060072218A (en) | 2006-06-28 |
KR100602095B1 true KR100602095B1 (en) | 2006-07-19 |
Family
ID=37165438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040110615A KR100602095B1 (en) | 2004-12-22 | 2004-12-22 | Method for forming shallow trench isolation |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100602095B1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990057376A (en) * | 1997-12-29 | 1999-07-15 | 김영환 | Device Separating Method of Semiconductor Device |
KR20010064963A (en) * | 1999-12-20 | 2001-07-11 | 박종섭 | method for forming isolation region of semiconductor device |
KR20040100626A (en) * | 2003-05-23 | 2004-12-02 | 매그나칩 반도체 유한회사 | Method for manufacturing isolation in semiconductor device |
KR20040100625A (en) * | 2003-05-23 | 2004-12-02 | 매그나칩 반도체 유한회사 | Method for manufacturing isolation in semiconductor device |
-
2004
- 2004-12-22 KR KR1020040110615A patent/KR100602095B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990057376A (en) * | 1997-12-29 | 1999-07-15 | 김영환 | Device Separating Method of Semiconductor Device |
KR20010064963A (en) * | 1999-12-20 | 2001-07-11 | 박종섭 | method for forming isolation region of semiconductor device |
KR20040100626A (en) * | 2003-05-23 | 2004-12-02 | 매그나칩 반도체 유한회사 | Method for manufacturing isolation in semiconductor device |
KR20040100625A (en) * | 2003-05-23 | 2004-12-02 | 매그나칩 반도체 유한회사 | Method for manufacturing isolation in semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
KR20060072218A (en) | 2006-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20080185676A1 (en) | Method for forming STI of semiconductor device | |
KR100224700B1 (en) | Isolation method of semiconductor device | |
US20060118883A1 (en) | Trench in semiconductor device and formation method thereof | |
JP2001044273A (en) | Manufacture of semiconductor device | |
KR19980063317A (en) | Device Separation Method of Semiconductor Device | |
US6271147B1 (en) | Methods of forming trench isolation regions using spin-on material | |
KR100602095B1 (en) | Method for forming shallow trench isolation | |
KR100703836B1 (en) | Method for forming trench type isolation layer in semiconductor device | |
US6984553B2 (en) | Method for forming shallow trench isolation with control of bird beak | |
KR100895810B1 (en) | Method for forming isolation layer of semiconductor device | |
KR100869350B1 (en) | Method for forming trench type isolation layer in semiconductor device | |
US6790746B1 (en) | Method for improvement of edge breakdown caused by edge electrical field at a tunnel oxide of a high-density flash memory by a shielded bird's beak | |
KR100613347B1 (en) | Method for forming shallow trench isolation with corner rounding | |
KR100412138B1 (en) | Method for forming isolation layer of semiconductor device | |
KR100840469B1 (en) | Mask pattern producing method to prevent divot in sti | |
KR100455093B1 (en) | Method of forming an isolation layer in a semiconductor device | |
KR100578240B1 (en) | Method for forming shallow trench isolation in semiconductor device | |
KR100499409B1 (en) | Method for forming shallow trench isolation film in semiconductor device | |
KR100763702B1 (en) | Method for forming sti to prevent poly stringer in semiconductor device | |
KR20010002305A (en) | Shallow trench isolation manufacturing method | |
KR100521449B1 (en) | Isolation Layer of Semiconductor Device and manufacturing process thereof | |
KR101006510B1 (en) | Method for forming isolation layer of semiconductor device | |
KR100559540B1 (en) | Shallow trench isolation in semiconductor device | |
KR100373710B1 (en) | manufacturing method of shallow trench isolation of semiconductor devices | |
KR100875350B1 (en) | Production method of sti without divot |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120619 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |