KR100602091B1 - Method for fabricating copper wire - Google Patents

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Abstract

반도체 소자의 리 배선 형성 방법에 관한 것으로, 본 발명은, 하부 구조물이 형성된 반도체 웨이퍼 위에 다마신 공정을 이용하여 비아 또는 비아와 트렌치를 형성하는 단계; 전기화학적 도금법을 이용하여 상기 비아 또는 비아와 트렌치에 구리막을 채우는 단계; 및 주 압력 및 상기 주 압력의 50∼70%에 해당하는 후면 압력을 상기 반도체 웨이퍼에 인가하면서 화학기계적 연마 공정을 이용하여 상기 구리막을 평탄화 하는 단계;를 포함하는 구리 배선 형성 방법을 제공한다.The present invention relates to a method for forming a rewiring of a semiconductor device, comprising: forming a via or a trench and a trench using a damascene process on a semiconductor wafer on which a lower structure is formed; Filling the via or via and trench with a copper film using an electrochemical plating method; And planarizing the copper film using a chemical mechanical polishing process while applying a main pressure and a back pressure corresponding to 50 to 70% of the main pressure to the semiconductor wafer.

구리, 다마신, hump, 두께, 배선, dishing, erosionCopper, damascene, hump, thickness, wiring, dishing, erosion

Description

구리 배선 형성 방법{METHOD FOR FABRICATING COPPER WIRE}Copper wiring formation method {METHOD FOR FABRICATING COPPER WIRE}

도 1은 2단계의 구리막 평탄화 공정을 나타내는 개략적인 구성도이다.1 is a schematic diagram illustrating a two-step copper film planarization process.

도 2a 내지 도 2c는 후면 압력에 따른 EPD 신호를 나타내는 그래프이다.2A to 2C are graphs showing EPD signals according to back pressure.

도 3은 구리막의 막 두께와 험프 발생량 사이의 상관 관계를 나타내는 그래프이다.3 is a graph showing the correlation between the film thickness of the copper film and the amount of hump generation.

도 4는 구리막의 막 두께와 디싱 사이의 상관 관계를 나타내는 그래프이다.4 is a graph showing the correlation between the film thickness of the copper film and dishing.

본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 구리 배선 형성 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a copper wiring.

반도체는 고집적, 고속 및 저전력 구동을 목적으로 계속하여 발전하고 있으며, 상기한 목적을 달성하기 위해 디자인 룰(design rule)의 감소 및 새로운 물질과 프로세스의 적용 등 많은 연구가 이루어지고 있다.Semiconductors continue to evolve for the purpose of high integration, high speed, and low power driving, and many studies are being conducted to reduce the design rules and to apply new materials and processes to achieve the above objectives.

이러한 연구의 대표적인 예로는 RC 지연시간(delay time)을 줄이기 위한 구리(Cu)와 저유전율 물질(low-k material)의 적용을 들 수 있다.Representative examples of this work include the application of copper (Cu) and low-k materials to reduce the RC delay time.

구리 배선은 기존의 알루미늄(Al) 배선에 비해 비저항이 낮으므로 지연시간 이 감소될 뿐만 아니라, 알루미늄에 비하여 높은 EM(electro migration)과 SM(stress migration) 저항을 가짐으로써 전기적 성능에서도 이점을 가지고 있다.Since copper wiring has a lower resistivity than conventional aluminum (Al) wiring, not only the delay time is reduced, but also the electrical performance is improved by having higher EM (electro migration) and stress (SM) resistance than aluminum. .

그리고, 저유전율 물질은 최소 선폭이 90㎚ 이하인 공정에서는 구리 배선과 더불어 필수적으로 적용 및 검토되고 있는데, 이러한 물질로는 DLC(diamond like carbon)과 CDO(carbon doped oxide) 등 여러 가지 물질이 검토되고 있다.In addition, low dielectric constant materials are indispensably applied and reviewed along with copper wiring in processes having a minimum line width of 90 nm or less, and various materials such as DLC (diamond like carbon) and carbon doped oxide (CDO) are examined. have.

상기한 구리 배선을 형성하는 공정은 기존의 알루미늄 배선 공정과 여러 가지 차이점이 있다.The process of forming the copper wiring has various differences from the existing aluminum wiring process.

먼저, 알루미늄 배선 공정에 대해 설명하면, 이 공정은 알루미늄 막을 증착한 후 사진 공정 및 반응성 이온 에칭 공정을 통하여 알루미늄 배선을 형성하고, 배선간의 절연을 위하여 절연막을 증착하며, 증착 후 나타나는 표면의 요철(topography)을 제거하기 위하여 화학기계적 연마 공정을 진행하여 절연막을 평탄화 한다.First, the aluminum wiring process will be described. In this process, after the aluminum film is deposited, the aluminum wiring is formed through a photo process and a reactive ion etching process, an insulating film is deposited for insulation between the wirings, and the unevenness of the surface that appears after the deposition ( In order to remove the topography, a chemical mechanical polishing process is performed to planarize the insulating film.

이 후, 상하 배선을 연결하기 위한 비아홀을 형성하고, 비아홀을 채우는 금속층, 예컨대 텅스텐 막을 형성하며, 화학기계적 연마 공정을 진행하여 상기 텅스텐 막을 평탄화 한다.Thereafter, a via hole for connecting the upper and lower wirings is formed, a metal layer filling the via hole, for example, a tungsten film is formed, and the chemical mechanical polishing process is performed to planarize the tungsten film.

그러나, 구리 배선 형성을 위해서는 일반적으로 다마신(damascene) 공정이 사용된다. 상기 다마신 공정은 절연막 증착 후 사진 공정과 반응성 이온 에칭 공정을 이용하여 트렌치(trench)를 형성하고, 상기 트렌치에 구리를 필링(filling)하기 위하여 전기화학적 도금(electrochemical plating) 공정을 적용한다.However, a damascene process is generally used for copper wiring formation. In the damascene process, a trench is formed using a photolithography process and a reactive ion etching process after the deposition of an insulating layer, and an electrochemical plating process is applied to fill the trench with copper.

상기한 전기화학적 도금 공정은 일반적으로 Ta/TaN으로 이루어지는 장벽 금 속막을 필요로 하며, 또한 구리 씨드(Cu Seed)를 필요로 한다. 그리고, 구리 배선간의 절연을 위하여 평탄화 공정을 이용하며, 절연막 위의 구리와 장벽 금속막을 제거함으로서 구리 배선을 완성하게 된다.The electrochemical plating process generally requires a barrier metal film made of Ta / TaN, and also requires a copper seed (Cu Seed). Then, a planarization process is used to insulate the copper wirings, and the copper wirings are completed by removing the copper and barrier metal films on the insulating film.

듀얼 다마신(Dual damascene) 공정은 트렌치과 비아홀을 동시에 형성하는 기술로, 현재 대부분의 구리 배선 공정에 적용되고 있다.Dual damascene is a technique for forming trenches and via holes at the same time, and is currently applied to most copper wiring processes.

이러한 구리 배선 공정에 있어서, 상기한 전기화학적 도금 공정은 기존의 증착 공정과는 다른 특징을 가지고 있다. 기존의 증착 공정은 하부의 패턴 형상에 따라 균일(conformal)하게 증착되는 것이 일반적인 특징이다. 그러나, 전기화학적 도금의 경우, 위에서 언급한 바와 같이 증착을 위한 구리 씨드를 필요로 하며, 구리 증착 후 트렌치가 형성되어 있는 부분이 트렌치가 형성되어 있지 않은 부분에 비하여 더 높은 단차를 형성하게 되는 험프(hump)가 발생된다.In such a copper wiring process, the electrochemical plating process has a different feature from the conventional deposition process. Conventional deposition process is a general feature that is deposited uniformly (conformal) according to the pattern of the bottom. However, in the case of electrochemical plating, as mentioned above, a copper seed for deposition is required, and the hump in which the trench is formed after the copper deposition forms a higher step than the portion where the trench is not formed. (hump) is generated.

상기한 험프 특성은 일반적인 CVD(chemical vapour deposition) 공정에서 나타나는 특징과 상반된 특성으로서, 조밀한 패턴 영역에서의 전기적 대전(electrical charge)이 상대적으로 증가하여 발생하는 것으로 알려져 있다.The hump characteristics described above are in contrast to those exhibited in a general chemical vapor deposition (CVD) process, and are known to occur due to a relative increase in electrical charge in a dense pattern region.

험프에 의한 상대 단차가 클수록 구리 평탄화 공정에서의 연마 제거량은 증가하게 되는데, 이는 웨이퍼 내의 불균일(non-uniformity) 문제로 인한 디싱(dishing)과 같은 결함(defect)을 증가시키게 되므로, 이에 대한 연구가 활발히 진행되어 오고 있다.The larger the relative step by the hump, the greater the removal removal in the copper planarization process, which increases the defects such as dishing due to non-uniformity problems in the wafer. It is actively going on.

그러나, 종래에는 이에 대한 구체적인 연구 결과가 보고되지 않아 상기한 험프 및 이로 인해 발생하는 문제점들을 효과적으로 제거하지 못하고 있는 실정이다.However, in the related art, a specific research result has not been reported, and thus, the hump and the problems caused by the above are not effectively removed.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 공정 조건에 따른 험프의 발생 원인 및 결과에 대하여 확인해 보고, 험프 현상을 근본적으로 제거할 수 있는 구리 배선 형성 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for forming a copper wiring which can confirm the cause and effect of the hump according to the process conditions and fundamentally eliminate the hump phenomenon.

상기한 목적을 달성하기 위하여 본 발명은, 전기화학적 도금 두께에 따른 험프 발생 정도와, 이와 연관한 구리 평탄화 결과에 대하여 살펴보고, 구리 평탄화 공정시 웨이퍼의 균일성을 향상시키기 위한 방법으로 후면 압력(back-side pressure)에 따른 연마 결과에 대하여 검토하였다.In order to achieve the above object, the present invention examines the degree of hump generation according to the thickness of the electrochemical plating, and the copper flattening result associated with it, and the back pressure (A) to improve the uniformity of the wafer during the copper flattening process. The polishing results according to the back-side pressure were examined.

통상적으로, 구리 배선 공정에서의 구리 평탄화 작업은 2단계로 이루어진다. 도 1을 참조하여 이를 설명하면, 먼저 첫 번째 단계에서는 절연막(10)에 도금된 구리막(20)에 대하여 장벽 금속막(30)의 선택비(selectivity)가 높은 슬러리를 사용하여 구리 벌크(bulk)를 제거하게 되며, 연마 종료 시점은 장벽 금속막(30)이 감지되는 시점이다.Usually, the copper planarization operation in a copper wiring process consists of two steps. Referring to FIG. 1, first, in the first step, a bulk copper is used by using a slurry having a high selectivity of the barrier metal film 30 with respect to the copper film 20 plated on the insulating film 10. ) Is removed, and the end point of polishing is a time point when the barrier metal film 30 is detected.

그리고, 두 번째 단계에서는 장벽 금속막(30) 위에 남아 있는 잔류 구리와 장벽 금속막(30)을 제거하는 데, 이 때에는 선택비가 낮은 슬러리를 적용한다.In the second step, the residual copper and the barrier metal film 30 remaining on the barrier metal film 30 are removed. In this case, a slurry having a low selectivity is applied.

이와 같이 하면, 절연막(10)에는 비아(40) 및 구리 배선(50)이 형성된다.In this way, the via 40 and the copper wiring 50 are formed in the insulating film 10.

화학기계적 연마 장치를 이용한 평탄화 공정에서 연마 균일성을 개선하기 위하여 일반적으로는 웨이퍼의 반경 방향에 따라 상기 웨이퍼에 가해지는 압력을 조절하는 후면 압력 조절 방법을 사용하는데, 200㎜ 이상의 웨이퍼에 대하여 적용하 고 있는 다중 구역 헤드(multi zone head) 방식도 상기한 후면 압력 조절 방법의 일례라고 볼 수 있다.In order to improve the polishing uniformity in the planarization process using a chemical mechanical polishing apparatus, in general, a back pressure adjusting method for adjusting the pressure applied to the wafer along the radial direction of the wafer is used. The multi zone head method is also an example of the above-described pressure control method.

후면 압력이 구리 평탄화에 미치는 영향을 균일성 측면에서 살펴보기 위하여 본 발명인은 후면 압력을 주 압력(main pressure)의 25%, 40%, 및 60%에 해당하는 압력으로 변화시키면서 실험을 실시하였다. 이 실험은 웨이퍼 반경에 따라 5개의 지점에서 EPD 신호(end point detect signal)를 검출하였으며, 이 결과가 도 2a 내지 도 2c에 도시되어 있다.In order to examine the effect of the back pressure on the copper planarization in terms of uniformity, the inventors conducted the experiment while changing the back pressure to a pressure corresponding to 25%, 40%, and 60% of the main pressure. This experiment detected end point detect signals at five points depending on the wafer radius, and the results are shown in FIGS. 2A-2C.

여기에서, 상기 주 압력은 화학기계적 연마 장치의 웨이퍼 캐리어로부터 웨이퍼의 전체 면에 가해지는 압력을 말한다. 그리고, 상기한 후면 압력은 대략 십자 형상으로 배치된 공기 구멍을 통해 웨이퍼에 가해지는 압력을 말한다.Here, the main pressure refers to the pressure applied to the entire surface of the wafer from the wafer carrier of the chemical mechanical polishing apparatus. The back pressure described above refers to the pressure applied to the wafer through the air holes arranged in the approximately cross shape.

도 2a에 도시한 바와 같이, 주 압력의 25%에 해당하는 후면 압력을 인가하는 경우, 제1 층에서는 EPD 신호의 밴드 폭이 차이가 크게 발생되었다. 그리고, 도시하지는 않았지만, 제4 층에서는 EPD 신호의 밴드 폭이 상당히 증가한 것을 알 수 있었다. 이는 다층 구조로 적층될수록 각 층에서의 불균일성이 누적되어 EPD 신호의 밴드 폭이 증가하는 경향을 보이는 것으로 판단할 수 있다.As shown in FIG. 2A, when the rear pressure corresponding to 25% of the main pressure is applied, the band width of the EPD signal is greatly different in the first layer. Although not shown, it was found that the bandwidth of the EPD signal increased considerably in the fourth layer. It can be determined that the stacking of the multilayer structure tends to increase the band width of the EPD signal due to the accumulation of nonuniformity in each layer.

또한, 도 2b에 도시한 바와 같이 주 압력의 40%에 해당하는 후면 압력을 인가하는 경우에는 주 압력의 25%에 해당하는 후면 압력을 인가한 경우에 비해 EPD 신호의 밴드 폭이 약간 감소하였다.In addition, as shown in FIG. 2B, when the rear pressure corresponding to 40% of the main pressure is applied, the band width of the EPD signal is slightly reduced as compared with the rear pressure corresponding to 25% of the main pressure.

그러나, 도 2c에 도시한 바와 같이 주 압력의 60%에 해당하는 후면 압력을 인가하는 경우에는 제1 층이나 제4 층에서의 EPD 신호의 차이가 크게 발생하지 않 으며, 전체적으로 60%의 후면 압력을 적용한 경우에서의 밴드 폭이 가장 좁은 것을 알 수 있다. 상기한 밴드 폭이 좁을수록 웨이퍼의 중심부와 에지부간의 변화가 작은 것을 의미하므로, 균일성 관점에서 후면 압력이 구리 평탄화에 미치는 영향을 추정할 수 있다.However, when the rear pressure corresponding to 60% of the main pressure is applied as shown in FIG. 2C, the difference between the EPD signals in the first or fourth layer does not occur significantly, and the rear pressure of 60% as a whole. It can be seen that the band width is the narrowest in the case of applying. The narrower the band width, the smaller the change between the center portion and the edge portion of the wafer. Therefore, it is possible to estimate the influence of the back pressure on the copper planarization from the viewpoint of uniformity.

또한, EPD 신호의 밴드 폭이 증가할수록 웨이퍼의 에지부는 장벽 금속막이 노출된 상태에서 과도 연마(over polishing)될 가능성이 크므로, 이러한 경우에는 디싱 발생량이 증가될 가능성이 있다. 그러므로, 구리 평탄화 공정에서 균일성을 확보하기 위하여 후면 압력과 같은 인자들을 조절할 필요가 있다.Further, as the band width of the EPD signal increases, the edge portion of the wafer is more likely to be over polished in the state where the barrier metal film is exposed, so that the amount of dishing may increase in this case. Therefore, it is necessary to adjust factors such as back pressure to ensure uniformity in the copper planarization process.

본 발명인의 실험에 의하면, 후면 압력은 주 압력의 50 내지 70%에 해당하는 압력이 가장 바람직하다고 판단되는데, 이는 상기 후면 압력이 주 압력의 50% 이하인 경우 웨이퍼의 에지부가 중심부보다 과도 연마됨으로 인해 균일성이 저하되는 문제점이 발생하고, 후면 압력이 주 압력의 70% 이상인 경우에는 웨이퍼의 중심부가 에지부보다 과도 연마됨으로 인해 균일성이 저하되는 문제점이 발생하기 때문이다.According to the experiments of the inventors, it is determined that the back pressure is most preferably a pressure corresponding to 50 to 70% of the main pressure, because when the back pressure is 50% or less of the main pressure, the edge portion of the wafer is excessively polished from the center portion. This is because the uniformity is lowered, and when the back pressure is 70% or more of the main pressure, the uniformity is lowered because the center of the wafer is excessively polished than the edge portion.

한편, 본 발명인은 전기화학적 도금 두께에 따른 험프 발생량을 알아보기 위하여 듀얼 다마신 공정을 이용하여 2층 구조의 배선을 형성하였다.On the other hand, the inventors of the present invention formed the wiring of the two-layer structure by using a dual damascene process to determine the amount of hump generation according to the electrochemical plating thickness.

트렌치 형성 후 구리 필링을 위하여 제1 및 제2 층 모두 각각 0.6, 0.8, 1.0㎛의 두께로 구리막을 증착하였는데, 상기 구리막의 막 두께에 따른 험프 높이의 실측 데이터가 도 2에 도시되어 있다. 여기에서, 상기 구리막의 막 두께는 절연막의 상부로 도금되는 두께를 말한다.After the trench formation, a copper film was deposited to a thickness of 0.6, 0.8, and 1.0 μm for the first and second layers, respectively, and the measured data of the hump height according to the thickness of the copper film are shown in FIG. 2. Here, the film thickness of the copper film refers to the thickness plated on the upper portion of the insulating film.

도 3에 도시한 바와 같이, 험프 높이는 구리 막두께가 0.6㎛에서 1.0㎛로 증가함에 따라 46㎚에서 20㎚ 정도로 감소하였다. 이는 구리 막두께가 증가할수록 패턴 의존도가 낮아지므로, 험프 발생량이 감소하는 것으로 추정된다.As shown in FIG. 3, the hump height decreased from 46 nm to 20 nm as the copper film thickness increased from 0.6 μm to 1.0 μm. It is estimated that the amount of hump generation decreases because the pattern dependence becomes lower as the copper film thickness increases.

그리고, 상기한 제1 및 제2 층을 평탄화하는 경우 발생하는 디싱 발생량(dishing amount)을 측정한 결과가 도 4에 도시되어 있다. 상기한 평탄화는 전술한 바와 같이 2단계로 실시하였으며, 구리에 대하여 장벽 금속막의 선택비(selectivity)가 높은 슬러리를 사용하여 구리 벌크(bulk)를 제거하는 첫 번째 단계에서는 4psi의 압력을 사용하였고, 장벽 금속막 위에 남아 있는 잔류 구리와 장벽 금속막을 제거하는 두 번째 단계에서는 3psi의 압력을 사용하였다. 그리고, 디싱은 60㎛의 소자 격리 패턴에서 HRP를 이용하여 측정하였다.In addition, a result of measuring a dishing amount generated when the first and second layers are planarized is shown in FIG. 4. The planarization described above was performed in two steps as described above. In the first step of removing copper bulk using a slurry having a high selectivity of the barrier metal film with respect to copper, a pressure of 4 psi was used. A pressure of 3 psi was used in the second step to remove residual copper and barrier metal film remaining on the barrier metal film. And dishing was measured using HRP in the device isolation pattern of 60 micrometers.

도 4에 도시한 바와 같이, 구리 평탄화 후 디싱 발생량은 구리막의 막 두께가 두꺼울수록 작게 발생하였다. 구리 막두께가 1.0㎛인 경우 제1 및 제2 층 모두 50∼65㎚ 정도의 디싱이 발생한 반면, 0.6㎛에서는 60∼85㎚ 정도의 디싱이 발생한 것을 알 수 있다. 또한 제2 층에서의 웨이퍼 중심부와 에지부간의 차이가 제1 층보다 상대적으로 큰 것을 알 수 있었다.As shown in FIG. 4, the amount of dishing after copper flattening was smaller as the thickness of the copper film became thicker. In the case where the copper film thickness is 1.0 µm, dishing of about 50 to 65 nm occurs in both the first and second layers, while dishing of about 60 to 85 nm occurs in 0.6 µm. In addition, it was found that the difference between the center portion of the wafer and the edge portion in the second layer was relatively larger than that of the first layer.

상기한 도 3 및 도 4의 실험 데이터를 근거로 하면, 0.9㎛ 내지 1.1㎛의 막 두께로 구리막을 형성한 경우 험프 발생량 및 디싱을 모두 줄일 수 있다는 것을 알 수 있다.Based on the experimental data of FIG. 3 and FIG. 4, it can be seen that the amount of hump generation and dishing can be reduced when the copper film is formed with a film thickness of 0.9 μm to 1.1 μm.

이상에서는 본 발명의 바람직한 실시예를 설명하였지만, 본 발명은 상기 실시예로 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면 의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it is within the scope of the present invention.

이상에서 설명한 바와 같이, 구리 배선의 막 두께를 0.9∼1.1㎛ 정도로 설정하면 험프 및 디싱 발생량을 감소시킬 수 있고, 구리 평탄화 공정에서 주 압력의 50∼70%에 해당하는 후면 압력을 사용하면 다층 배선의 적층 구조에서도 연마 균일성을 향상시킬 수 있는 효과가 있다.As described above, when the film thickness of the copper wiring is set to about 0.9 to 1.1 µm, the amount of hump and dishing can be reduced, and when the back pressure corresponding to 50 to 70% of the main pressure is used in the copper planarization process, the multilayer wiring Also in the laminated structure, there is an effect that the polishing uniformity can be improved.

Claims (5)

하부 구조물이 형성된 반도체 웨이퍼 위에 다마신 공정을 이용하여 비아 또는 비아와 트렌치를 형성하는 단계;Forming vias or vias and trenches using a damascene process on the semiconductor wafer having the underlying structure formed thereon; 전기화학적 도금법으로 0.9∼1.1㎛의 두께인 구리막을 형성하여 상기 비아 또는 비아와 트렌치에 구리막을 채우는 단계; 및Filling a copper film in the via or via and trench by forming a copper film having a thickness of 0.9 to 1.1 μm by an electrochemical plating method; And 주 압력 및 상기 주 압력의 50∼70%에 해당하는 후면 압력을 상기 반도체 웨이퍼에 인가하면서 화학기계적 연마 공정을 이용하여 상기 구리막을 평탄화 하는 단계;Planarizing the copper film using a chemical mechanical polishing process while applying a main pressure and a backside pressure corresponding to 50 to 70% of the main pressure to the semiconductor wafer; 를 포함하는 구리 배선 형성 방법.Copper wiring forming method comprising a. 삭제delete 삭제delete 삭제delete 삭제delete
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