KR100600088B1 - Liquid crystal display apparatus of horizontal electronic field applying type and fabricating method thereof - Google Patents
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Abstract
본 발명은 구조 및 마스크 공정 수를 절감할 수 있는 수평 전계 인가형 액정 표시 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a horizontal field application type liquid crystal display device and a method of manufacturing the same that can reduce the number of structures and mask processes.
본 발명의 수평 전계 인가형 액정 표시 장치는 게이트 라인과, 상기 게이트 라인과 평행하게 형성된 공통 라인과, 상기 게이트 라인 및 공통 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 화소 영역에 형성되고 상기 공통 라인과 접속된 공통 전극과, 상기 박막 트랜지스터와 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성함과 아울러 상기 데이터 라인과 동일 물질로 이루어진 화소전극과; 상기 게이트 라인에 포함된 적어도 하나의 도전층으로 형성된 게이트 패드와, 상기 데이터 라인에 포함된 적어도 하나의 도전층으로 형성된 데이터 패드와, 상기 공통 라인에 포함된 적어도 하나의 도전층으로 형성된 공통 패드와, 상기 게이트 패드, 데이터 패드, 그리고 공통 패드를 노출시키는 보호막을 구비하는 하판과; 상기 하판과 합착되고 그 사이에 액정이 채워지도록 하는 상판과; 상기 하판의 노출된 패드들과 접속된 도전성 필름을 구비하는 것을 특징으로 한다.The horizontal field application type liquid crystal display device according to the present invention comprises a gate line, a common line formed in parallel with the gate line, a data line crossing the gate line, the common line, and a gate insulating film interposed therebetween to determine a pixel region; A thin film transistor formed at an intersection of the gate line and the data line, a common electrode formed in the pixel region and connected to the common line, and connected to the thin film transistor to form a horizontal electric field in the pixel region And a pixel electrode made of the same material as the data line; A gate pad formed of at least one conductive layer included in the gate line, a data pad formed of at least one conductive layer included in the data line, a common pad formed of at least one conductive layer included in the common line, and A lower plate including a protective layer exposing the gate pad, the data pad, and the common pad; An upper plate bonded to the lower plate to fill the liquid crystal therebetween; And a conductive film connected to the exposed pads of the lower plate.
Description
도 1은 종래의 수평 전계 인가형 액정 표시 장치 중 박막 트랜지스터 어레이 기판을 도시한 평면도.1 is a plan view showing a thin film transistor array substrate of a conventional horizontal field application liquid crystal display device.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.FIG. 2 is a cross-sectional view of the thin film transistor array substrate of FIG. 1 taken along the line II ′. FIG.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 을 단계적으로 도시한 단면도들.3A through 3D are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 2.
도 4는 본 발명의 실시 예에 따른 수평 전계 인가형 액정 표시 장치 중 박막 트랜지스터 어레이 기판을 도시한 평면도.4 is a plan view illustrating a thin film transistor array substrate in a horizontal field application liquid crystal display according to an exemplary embodiment of the present invention.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.FIG. 5 is a cross-sectional view of the thin film transistor array substrate of FIG. 4 taken along a line II-II '. FIG.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.6A and 6B are plan and cross-sectional views illustrating a first mask process in the method of manufacturing the thin film transistor array substrate according to the embodiment of the present invention.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.7A and 7B are plan and cross-sectional views illustrating a second mask process in the method of manufacturing the thin film transistor array substrate according to the embodiment of the present invention.
도 8a 내지 도 8e는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.8A through 8E are cross-sectional views illustrating a second mask process in a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.
도 9a 내지 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.9A to 9B are plan and cross-sectional views illustrating a third mask process in the method of manufacturing the thin film transistor array substrate according to the embodiment of the present invention.
도 10은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판에서 제1 구조를 갖는 패드들을 도시한 단면도.10 is a cross-sectional view of pads having a first structure in a thin film transistor array substrate according to an embodiment of the present invention.
도 11은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판에서 제2 구조를 갖는 패드들을 도시한 단면도.11 is a cross-sectional view of pads having a second structure in a thin film transistor array substrate according to an embodiment of the present invention.
도 12는 본 발명의 실시 예에 따른 액정 표시 장치를 도시한 평면도.12 is a plan view illustrating a liquid crystal display according to an exemplary embodiment of the present invention.
도 13은 도 12에 도시된 액정 표시 장치를 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.FIG. 13 is a cross-sectional view of the liquid crystal display shown in FIG. 12 taken along the line II-II ';
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
2, 102 : 게이트 라인 4, 104 : 데이터 라인2, 102:
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극6, 106
10 : 소스 전극 12, 112 : 드레인 전극10
13, 27, 33, 39 : 컨택홀 14, 114 : 화소 전극13, 27, 33, 39:
16, 116 : 공통 라인 18, 118 : 공통 전극16, 116:
20, 120 : 스토리지 캐패시터 22, 122 : 스토리지 상부 전극20, 120:
24, 124 : 게이트 패드 26 : 게이트 패드 하부 전극24, 124: gate pad 26: gate pad lower electrode
28 : 게이트 패드 상부 전극 30, 130 : 데이터 패드28: gate pad
32 : 데이터 패드 하부 전극 34 : 데이터 패드 상부 전극32: data pad lower electrode 34: data pad upper electrode
36, 136 : 공통 패드 38 : 공통 패드 하부 전극36, 136: common pad 38: common pad lower electrode
40 : 공통 패드 상부 전극 42, 142 : 제1 게이트 금속층40: common pad
44, 144 : 제2 게이트 금속층 45, 145 : 기판44, 144: second
46, 146 : 게이트 절연막 48, 148 : 활성층46, 146: gate
50, 150 : 오믹접촉층 52, 152 : 보호막50, 150:
147 : 비정질 실리콘층 149 : n+ 비정질 실리콘층147: amorphous silicon layer 149: n + amorphous silicon layer
154 : 제1 소스/드레인 금속층 156 : 제2 소스/드레인 금속층154: first source / drain metal layer 156: second source / drain metal layer
127, 133, 139 : 컨택홀 160 : 제2 마스크127, 133, 139: contact hole 160: second mask
162 : 마스크 기판 164 : 차단부162: mask substrate 164: blocking portion
166 : 회절 노광부 168 : 포토레지스트 패턴166: diffraction exposure portion 168: photoresist pattern
174 : 게이트 TCP 176 : 데이터 TCP174: Gate TCP 176: Data TCP
172 : 베이스 필름 174, 176, 178 : TCP 패드172:
182 : ACF 200 : 상부 기판182: ACF 200: upper substrate
202 : 칼라 필터 어레이 204 : 실링재202: color filter array 204: sealing material
본 발명은 수평 전계를 이용하는 액정 표시 장치에 관한 것으로, 특히 구조 및 공정을 단순화시킬 수 있는 수평 전계 인가형 액정 표시 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal displays are roughly classified into a vertical electric field application type and a horizontal electric field application type according to the direction of the electric field for driving the liquid crystal.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.In the vertical field applying liquid crystal display, a liquid crystal of TN (Twisted Nemastic) mode is driven by a vertical electric field formed between a pixel electrode and a common electrode disposed to face the upper and lower substrates. The vertical field application type liquid crystal display device has an advantage of having a large aperture ratio while having a narrow viewing angle of about 90 degrees.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다. In the horizontal field application type liquid crystal display, a liquid crystal in an in-plane switch (hereinafter referred to as IPS) mode is driven by a horizontal electric field between a pixel electrode and a common electrode arranged side by side on a lower substrate. Such a horizontal field application liquid crystal display device has an advantage that a viewing angle is about 160 degrees. Hereinafter, the horizontal field application liquid crystal display will be described in detail.
수평 전계 인가형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하판) 및 칼러 필터 어레이 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.The horizontal field application type liquid crystal display device includes a thin film transistor array substrate (bottom plate) and a color filter array substrate (top plate) bonded to each other, a spacer for keeping a cell gap constant between the two substrates, and a liquid crystal filled in the cell gap. Equipped.
박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으 로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.The thin film transistor array substrate is composed of a plurality of signal wirings and thin film transistors for forming a horizontal electric field in pixels, and an alignment film coated thereon for liquid crystal alignment. The color filter array substrate is composed of a color filter for color implementation, a black matrix for preventing light leakage, and an alignment film coated thereon for liquid crystal alignment.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다. In such a liquid crystal display device, the thin film transistor array substrate includes a semiconductor process and requires a plurality of mask processes, and thus, the manufacturing process is complicated, which is an important cause of an increase in the manufacturing cost of the liquid crystal panel. In order to solve this problem, the thin film transistor array substrate is developing in a direction of reducing the number of mask processes. This is because one mask process includes many processes such as a thin film deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, and an inspection process. Accordingly, in recent years, a four-mask process that reduces one mask process has emerged in the five-mask process, which is a standard mask process of a thin film transistor array substrate.
도 1은 종래의 4마스크 공정을 이용한 수평 전계 인가형 액정 표시 장치의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.FIG. 1 is a plan view illustrating a thin film transistor array substrate of a horizontal field application type liquid crystal display device using a conventional four mask process, and FIG. 2 is cut along the line II ′ of the thin film transistor array substrate of FIG. 1. It is sectional drawing.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(45) 위에 게이트 절연막(46)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(14) 및 공통 전극(18)과, 공통 전극(18)과 접속된 공통 라인(16)을 구비한다. 그리고, 도 1 및 도 2에 도시 된 박막 트랜지스터 어레이 기판은 화소 전극(14)과 공통 전극 라인(16)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)과 접속된 게이트 패드(24)와, 데이터 라인(4)과 접속된 데이터 패드(33)와, 공통 라인(16)과 접속된 공통 패드(36)를 추가로 구비한다.The thin film transistor array substrate illustrated in FIGS. 1 and 2 includes a
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.The
액정 구동을 위한 기준 전압을 공급하는 공통 라인(16)은 화소 영역(5)을 사이에 두고 게이트 라인(2)과 나란하게 형성된다.The
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48)을 더 구비한다. The
그리고, 활성층(48)은 데이터 라인(4), 데이터 패드 하부 전극(32), 그리고 스토리지 상부 전극(22)과도 중첩되게 형성된다. 이러한 활성층(48) 위에는 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(32), 그리고 스토리지 상부 전극(22)과 오믹 접촉을 위한 오믹 접촉층(50)이 더 형성된다.The
화소 전극(14)은 보호막(52)을 관통하는 제1 컨택홀(13)을 통해 박막 트랜지 스터(6)의 드레인 전극(12)과 접속되어 화소 영역(5)에 형성된다. 특히, 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 제1 수평부(14A)와, 공통 라인(16)과 중첩되게 형성된 제2 수평부(14B)와, 제1 및 제2 수평부(14A, 14B) 사이에 나란하게 형성된 핑커부(14C)를 구비한다. The
공통 전극(18)은 공통 라인(16)과 접속되어 화소 영역(5)에 형성된다. 특히, 공통 전극(18)은 화소 영역(5)에서 화소 전극(14)의 핑거부(14C)와 나란하게 형성된다.The
이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 공통 라인(16)을 통해 기준 전압이 공급된 공통 전극(18) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(14)의 핑거부(14C)와 공통 전극(18) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.Accordingly, a horizontal electric field is formed between the
스토리지 캐패시터(20)는 공통 라인(16)과, 그 공통 라인(16)과 게이트 절연막(46), 활성층(48), 그리고 오믹 접촉층(50)을 사이에 두고 중첩되는 스토리지 상부 전극(22)과, 그 스토리지 상부 전극(22)과 보호막(50)에 형성된 제2 컨택홀(21)을 통해 접속된 화소 전극(14)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(14)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.The
게이트 라인(2)은 게이트 패드(24)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(24)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(26)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제3 컨택홀(27)을 통해 게이트 패드 하부 전극(26)과 접속된 게이트 패드 상부 전극(28)으로 구성된다.The
데이터 라인(4)은 데이터 패드(30)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(30)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(32)과, 보호막(52)을 관통하는 제4 컨택홀(33)을 통해 데이터 패드 하부 전극(32)과 접속된 데이터 패드 상부 전극(34)으로 구성된다.The
공통 라인(16)은 공통 패드(36)를 통해 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받게 된다. 공통 패드(36)는 공통 라인(16)으로부터 연장되는 공통 패드 하부 전극(38)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제5 컨택홀(33)을 통해 공통 패드 하부 전극(38)과 접속된 공통 패드 상부 전극(40)으로 구성된다.The
이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.A method of manufacturing a thin film transistor array substrate having such a configuration will be described with reference to FIGS. 3A to 3D in detail using a four mask process.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(45) 상에 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(26), 공통 라인(16), 공통 전극(18), 공통 패드 하부 전극(38)을 포함하는 제1 도전 패턴군이 형성된다.Referring to FIG. 3A, the
상세히 하면, 하부 기판(45) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 금속층(42)과 제2 금속층(44)이 순차적으로 증착됨으로써 이중 구조의 게이트 금속 층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(26), 공통 라인(16), 공통 전극(18), 공통 패드 하부 전극(38)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 제1 금속층(42)으로는 알루미늄계 금속 등이 이용되고, 제2 금속층(44)으로는 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속이 이용된다.In detail, the
도 3b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(45) 상에 게이트 절연막(46)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(46) 위에 활성층(48) 및 오믹 접촉층(50)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(32), 스토리지 상부 전극(22)을 포함하는 제2 도전 패턴군이 형성된다.Referring to FIG. 3B, a
상세히 하면, 제1 도전 패턴군이 형성된 하부 기판(45) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(46), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(46)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.In detail, the
이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포 토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.Subsequently, a photoresist pattern is formed on the source / drain metal layer by a photolithography process using a second mask. In this case, by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the thin film transistor, the photoresist pattern of the channel portion has a lower height than other source / drain pattern portions.
이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 상부 전극(22)을 포함하는 제2 도전 패턴군이 형성된다.Subsequently, the source / drain metal layer is patterned by a wet etching process using a photoresist pattern so that the
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(50)과 활성층(48)이 형성된다.Then, the
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(50)이 식각된다. 이에 따라, 채널부의 활성층(48)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.In addition, after the photoresist pattern having a relatively low height is removed from the channel part by an ashing process, the source / drain metal pattern and the
이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.Subsequently, the photoresist pattern remaining on the second conductive pattern group is removed by a stripping process.
도 3c를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(46) 상에 제3 마스크 공정을 이용하여 제1 내지 제5 콘택홀들(13, 21, 27, 33, 39)을 포함하는 보호막(52)이 형성된다.Referring to FIG. 3C, a passivation layer including first to fifth contact holes 13, 21, 27, 33, and 39 on the
상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(46) 상에 PECVD 등의 증착 방법으로 보호막(52)이 전면 형성된다. 이어서, 보호막(52)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제5 컨택홀 들(13, 21, 27, 33, 39)이 형성된다. 제1 컨택홀(13)은 보호막(52)을 관통하여 드레인 전극(12)을 노출시키고, 제2 컨택홀(21)은 보호막(52)을 관통하여 스토리지 상부 전극(22)을 노출시킨다. 제3 컨택홀(27)은 보호막(52) 및 게이트 절연막(46)을 관통하여 게이트 패드 하부 전극(26)을 노출시키고, 제4 컨택홀(33)은 보호막(52)을 관통하여 데이터 패드 하부 전극(32)을 노출시키고, 제5 컨택홀(39)은 보호막(52) 및 게이트 절연막(46)을 관통하여 공통 패드 하부 전극(38)을 노출시킨다. 여기서, 소스/드레인 금속으로 몰리브덴(Mo)과 같이 건식 식각비 큰 금속이 이용되는 경우 제1, 제2, 제4 컨택홀(12, 21, 33) 각각은 드레인 전극(12), 스토리지 상부 전극(22), 데이터 패드 하부 전극(32)까지 관통하여 그들의 측면을 노출시키게 된다. In detail, the
보호막(52)의 재료로는 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.As the material of the
도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(52) 상에 화소 전극(14), 게이트 패드 상부 전극(28), 데이터 패드 상부 전극(34), 공통 패드 상부 전극(40)을 포함하는 제3 도전 패턴군이 형성된다.Referring to FIG. 3D, the
상세히 하면, 보호막(52) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(14), 게이트 패드 상부 전극(28, 데이터 패드 상부 전극(34), 공통 패드 상부 전극(40)을 포함하는 제3 도전 패턴군이 형성 된다. 화소 전극(14)은 제1 컨택홀(13)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(21)을 통해 스토리지 상부 전극(22)과 전기적으로 접속된다. 게이트 패드 상부 전극(28)는 제3 컨택홀(37)을 통해 게이트 패드 하부 전극(26)과 전기적으로 접속된다. 데이터 패드 상부 전극(34)은 제4 컨택홀(33)을 통해 데이터 하부 전극(32)과 전기적으로 접속된다. 공통 패드 상부 전극(40)은 제5 컨택홀(39)를 통해 공통 패드 하부 전극(38)과 전기적으로 접속된다.In detail, the transparent conductive film is apply | coated on the
여기서, 투명 도전막의 재료로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다.Here, indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), or the like is used as a material of the transparent conductive film.
이와 같이, 종래의 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그 제조 방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.As described above, the conventional horizontal field-applied thin film transistor array substrate and the manufacturing method thereof employ a four mask process, thereby reducing the number of manufacturing steps and reducing the manufacturing cost in proportion to the five mask process. However, since the four mask process is still complicated and the manufacturing cost is limited, there is a need for a method of further reducing the manufacturing cost by simplifying the manufacturing process.
따라서, 본 발명의 목적은 구조 및 마스크 공정 수를 절감할 수 있는 수평 전계 인가형 액정 표시 장치 및 그 제조 방법을 제공하는 것이다.
Accordingly, an object of the present invention is to provide a horizontal field application type liquid crystal display device and a method of manufacturing the same that can reduce the number of structures and mask processes.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 액정 표시 장치는 게이트 라인과, 상기 게이트 라인과 평행하게 형성된 공통 라인과; 상기 게이트 라인 및 공통 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 화소 영역에 형성되고 상기 공통 라인과 접속된 공통 전극과, 상기 박막 트랜지스터와 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성하도록 형성된 화소 전극과, 상기 게이트 라인에 포함된 적어도 하나의 도전층으로 형성된 게이트 패드와, 상기 데이터 라인에 포함된 적어도 하나의 도전층으로 형성된 데이터 패드와, 상기 공통 라인에 포함된 적어도 하나의 도전층으로 형성된 공통 패드와, 상기 게이트 패드, 데이터 패드, 그리고 공통 패드를 노출시키는 보호막을 구비하는 하는 하판과; 상기 하판과 합착되고 그 사이에 액정이 채워지도록 하는 상판과; 상기 하판의 노출된 패드들과 접속된 도전성 필름을 구비하는 것을 특징으로 한다.In order to achieve the above object, a horizontal field application type liquid crystal display device according to an embodiment of the present invention, a gate line, a common line formed in parallel with the gate line; A data line crossing the gate line and the common line and having a gate insulating layer interposed therebetween to determine a pixel region, a thin film transistor formed at an intersection of the gate line and the data line, and formed in the pixel region and connected to the common line Connected to the thin film transistor, a pixel electrode formed to form a horizontal electric field with the common electrode in the pixel region, a gate pad formed of at least one conductive layer included in the gate line, and the data line. A lower plate including a data pad formed of at least one conductive layer included therein, a common pad formed of at least one conductive layer included in the common line, and a passivation layer exposing the gate pad, the data pad, and the common pad; ; An upper plate bonded to the lower plate to fill the liquid crystal therebetween; And a conductive film connected to the exposed pads of the lower plate.
상기 게이트 라인 및 공통 라인은 주도전층과, 그 주도전층의 단선 방지를 위한 보조도전층을 구비하는 것을 특징으로 한다.The gate line and the common line may include a main conductive layer and an auxiliary conductive layer for preventing disconnection of the main conductive layer.
상기 게이트 패드 및 공통 패드는 상기 주도전층과 상기 보조도전층을 구비하고, 상기 보조도전층이 노출된 구조를 갖는 것을 특징으로 한다.The gate pad and the common pad may include the main conductive layer and the auxiliary conductive layer, and have a structure in which the auxiliary conductive layer is exposed.
상기 게이트 패드 및 공통 패드는 상기 보조도전층을 구비하는 것을 특징으로 한다.The gate pad and the common pad may include the auxiliary conductive layer.
상기 데이터 라인은 주도전층과, 그 주도전층의 단선 방지를 위한 보조도전 층을 구비하는 것을 특징으로 한다.The data line has a main conductive layer and an auxiliary conductive layer for preventing disconnection of the main conductive layer.
상기 데이터 패드는 상기 주도전층과 상기 보조도전층을 구비하고, 상기 보조도전층이 노출된 구조를 갖는 것을 특징으로 한다.The data pad includes the main conductive layer and the auxiliary conductive layer, and has a structure in which the auxiliary conductive layer is exposed.
상기 데이터 패드는 상기 보조도전층을 구비하는 것을 특징으로 한다.The data pad includes the auxiliary conductive layer.
상기 주도전층은 저저항 금속으로 알루미늄계 금속, 구리, 몰리브덴, 크롬, 텅스텐 중 적어도 하나의 금속을 포함하고, 상기 보조도전층은 티타늄을 포함하는 것을 특징으로 한다.The main conductive layer is a low resistance metal and includes at least one metal of aluminum-based metal, copper, molybdenum, chromium, and tungsten, and the auxiliary conductive layer includes titanium.
상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극과; 상기 데이터 라인과 접속된 소스 전극과; 상기 소스 전극과 대향되는 드레인 전극과; 상기 게이트 전극과 상기 게이트 절연막을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 구비하는 것을 특징으로 한다.The thin film transistor may include a gate electrode connected to the gate line; A source electrode connected to the data line; A drain electrode facing the source electrode; And a semiconductor layer overlapping the gate electrode and the gate insulating layer therebetween and forming a channel portion between the source electrode and the drain electrode.
상기 드레인 전극과 상기 화소 전극은 동일 도전층으로 구성된 것을 특징으로 한다.The drain electrode and the pixel electrode may be configured of the same conductive layer.
그리고, 본 발명은 상기 공통 라인의 일부로 이루어진 스토리지 하부 전극과; 상기 게이트 절연막 상에 상기 하부 스토리지 하부 전극과 중첩되게 형성되고 상기 화소 전극과 동일 도전층으로 구성된 스토리지 상부 전극을 구비하는 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 한다.And, the present invention and the storage lower electrode consisting of a portion of the common line; And a storage capacitor formed on the gate insulating layer to overlap the lower storage lower electrode and having a storage upper electrode formed of the same conductive layer as the pixel electrode.
상기 반도체층은 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극, 상기 화소 전극, 그리고 상기 스토리지 상부 전극을 따라 상기 게이트 절연막 상에 형성된 것을 특징으로 한다.The semiconductor layer may be formed on the gate insulating layer along the data line, the source electrode, the drain electrode, the pixel electrode, and the storage upper electrode.
본 발명에 따른 수평 전계 인가형 액정 표시 장치으 제조 방법은 게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 그 박막 트랜지스터와 접속된 화소 전극, 상기 화소 전극과 수평 전계를 형성하는 공통 전극, 그 공통 전극과 접속된 공통 라인을 포함하고, 상기 게이트 라인에 포함되는 적어도 하나의 도전층으로 형성된 게이트 패드, 상기 데이터 라인에 포함되는 적어도 하나의 도전층으로 형성된 데이터 패드, 상기 공통 라인에 포함되는 적어도 하나의 도전층으로 형성된 공통 패드가 보호막을 통해 노출된 구조를 갖는 하판을 마련하는 단계와; 상기 하판과 대향되어질 상판을 마련하는 단계와; 상기 하판 및 상판을 합착하는 단계와; 상기 노출된 게이트 패드, 데이터 패드, 그리고 상기 공통 패드에 도전성 필름을 접속시키는 단계를 포함하는 것을 특징으로 한다.A method for manufacturing a horizontal field application type liquid crystal display device according to the present invention includes a thin film transistor formed at an intersection of a gate line and a data line, a pixel electrode connected to the thin film transistor, a common electrode forming a horizontal electric field with the pixel electrode; A gate pad including a common line connected to the common electrode, the gate pad formed of at least one conductive layer included in the gate line, a data pad formed of at least one conductive layer included in the data line, and included in the common line Providing a lower plate having a structure in which a common pad formed of at least one conductive layer is exposed through a protective film; Preparing an upper plate to be opposite to the lower plate; Bonding the lower plate and the upper plate; And connecting a conductive film to the exposed gate pad, the data pad, and the common pad.
상기 하판을 마련하는 단계는 기판 상에 상기 게이트 라인, 그 게이트 라인과 접속된 상기 박막 트랜지스터의 게이트 전극, 그 게이트 라인과 평행한 상기 공통 라인, 상기 공통 전극, 상기 게이트 패드, 그리고 상기 공통 패드를 포함하는 제1 도전 패턴군을 형성하는 단계와; 상기 제1 도전 패턴군들이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막의 소정 영역에 반도체층과; 상기 데이터 라인, 그 데이터 라인과 접속된 상기 박막 트랜지스터의 소스 전극, 그 소스 전극과 대향되는 상기 박막 트랜지스터의 드레인 전극, 그 드레인 전극과 접속되고 상기 공통 전극과 평행한 화소 전극, 그리고 상기 데이터 패드를 포함하는 제2 도전 패턴군을 형성하는 단계와; 상기 반도체층 및 제2 도전 패턴군이 적층된 상기 게이트 절연막 상에 상기 게이트 패드, 상기 데이터 패드 그리고 상기 공통 패드를 노출시키는 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.The preparing of the lower plate may include forming a gate line, a gate electrode of the thin film transistor connected to the gate line, the common line parallel to the gate line, the common electrode, the gate pad, and the common pad on a substrate. Forming a first conductive pattern group comprising a; Forming a gate insulating film on the substrate on which the first conductive pattern groups are formed; A semiconductor layer in a predetermined region of the gate insulating film; The data line, the source electrode of the thin film transistor connected to the data line, the drain electrode of the thin film transistor facing the source electrode, the pixel electrode connected to the drain electrode and parallel to the common electrode, and the data pad. Forming a second conductive pattern group comprising a; And forming a passivation layer exposing the gate pad, the data pad, and the common pad on the gate insulating layer on which the semiconductor layer and the second conductive pattern group are stacked.
상기 제1 도전 패턴군은 주도전층과, 그 주도전층의 단선 방지를 위한 보조도전층의 이중층 구조로 형성하는 것을 특징으로 한다.The first conductive pattern group may be formed in a double layer structure of a main conductive layer and an auxiliary conductive layer for preventing disconnection of the main conductive layer.
상기 보호막을 형성하는 단계는 상기 게이트 패드 및 공통 패드의 보조도전층을 노출시키는 단계를 포함하는 것을 특징으로 한다.The forming of the passivation layer may include exposing an auxiliary conductive layer of the gate pad and the common pad.
상기 보호막을 형성하는 단계는 상기 보호막 및 상기 게이트 절연막을 관통하는 컨택홀을 형성하여 상기 보조도전층을 노출시키는 단계를 포함하는 것을 특징으로 한다.The forming of the passivation layer may include forming a contact hole through the passivation layer and the gate insulating layer to expose the auxiliary conductive layer.
상기 보호막을 형성하는 단계는 상기 보호막, 상기 게이트 절연막, 상기 주금속층을 관통하는 컨택홀을 형성하여 상기 보조도전층을 노출시키는 단계를 포함하는 것을 특징으로 한다.The forming of the passivation layer may include forming a contact hole through the passivation layer, the gate insulating layer, and the main metal layer to expose the auxiliary conductive layer.
상기 제2 도전 패턴군은 주도전층과, 그 주도전층의 단선 방지를 위한 보조도전층의 이중층 구조로 형성하는 것을 특징으로 한다.The second conductive pattern group may be formed in a double layer structure of a main conductive layer and an auxiliary conductive layer for preventing disconnection of the main conductive layer.
상기 보호막을 형성하는 단계는 상기 데이터 패드의 보조도전층을 노출시키는 단계를 포함하는 것을 특징으로 한다.The forming of the passivation layer may include exposing the auxiliary conductive layer of the data pad.
상기 보호막을 형성하는 단계는 상기 보호막 관통하는 컨택홀을 형성하여 상기 보조도전층을 노출시키는 단계를 포함하는 것을 특징으로 한다.The forming of the passivation layer may include forming a contact hole penetrating the passivation layer to expose the auxiliary conductive layer.
상기 보호막을 형성하는 단계는 상기 보호막과 상기 주금속층을 관통하는 컨택홀을 형성하여 상기 보조도전층을 노출시키는 단계를 포함하는 것을 특징으로 한 다. The forming of the passivation layer may include forming a contact hole penetrating the passivation layer and the main metal layer to expose the auxiliary conductive layer.
상기 주도전층은 저저항 금속으로 알루미늄계 금속, 구리, 몰리브덴, 크롬, 텅스텐 중 적어도 하나의 금속을 포함하고, 상기 보조도전층은 티타늄을 포함하는 것을 특징으로 한다.The main conductive layer is a low resistance metal and includes at least one metal of aluminum-based metal, copper, molybdenum, chromium, and tungsten, and the auxiliary conductive layer includes titanium.
상기 제2 도전 패턴군을 형성하는 단계는 상기 공통 라인과 상기 게이트 절연막을 사이에 두고 중첩되는 스토리지 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.The forming of the second conductive pattern group may further include forming a storage upper electrode overlapping the common line and the gate insulating layer therebetween.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 9c를 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4 to 9C.
도 4는 본 발명의 실시 예에 따른 수평 전계 인가형 액정 표시 장치의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.4 is a plan view illustrating a thin film transistor array substrate of a horizontal field application type liquid crystal display device according to an exemplary embodiment of the present invention, and FIG. 5 is cut along the line II-II ′ of the thin film transistor array substrate of FIG. 4. It is sectional drawing.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(145) 위에 게이트 절연막(146)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(114) 및 공통 전극(118)과, 공통 전극(118)과 접속된 공통 라인(116)을 구비한다. 그리고, 도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 스토리지 상부 전극(122)과 공통 전극 라인(116)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에서 연장된 게이트 패드(124)와, 데이터 라인(104)에서 연장된 데이터 패드(130)와, 공통 라인(116)에서 연장된 공통 패드(136)를 추가로 구비한다.The thin film transistor array substrate illustrated in FIGS. 4 and 5 includes a
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역(105)을 정의한다.The
액정 구동을 위한 기준 전압을 공급하는 공통 라인(116)은 화소 영역(105)을 사이에 두고 게이트 라인(102)과 나란하게 형성된다.The
박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 포함된 소스 전극과, 화소 전극(114)에 접속된 드레인 전극(112)을 구비한다. 또한, 박막 트랜지스터(106)는 게이트 전극(108)과 게이트 절연막(146)을 사이에 두고 중첩되면서 소스 전극과 드레인 전극(112) 사이에 채널을 형성하는 활성층(148)을 더 구비한다. The
그리고, 활성층(148)은 데이터 라인(114), 데이터 패드(130), 그리고 스토리지 상부 전극(122)과도 중첩되게 형성된다. 이러한 활성층(148) 위에는 데이터 라인(14), 드레인 전극(112), 데이터 패드(130), 그리고 스토리지 상부 전극(122)과 오믹 접촉을 위한 오믹 접촉층(150)이 더 형성된다.In addition, the
화소 전극(114)은 박막 트랜지스터(106)의 드레인 전극(112)과 일체화됨과 아울러 스토리지 상부 전극(122)과 일체화되어 화소 영역(105)에 형성된다. 특히, 화소 전극(114)은 드레인 전극(112)에서 인접한 게이트 라인(102)과 나란하게 연장된 제1 수평부(114A)와, 제1 수평부(114A)에서 수직 방향으로 신장된 핑커부(114B)를 구비한다.The
공통 전극(118)은 공통 라인(116)과 접속되어 화소 영역(105)에 형성된다. 특히, 공통 전극(118)은 화소 영역(105)에서 화소 전극(114)의 핑거부(114B)와 나란하게 형성된다.The
이에 따라, 박막 트랜지스터(106)를 통해 화소 신호가 공급된 화소 전극(114)과 공통 라인(116)을 통해 기준 전압이 공급된 공통 전극(118) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(114)의 핑거부(114C)와 공통 전극(118) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.Accordingly, a horizontal electric field is formed between the
스토리지 캐패시터(120)는 공통 라인(116)과, 그 공통 라인(116)과 게이트 절연막(146), 활성층(148), 그리고 오믹 접촉층(150)을 사이에 두고 중첩되고 화소 전극(114)과 일체화된 스토리지 상부 전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(114)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.The
게이트 라인(102)은 게이트 패드(124)를 통해 테이프 캐리어 패키지(Tape Carrier Package; 이하, TCP라 함)에 실장된 게이트 드라이버(미도시)와 접속된다. 게이트 패드(124)는 게이트 라인(102)으로부터 연장되고, 게이트 절연막(146) 및 보호막(152)을 관통하는 제1 컨택홀(127)을 통해 노출된다. 이러한 게이트 패드(124)는 게이트 라인(102)에 포함되는 티타늄(Ti), 텅스텐(W) 등과 같이 강도 및 내식성이 상대적으로 큰 금속층이 노출된 구조를 갖는다. 이에 따라, 게이트 패드(124)와 TCP를 부착하는 공정을 반복하는 경우에도 게이트 패드(124)의 단선 불량을 방지할 수 있게 된다. The
공통 라인(116)은 공통 패드(136)에 부착되는 TCP를 통해 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받게 된다. 공통 패드(136)는 공통 라인(116)으로부터 연장되고, 게이트 절연막(146) 및 보호막(152)을 관통하는 제3 컨택홀(139)을 통해 노출된다. 이러한 공통 패드(136)은 상기 게이트 패드(124)와 같이 티타늄(Ti), 텅스텐(W) 등과 같이 강도 및 내식성이 상대적으로 큰 금속층이 노출된 구조를 갖는다. 이에 따라, 공통 패드(136)와 TCP를 부착하는 공정을 반복하는 경우에도 공통 패드(136)의 단선 불량을 방지할 수 있게 된다. The
구체적으로, 게이트 라인(102), 게이트 전극(108), 공통 라인(116), 그리고 공통 전극(118)은 제1 및 제2 금속층(142, 144)이 적층된 이중 금속층 구조를 갖게 된다. 이들 중 하나의 금속층은 티타늄(Ti), 텅스텐(W) 등과 같이 강도 및 내식성이 상대적으로 큰 금속으로 이루어진다. 그리고, 나머지 하나의 금속층은 일반적인 게이트 금속으로 이용되고 있는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 저저항 금속으로 이루어진다. In detail, the
여기서, 제1 금속층(142)으로 강도 및 내식성이 큰 금속을 이용하는 경우 게 이트 패드(124) 및 공통 패드(138)는 상부의 제2 금속층(144)은 제거되고 하부의 제1 금속층(142)이 노출된 구조를 갖게 된다. 반면에, 제2 금속층(144)으로 강도 및 내식성이 큰 금속을 이용하는 경우 게이트 패드(124) 및 공통 패드(138)은 상부의 제2 금속층(144)이 노출된 구조를 갖게 된다.Here, when the metal having high strength and corrosion resistance is used as the
데이터 라인(104)은 데이터 패드(130)를 통해 TCP에 실장된 데이터 드라이버(미도시)와 접속된다. 데이터 패드(130)는 데이터 라인(104)으로부터 연장되고, 보호막(152)을 관통하는 제2 컨택홀(133)을 통해 노출된다. 이러한 데이터 패드(130)는 데이터 라인(104)에 포함되는 티타늄(Ti), 텅스텐(W) 등과 같이 강도 및 내식성이 상대적으로 큰 금속층이 노출된 구조를 갖는다. 이에 따라, 데이터 패드(130)와 TCP를 부착하는 공정을 반복하는 경우에도 데이터 패드(130)의 단선 불량을 방지할 수 있게 된다. The
구체적으로, 데이터 라인(104), 드레인 전극(112), 화소 전극(114) 그리고 스토리지 상부 전극(122)은 제1 및 제2 금속층(154, 156)이 적층된 이중 금속층 구조를 갖게 된다. 이들 중 하나의 금속층은 티타늄(Ti), 텅스텐(W) 등과 같이 강도 및 내식성이 상대적으로 큰 금속으로 이루어진다. 그리고, 나머지 하나의 금속층은 일반적인 게이트 금속으로 이용되고 있는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 저저항 금속으로 이루어진다. 즉, 데이터 라인(104)과 화소 전극(114)은 동일한 전도성 금속으로 이루어지는 것을 특징으로 한다.In detail, the
여기서, 제1 금속층(154)으로 강도 및 내식성이 큰 금속을 이용하는 경우 데이터 패드(130)는 상부의 제2 금속층(156)은 제거되고 하부의 제1 금속층(154)이 노출된 구조를 갖게 된다. 반면에, 제2 금속층(156)으로 강도 및 내식성이 큰 금 속을 이용하는 경우 데이터 패드(130)는 상부의 제2 금속층(156)이 노출된 구조를 갖게 된다.Here, when the metal having high strength and corrosion resistance is used as the
도 6a 및 도 6b는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.6A and 6B are plan views and cross-sectional views illustrating a first mask process in a method of manufacturing a horizontal field applied thin film transistor array substrate according to an exemplary embodiment of the present invention.
도 6a 및 도 6b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(145) 상에 게이트 라인(102), 게이트 전극(108), 게이트 패드(124), 공통 라인(116), 공통 전극(118), 공통 패드(136)를 포함하는 제1 도전 패턴군이 형성된다.As shown in FIGS. 6A and 6B, the
상세히 하면, 하부 기판(145) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 게이트 금속층(142)과 제2 게이트 금속층(144)이 순차적으로 증착됨으로써 이중 구조의 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 게이트 패드(124), 공통 라인(116), 공통 전극(118), 공통 패드(136)를 포함하는 제1 도전 패턴군이 형성된다. 여기서, 제1 및 제2 게이트 금속층(142, 144) 중 하나의 게이트 금속층은 티타늄(Ti), 텅스텐(W) 등과 같이 강도 및 내식성이 상대적으로 큰 금속으로 이루어지고, 나머지 하나의 게이트 금속층은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.In detail, the first
도 7a 및 도 7b는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.7A and 7B are plan views and cross-sectional views illustrating a second mask process in a method of manufacturing a horizontal field applied thin film transistor array substrate according to an exemplary embodiment of the present invention.
우선, 제1 도전 패턴군이 형성된 하부 기판(145) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(146)이 형성된다. 게이트 절연막(146)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.First, the
그리고, 도 7a 및 도 7b에 도시된 바와 같이 제2 마스크 공정으로 게이트 절연막(146) 위에 적층된 활성층(148) 및 오믹 접촉층(150)을 포함하는 반도체 패턴과; 데이터 라인(104), 드레인 전극(112), 화소 전극(114), 데이터 패드(130), 스토리지 상부 전극(122)을 포함하는 제2 도전 패턴군이 형성된다. 이러한 제2 마스크 공정을 도 8a 내지 도 8e를 참조하여 상세히 하면 다음과 같다.7A and 7B, a semiconductor pattern comprising an
도 8a에 도시된 바와 같이 게이트 절연막(146) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 비정질 실리콘층(147), n+ 비정질 실리콘층(149), 그리고 제1 및 제2 소스/드레인 금속층(154, 156)이 순차적으로 형성된다. 여기서, 제1 및 제2 소스/드레인 금속층(154, 156) 중 하나의 소스/드레인 금속층은 티타늄(Ti), 텅스텐(W) 등과 같이 강도 및 내식성이 상대적으로 큰 금속으로 이루어지고, 나머지 하나의 소스/드레인 금속층은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.As shown in FIG. 8A, the
그 다음, 제2 소스/드레인 금속층(156) 위에 포토레지스트막을 형성한 다음 도 8b에 도시된 바와 같이 부분 노광 제2 마스크(160)을 이용한 포토리쏘그래피 공정을 이용하여 단차를 갖는 포토레지스트 패턴(168)이 형성된다. 제2 마스크(160)는 투명한 재질인 마스크 기판(162)과, 마스크 기판(162)의 차단 영역(P2)에 형성된 차단부(164)와, 마스크 기판(162)의 부분 노광 영역(P3)에 형성된 회절 노광부(166)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(162)이 노출된 영역은 노광 영역(P1)이 된다. 이러한 제2 마스크(160)를 이용한 포토레지스트막을 현상함으로써 제2 마스크(160)의 차단부(164)와 회절 노광부(166)(또는 반투과부)에 대응하여 차단 영역(P2)과 부분 노광 영역(P3)에서 단차를 갖는 포토레지스트 패턴(168)이 형성된다. 구체적으로, 부분 노광 영역(P3)에 형성된 포토레지스트 패턴(168)은 차단 영역(P2)에서 형성된 포토레지스트 패턴(168)의 제1 높이(h1) 보다 낮은 제2 높이(h2)를 갖게 된다.Next, a photoresist film is formed on the second source /
이러한 포토레지스트 패턴(160)을 이용한 습식 식각 공정으로 제1 및 제2 소스/드레인 금속층(154, 156)이 패터닝됨으로써 도 8c에 도시된 바와 같이 데이터 라인(104), 데이터 라인(104)와 접속된 드레인 전극(112), 화소 전극(114), 스토리지 상부 전극(122), 데이터 패드(130)를 포함하는 제2 도전 패턴군이 형성된다.The first and second source /
그리고, 포토레지스트 패턴(160)을 이용한 건식 식각 공정으로 n+ 비정질 실리콘층(149)과 비정질 실리콘층(147)이 패터닝됨으로써 도 8d와 같이 오믹 접촉층(150)과 활성층(148)이 상기 소스/드레인 금속 패턴을 따라 형성된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(P3)에 제2 높이(h2)로 형성되었던 포토레지스트 패턴(168)은 도 8d에 도시된 바와 같이 제거되고, 차단 영역(P2)에 제1 높이(h1)로 형성되었던 포토레지스트 패턴(168)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(168)을 이용한 식각 공정으로 회절 노광 영역(P3), 즉 박막 트랜지스터의 채널부에 형성된 제1 및 제2 소스/드레 인 금속층(154, 156)이 제거된다. 예를 들어, 제2 소스/드레인 금속층(156)으로 몰리브덴(Mo)이, 제1 소스/드레인 금속층(154)으로 티타늄(Ti)이 이용된 경우 제2 소스/드레인 금속층(156)은 건식 식각 공정으로, 제1 소스/드레인 금속층(154)은 습식 식각 공정으로 채널부에서 제거된다. 반대로, 제2 소스/드레인 금속층(156)으로 티타늄(Ti)이, 제1 소스/드레인 금속층(154)으로 몰리브덴(Mo)이 이용된 경우 제2 소스/드레인 금속층(156)은 습식 식각 공정으로, 제1 소스/드레인 금속층(154)은 건식 식각 공정으로 채널부에서 제거된다. 이에 따라, 드레인 전극(112)이 소스 전극을 포함하는 데이터 라인(104)에서 분리된다. 그 다음, 포토레지스트 패턴(168)을 이용한 건식 식각 공정으로 박막 트랜지스터의 채널부에서 오믹 접촉층(150)이 제거됨으로써 활성층(148)이 노출된다.In addition, the n +
그리고, 도 8e에 도시된 바와 같이 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴(168)이 스트립 공정으로 제거된다. As shown in FIG. 8E, the
도 9a 및 도 9b는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.9A and 9B are plan views and cross-sectional views illustrating a third mask process in the method of manufacturing the horizontal field applied thin film transistor array substrate according to the embodiment of the present invention.
도 9a 및 도 9b에 도시된 바와 같이 제3 마스크 공정으로 전술한 반도체 패턴 및 소스/드레인 금속 패턴이 적층된 게이트 절연막(146) 상에 제1 내지 제3 컨택홀들(127, 133, 139)을 포함하는 보호막(152)이 형성된다.As shown in FIGS. 9A and 9B, the first to third contact holes 127, 133, and 139 are formed on the
상세히 하면, 상기 반도체 패턴과 소스/드레인 금속 패턴이 적층된 게이트 절연막(146) 상에 PECVD 등의 증착 방법으로 보호막(152)이 형성된다. 보호막(52) 의 재료로는 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 이어서, 보호막(152)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제3 컨택홀들(127, 133, 139)이 형성된다. 제1 컨택홀(127)은 보호막(152) 및 게이트 절연막(146)을 관통하여 게이트 패드(124)를 노출시키고, 제2 컨택홀(133)은 보호막(152)을 관통하여 데이터 패드(130)를 노출시키고, 제3 컨택홀(139)은 보호막(152) 및 게이트 절연막(146)을 관통하여 공통 패드(136)를 노출시킨다. 이렇게 노출된 게이트 패드(124), 데이터 패드(130), 공통 패드(136)는 강도 및 내식성이 큰 금속층 노출된 구조를 갖게 된다. 이 경우, 게이트 패드(124), 데이터 패드(130), 그리고 공통 패드(136)는 도 10 및 도 11에 도시된 바와 같이 두 가지 구조를 가지게 된다. In detail, the
예를 들어, 하부의 제1 게이트 금속층(142)으로 티타늄(Ti)이, 상부의 제2 게이트 금속층(144)으로 몰리브덴(Mo)이 이용된 경우 도 10에 도시된 바와 같이 게이트 패드(124) 및 공통 패드(136)는 하부의 제1 게이트 금속층(142)으로만 구성된다. 이는 제1 및 제3 컨택홀(127, 139) 형성을 위한 식각 공정에서 상부의 제2 게이트 금속층(144)이 제거되기 때문이다. For example, when titanium (Ti) is used as the lower first
반대로, 하부의 제1 게이트 금속층(142)으로 몰리브덴(Mo)이, 제2 게이트 금속층(144)으로 티타늄(Ti)이 이용된 경우 도 11에 도시된 바와 같이 게이트 패드(124) 및 공통 패드(136)는 제1 및 제2 게이트 금속층(142, 144)이 적층된 이중 금속층 구조를 갖게 된다. 그리고, 게이트 패드(124) 및 공통 패드(136)는 제1 및 제3 컨택홀(127, 139)에 의해 상부의 제2 게이트 금속층(144)이 노출된 구조를 갖게 된다. On the contrary, when molybdenum (Mo) is used as the lower first
또한, 하부의 제1 소스/드레인 금속층(154)으로 티타늄(Ti)이, 상부의 제2 소스/드레인 금속층(156)으로 몰리브덴(Mo)이 이용된 경우 도 10에 도시된 바와 같이 데이터 패드(130)는 하부의 제1 소스/드레인 금속층(154)으로만 구성된다. 이는 제2 컨택홀(133) 형성을 위한 식각 공정에서 상부의 제2 소스/드레인 금속층(156)이 제거되기 때문이다. In addition, when titanium (Ti) is used as the lower first source /
반대로, 하부의 제1 소스/드레인 금속층(154)으로 몰리브덴(Mo)이, 제2 소스/드레인 금속층(156)으로 티타늄(Ti)이 이용된 경우 도 11에 도시된 바와 같이 데이터 패드(130)는 제1 및 제2 소스/드레인 금속층(154, 156)이 적층된 이중 금속층 구조를 갖게 된다. 그리고, 데이터 패드(130)는 제2 컨택홀(133)에 의해 상부의 제2 소스/드레인 금속층(156)이 노출된 구조를 갖게 된다. On the contrary, in the case where molybdenum (Mo) is used as the lower first source /
이와 같이, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그 제조 방법은 화소 전극(114)을 드레인 전극(112)과 동일한 금속으로 형성한다. 그리고 게이트 패드(124), 데이터 패드(130), 그리고 공통 패드(136)로는 TCP의 반복적인 부착 공정에서도 단선 불량을 방지할 수 있는 강도 및 내식성이 큰 금속을 이용한다. 이에 따라, 본 발명은 투명 도전막이 필요없게 되므로, 즉 투명 도전막 증착 공정 및 패터닝 공정이 필요없게 되므로 하나의 마스크 공정을 절감할 수 있게 된다. 다시 말하여, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판은 3마스크 공정으로 형성될 수 있게 돤다.As described above, in the horizontal field applied thin film transistor array substrate and the method of manufacturing the same, the
그리고, 도 12 및 도 13에 도시된 바와 같이 완성된 박막 트랜지스터 어레이 기판과, 다른 공정으로 칼라 필터 어레이(202)가 형성된 상부 기판(200)을 준비하여 실링재(204)를 통해 상호 합착시킨 다음 액정(미도시)을 주입하여 액정 패널을 제작하게 된다. 이 경우, 상부 기판(200)은 박막 트랜지스터 어레이 기판에서 게이트 패드(124), 데이터 패드(130), 그리고 공통 패드(136)가 형성되는 패드 영역과 중첩되지 않게 합착된다.12 and 13, the completed thin film transistor array substrate and the
이어서, 박막 트랜지스터 어레이 기판의 패드 영역에 드라이브 IC들이 실장된 TCP(170, 180)를 도전볼(184)이 포함된 ACF(Anisotrophic Conductive Film)(182)를 이용하여 부착시키게 된다. 이에 따라, TCP(170, 180)에 형성된 출력 패드들(174, 176, 178)은 ACF(182)의 도전볼(184)을 통해 게이트 패드(124), 데이터 패드(130), 그리고 공통 패드(136) 각각과 전기적으로 접속된다. 구체적으로, 게이트 TCP(170)의 베이스 필름(172) 상에 형성된 제1 TCP 패드(174)는 게이트 패드(124)와, 데이터 TCP(180)의 베이스 필름(172) 상에 형성된 제2 TCP 패드(176)는 데이터 패드(130)와, 데이터 TCP(180)의 베이스 필름(172) 상에 형성된 제3 TCP 패드(178)는 공통 패드(142)와 ACF(182)를 통해 전기적으로 접속된다. 이 경우 게이트 패드(124), 데이터 패드(130), 그리고 공통 패드(136)는 강도 및 내식성이 큰 금속층이 노출된 구조를 갖고 있으므로 TCP(170, 180)의 부착 공정을 반복하더라도 패드의 단선 불량은 방지된다.Subsequently,
상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 액정 표시 장치 및 그 제조 방법은 화소 전극을 드레인 전극과 동일한 금속으로 형성하고, 패드들은 단선 불량을 방지할 수 있도록 강도 및 내식성이 큰 금속이 노출된 구조를 갖고 ACF를 통해 TCP와 접속된다. 이에 따라, 본 발명에 따른 수평 전계 인가형 액정 표시 장치 및 그 제조 방법은 투명 도전막이 필요없게 되므로, 즉 투명 도전막 증착 공정 및 패터닝 공정이 필요없게 되므로 하나의 마스크 공정을 절감할 수 있게 된다. As described above, the horizontal field application type liquid crystal display device and the manufacturing method thereof according to the present invention form a pixel electrode of the same metal as the drain electrode, and the pads are exposed to a metal having high strength and corrosion resistance so as to prevent disconnection failure. It is structured and connected to TCP through ACF. Accordingly, the horizontal field application type liquid crystal display device and the manufacturing method thereof according to the present invention do not require a transparent conductive film, that is, no need for a transparent conductive film deposition process and a patterning process can reduce one mask process.
이 결과, 본 발명에 따른 수평 전계 인가형 액정 표시 장치 및 그 제조 방법은 3마스크 공정으로 박막 트랜지스터 어레이 기판을 제조할 수 있게 되므로 그 박막 트랜지스터 어레이 기판의 구조 및 공정을 단순화하여 제조 원가 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다.As a result, the horizontal field-applied liquid crystal display device and the manufacturing method thereof according to the present invention can manufacture the thin film transistor array substrate using a three mask process, thereby simplifying the structure and the process of the thin film transistor array substrate, thereby reducing the manufacturing cost. In addition, the production yield can be improved.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (24)
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030019781A KR100600088B1 (en) | 2003-03-29 | 2003-03-29 | Liquid crystal display apparatus of horizontal electronic field applying type and fabricating method thereof |
TW093108435A TWI242671B (en) | 2003-03-29 | 2004-03-26 | Liquid crystal display of horizontal electronic field applying type and fabricating method thereof |
JP2004093398A JP2004302466A (en) | 2003-03-29 | 2004-03-26 | Level electrical field applicator version liquid crystal display device and its manufacturing method |
CN200410029913A CN100592172C (en) | 2003-03-29 | 2004-03-29 | Liquid crystal display of horizontal electric field applying type and fabricating method thereof |
DE102004015276A DE102004015276B4 (en) | 2003-03-29 | 2004-03-29 | Liquid crystal display, which is designed for applying a horizontal electric field, and method for their preparation |
US10/810,676 US7248323B2 (en) | 2003-03-29 | 2004-03-29 | Liquid crystal display of horizontal electric field applying type and fabricating method thereof |
US11/819,734 US7986380B2 (en) | 2003-03-29 | 2007-06-28 | Liquid crystal display of horizontal electric field applying type and fabricating method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030019781A KR100600088B1 (en) | 2003-03-29 | 2003-03-29 | Liquid crystal display apparatus of horizontal electronic field applying type and fabricating method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040084595A KR20040084595A (en) | 2004-10-06 |
KR100600088B1 true KR100600088B1 (en) | 2006-07-13 |
Family
ID=37368142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030019781A KR100600088B1 (en) | 2003-03-29 | 2003-03-29 | Liquid crystal display apparatus of horizontal electronic field applying type and fabricating method thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100600088B1 (en) |
-
2003
- 2003-03-29 KR KR1020030019781A patent/KR100600088B1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20040084595A (en) | 2004-10-06 |
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Legal Events
Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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