KR100598989B1 - Method for fabricating landing plug contact in semiconductor device - Google Patents

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Abstract

본 발명인 반도체소자의 랜딩플러그콘택 형성 방법은, 게이트가 형성된 반도체 기판 상에 층간절연막을 형성한 후 게이트의 상부표면이 노출되도록 상기층간절연막을 제거하는 단계와, 층간 절여막의 일부를 제거하여 랜딩플러그콘택홀을 형성한 후 도전막을 매립하여 랜딩플러그콘택을 형성하는 단계와, 랜딩플러그콘택이 형성된 결과물 전면에 희생막을 형성하는 단계와, 그리고 희생막 전면에 이온주입 공정을 수행하는 단계를 포함한다.In the method of forming a landing plug contact of a semiconductor device according to the present invention, after forming an interlayer insulating film on a semiconductor substrate on which a gate is formed, removing the interlayer insulating film so that the upper surface of the gate is exposed, and removing a part of the interlayer insulating film, and thus landing plug. Forming a landing plug contact by filling a contact layer after forming the contact hole, forming a sacrificial film on the entire surface of the resultant product on which the landing plug contact is formed, and performing an ion implantation process on the entire surface of the sacrificial film.

비정상적성장, 랜딩플러그콘택, 자기정렬콘택, 폴리실리콘막, 인불순물이온 Abnormal growth, landing plug contact, self-aligned contact, polysilicon film, phosphorus impurity ion

Description

반도체 소자의 랜딩플러그 콘택 형성 방법{Method for fabricating landing plug contact in semiconductor device}Landing plug contact formation method of semiconductor device {Method for fabricating landing plug contact in semiconductor device}

도 1 및 도 2는 종래기술에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 설명하기 위해 나타내보인 단면도들이다.1 and 2 are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device according to the related art.

도 3은 비 정상적으로 성장한 폴리실리콘막의 모습을 나타내 보인 셈(SEM)사진이다. Figure 3 is a SEM (SEM) picture showing the appearance of a polysilicon film grown abnormally.

도 4는 폴리실리콘막이 비 정상적으로 성장한 부분의 랜딩플러그콘택과 스토리지노드콘택의 계면을 나타내 보인 셈(SEM)사진이다.FIG. 4 is a SEM photograph illustrating an interface between a landing plug contact and a storage node contact in which a polysilicon film is abnormally grown.

도 5 내지 도 7은 본 발명의 실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법의 문제점을 설명하기 위해 나타내 보인 단면도들이다.5 to 7 are cross-sectional views illustrating a problem of a method for forming a landing plug contact of a semiconductor device according to an exemplary embodiment of the present invention.

-도면의 주요부분에 대한 부호의 설명- Explanation of symbols on the main parts of the drawing

400 : 반도체 기판 410 : 게이트400: semiconductor substrate 410: gate

415 : 층간절연막 425 : 랜딩플러그콘택415: interlayer insulating film 425: landing plug contact

430 : 희생막430: Sacrifice

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 콘택저항을 감소시키기 위해 수행하는 이온주입공정에서 랜딩플러그콘택이 손상되는 것을 방지하여 소자의 전기적인 특성을 향상시키기 위한 반도체소자의 랜딩플러그콘택 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to landing of a semiconductor device to prevent the landing plug contact from being damaged in an ion implantation process performed to reduce contact resistance. It relates to a method of forming a plug contact.

최근 반도체소자가 고집적화 되고 이에 따라 소자의 전반적인 선폭(CD; Critical Dimension)) 간격이 좁아지고 있다. 따라서 랜딩플러그콘택이나 스토리지노드콘택 등을 형성하는데 필요한 콘택홀의 크기 또한 작아지게 되었고, 작아진 콘택홀의 크기로 인하여 소자의 저항, 특히 콘택 저항이 증가 하는 등의 문제점이 발생하고 있다. 이에 따라 랜딩플러그콘택을 형성할 때, 랜딩플러그용 도전막으로서 인이 도핑된 폴리실리콘막을 사용하고, 그 위에 후속공정으로 인 불순물 이온주입 공정을 수행함으로써, 소자의 콘택저항을 감소시키고 있다.Recently, semiconductor devices have been highly integrated, and thus, the overall critical dimension (CD) interval of the devices has been narrowed. Therefore, the size of the contact hole required for forming the landing plug contact or the storage node contact is also reduced. Due to the size of the smaller contact hole, there is a problem such as an increase in the resistance of the device, in particular, the contact resistance. Accordingly, when forming the landing plug contact, a contact resistance of the device is reduced by using a polysilicon film doped with phosphorus as the conductive film for landing plug, and performing a phosphorus impurity ion implantation step thereon.

도 1 및 도 2는 종래기술에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 설명하기 위해 나타내보인 단면도들이다.1 and 2 are cross-sectional views illustrating a method for forming a landing plug contact of a semiconductor device according to the related art.

먼저 도 1을 참조하면, 반도체 기판(100) 위에 게이트(110)를 형성한 다음에 게이트(110)가 매립되도록 반도체 기판(100) 위에 층간절연막(115)을 형성한다. 다음에 게이트(110)의 상부가 노출되도록 층간절연막(115)에 대해 평탄화, 예컨대 화학적기계적연마공정(Chemical Mechanical Polishing)을 수행한다. 도면에서 나타내지는 않았지만, 디램(DRAM; Dynamic Random Access Memory) 메모리소자의 경우에는 반도체 기판(100) 내에는 활성영역을 한정하는 소자분리막(미도시) 및 불순물 영역인 소스/드레인 영역(미도시)이 형성되어 있다. Referring to FIG. 1, a gate 110 is formed on a semiconductor substrate 100, and then an interlayer insulating film 115 is formed on the semiconductor substrate 100 so that the gate 110 is buried. Next, planarization, for example, chemical mechanical polishing is performed on the interlayer insulating film 115 so that the upper portion of the gate 110 is exposed. Although not shown in the drawings, in the case of a DRAM (DRAM) memory device, an isolation layer (not shown) defining an active region and a source / drain region (not shown) defining an active region are formed in the semiconductor substrate 100. Is formed.

다음에 도 2를 참조하면, 자기정렬콘택(SAC; Self Align Contact)공정으로 랜딩플러그콘택이 형성될 영역의 층간절연막(115)을 제거하여 반도체 기판을 노출시키는 랜딩플러그콘택홀(120)을 형성한다. 다음에 노출된 반도체 기판(100) 및 층간절연막(115) 위에 랜딩플러그용 도전막(미도시)을 형성하고, 층간절연막(115)의 상부가 노출되도록 랜딩플러그용 도전막을 제거하여 랜딩플러그콘택(125)을 형성한다. 랜딩플러그용 도전막은, 도핑된 폴리실리콘막(poly silicon)을 사용하여 형성할 수 있다. Next, referring to FIG. 2, the landing plug contact hole 120 exposing the semiconductor substrate is formed by removing the interlayer insulating layer 115 in the region where the landing plug contact is to be formed by a self alignment contact (SAC) process. do. Next, a landing plug conductive film (not shown) is formed on the exposed semiconductor substrate 100 and the interlayer insulating film 115, and the landing plug conductive film is removed so that the upper portion of the interlayer insulating film 115 is exposed. 125). The conductive film for landing plug can be formed using a doped polysilicon film.

다음에 랜딩플러그콘택(125)이 형성된 결과물 전면에 콘택저항을 낮추기 위한 이온주입공정을 수행한다. 이온주입공정은, 높은(high) 도즈량(dose)과 높은 에너지(energy)로 수행하며, 이 경우 인(phoshorus) 불순물 이온을 사용할 수 있다. 다음에 도면에서 도시하지는 않았지만 후속공정을 수행하여 랜딩플러그콘택 위에 비트라인콘택 및 스토리지노드콘택을 형성한다. Next, an ion implantation process is performed to lower the contact resistance on the entire surface of the resultant landing plug contact 125. The ion implantation process is performed with a high dose and a high energy, in which case phosphorus impurity ions may be used. Next, although not shown in the drawing, a subsequent process is performed to form the bit line contact and the storage node contact on the landing plug contact.

그런데 콘택저항을 낮추기 위해 랜딩플러그콘택(125)이 형성된 결과물에 이온주입공정을 수행할 경우, 랜딩플러그콘택(125)의 상층부가 손상을 입게 된다는 문제가 있다. 랜딩플러그콘택(125)의 상층부가 손상되면, 이 부분으로 랜딩플러그콘택 저항을 낮추기 위해 수행한 이온주입공정의 불순물 이온인, 즉 인(phosphorous)의 농도가 집중된다. 특히, 인(P) 불순물 이온은, 금속이온들(metal ions)을 포획하는 특성이 있기 때문에 소자 내에 약간의 금속오염물질이 발생하게 되면 인 불순물 이온의 농도가 집중된 랜딩플러그콘택의 상층부로 금속오염물질이 집중되고, 상층부로 집중된 금속오염물질들은 인(P) 불순물 이온에 의해 포획된다. 포획된 금속오염물질들은 사일렌(SiH4)가스를 사용한 후속 공정, 특히 랜딩플러그콘택(125) 위에 폴리실리콘막을 사용하여 스토리지노드콘택(미도시)을 형성하는 공정에서 스토리지노드콘택용 도전막인 폴리실리콘막이 수염모양(whisker)성장하는 비 정상적 성장의 원인이 되며, 이는 소자의 전기적인 특성을 저하시킨다.However, when the ion implantation process is performed on the resultant product in which the landing plug contact 125 is formed in order to lower the contact resistance, there is a problem that the upper layer of the landing plug contact 125 is damaged. When the upper layer of the landing plug contact 125 is damaged, the concentration of impurity ions, ie, phosphorous, in the ion implantation process performed to lower the landing plug contact resistance is concentrated to this portion. Particularly, since phosphorus (P) impurity ions trap metal ions, if some metal contaminants are generated in the device, metal contamination may occur on the upper layer of the landing plug contact where the concentration of phosphorus impurity ions is concentrated. The material is concentrated, and the metal contaminants concentrated in the upper layer are captured by phosphorus (P) impurity ions. The trapped metal contaminants are conductive layers for the storage node contacts in a subsequent process using a silica (SiH 4 ) gas, in particular, a storage node contact (not shown) using a polysilicon film on the landing plug contact 125. The polysilicon film causes abnormal growth in whisker growth, which degrades the electrical characteristics of the device.

한편, 랜딩플러그콘택(125)의 저항을 낮추기 위해 수행한 이온주입공정에 의해 챈딩플러그콘택(125)의 상층부가 손상을 입지 않아, 상기 랜딩플러그콘택의 상층부로 인(P) 불순물 이온이 집중되지 않고 랜딩플러그콘택(125)에 전반적으로 적당한 인 불순물 이온주입공정이 수행 되더라도, 랜딩플러그콘택(125)에 도핑된 인 불순물 이온이 후속의 열 공정에 의해 외부로 이동한다는 문제가 있다.On the other hand, the upper layer portion of the charging plug contact 125 is not damaged by the ion implantation process performed to lower the resistance of the landing plug contact 125, so that phosphorus (P) impurity ions are not concentrated on the upper portion of the landing plug contact. Even though a suitable phosphorus impurity ion implantation process is generally performed on the landing plug contact 125, there is a problem that phosphorus impurity ions doped in the landing plug contact 125 are moved to the outside by a subsequent thermal process.

보다 상세히 설명하면, 랜딩플러그콘택(125) 위에 대략 500℃의 온도로 사일렌가스를 사용하여 스토리지노드콘택을 형성하는 공정과정에서, 높은 온도로 인하여 금속오염물질이 랜딩플러그콘택의 상층부로 이동하게 된다. 상층부로 이동한 금속오염물질은 스토리지노드콘택 형성 과정에서 발생된 사일렌 가스와 반응하여 스토리지노드콘택그용 도전막인 폴리실리콘막이 수염모양(whisker)으로 비 정상적인 성장을 하게 하는 원인이 된다. In more detail, during the process of forming the storage node contact using the xylene gas at a temperature of approximately 500 ° C. on the landing plug contact 125, the metal contaminants move to the upper layer of the landing plug contact due to the high temperature. do. The metal contaminants moved to the upper layer react with the xylene gas generated during the storage node contact formation, causing the polysilicon film, which is a conductive film for the storage node contact, to grow abnormally as a whisker.

도 3은 비 정상적으로 성장한 폴리실리콘막의 모습을 나타내 보인 셈(SEM)사진이다. Figure 3 is a SEM (SEM) picture showing the appearance of a polysilicon film grown abnormally.

이를 참조하면, 랜딩플러그콘택(125) 위에 스토리지노드콘택(200)이 형성된 모습을 볼 수 있으며, 도면에서 'A'로 표시한 바와 같이 스토리지노드콘택(200)의 위로 폴리실리콘막이 비 정상적으로 성장된 모습을 확인 할 수 있다. 이와 같이 비 정상적으로 성장한 폴리실리콘막은 수 ㎛에서 수십 ㎛까지 성장하며, 완전히 제거되지 않기 때문에 소자의 전기적인 특성을 저하시킨다.Referring to this, it can be seen that the storage node contact 200 is formed on the landing plug contact 125, and the polysilicon film is abnormally grown on the storage node contact 200 as indicated by 'A' in the drawing. You can check the appearance. The abnormally grown polysilicon film grows from several micrometers to several tens of micrometers and is not completely removed, thereby degrading the electrical characteristics of the device.

도 4는 폴리실리콘막이 비 정상적으로 성장한 부분의 랜딩플러그콘택과 스토리지노드콘택의 계면을 나타내 보인 셈(SEM)사진이다. FIG. 4 is a SEM photograph illustrating an interface between a landing plug contact and a storage node contact in which a polysilicon film is abnormally grown.

이를 참조하면, 인 불순물 이온을 주입하는 이온주입공정에서 비트라인콘택(125)의 표면이 손상되었으며, 손상된 부분으로 금속오염물이 포획되어 비 정상적인 성장의 원인이 되었다. 이에 따라 도면에서 'B'로 표시한 바와 같이 비트라인콘택(125)과 스트로지노드콘택(200) 계면 또한 비 정상적인 프로파일을 갖게 된다는 것을 확인할 수 있다.Referring to this, the surface of the bit line contact 125 was damaged in the ion implantation process in which phosphorus impurity ions were implanted, and metal contaminants were captured as the damaged portions, causing abnormal growth. Accordingly, it can be seen that the interface between the bit line contact 125 and the strozed node contact 200 also has an abnormal profile as indicated by 'B' in the figure.

상기한 문제점을 해결하기 위하여 본 발명이 이루고자 하는 기술적 과제는, 콘택저항을 감소시키기 위해 수행하는 이온주입공정에서 랜딩플러그콘택이 손상되는 것을 방지하여 소자의 전기적인 특성을 향상시키기 위한 반도체소자의 제조방법을 제공하는 것이다. The technical problem to be achieved by the present invention to solve the above problems, the manufacturing of a semiconductor device for improving the electrical characteristics of the device by preventing the landing plug contact is damaged in the ion implantation process performed to reduce the contact resistance To provide a way.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 랜딩플러그콘택 형성 방법은, 게이트가 형성된 반도체 기판 위에 층간절연막을 형성하는 단계; 상기 게이트의 상부표면이 노출되도록 상기 층간절연막을 제거하는 단계; 상기 게이트가 형성된 반도체 기판의 일부가 드러나도록 상기 층간절연막을 제거한 후 도전막을 매립하여 랜딩플러그콘택을 형성하는 단계; 상기 랜딩플러그콘택이 형성된 결과물 전면에 희생막을 형성하는 단계; 및 상기 희생막 전면에 이온주입 공정을 수행하는 단계를 포함한다.In order to achieve the above technical problem, a method of forming a landing plug contact of a semiconductor device according to the present invention includes forming an interlayer insulating film on a semiconductor substrate on which a gate is formed; Removing the interlayer insulating film so that an upper surface of the gate is exposed; Removing the interlayer dielectric layer so that a portion of the semiconductor substrate on which the gate is formed is removed, and filling the conductive layer to form a landing plug contact; Forming a sacrificial layer on an entire surface of the resultant product in which the landing plug contact is formed; And performing an ion implantation process on the entire surface of the sacrificial film.

상기 희생막은, 질화막 또는 산화막 중 적어도 어느 하나로 이루어질 수 있다.The sacrificial film may be formed of at least one of a nitride film and an oxide film.

이 경우 상기 산화막은, 보론포스포러스실리케이트글래스막(BPSG; Born Phosphorous Silicate Glass), 포스포러스실리케이트글래스막(PSG; Phosphorous Silicate Glass), 테오스막(TEOS), 또는 열산화공정으로 인해 형성된 산화막 중 적어도 어느 하나로 이루어질 수 있다.In this case, the oxide film may include at least one of boron phosphorus silicate glass (BPSG), phosphorus silicate glass (PSG), theos film (TEOS), or an oxide film formed by a thermal oxidation process. It can be made of either.

또한 상기 희생막은, 50 내지 100Å의 두께로 형성할 수 있다.In addition, the sacrificial layer may be formed to a thickness of 50 to 100Å.

상기 이온주입 공정은, 10 내지 20K의 이온주입 에너지로 수행할 수 있다.The ion implantation process may be performed with an ion implantation energy of 10 to 20K.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 5 내지 도 7은 본 발명에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 설명하기 위해 나타내보인 도면들이다.5 to 7 are views illustrating a method of forming a landing plug contact of a semiconductor device according to the present invention.

먼저 도 5를 참조하면, 반도체 기판(400) 위에 게이트(410)를 형성한 다음에 게이트(410)가 매립되도록 반도체 기판(400) 위에 층간절연막(415)을 형성한다. 이어서 게이트(410)의 상부가 노출되도록 층간절연막(415)에 대해 평탄화, 예컨대 화 학적기계적연마공정(Chemical Mechanical Polishing)을 수행한다. 도면에서 나타내지는 않았지만, 디램(DRAM; Dynamic Random Access Memory) 메모리 소자의 경우, 반도체 기판(400) 내에는 활성영역을 한정하는 소자분리막(미도시) 및 불순물 영역인 소스/드레인 영역(미도시)이 형성되어 있다. First, referring to FIG. 5, a gate 410 is formed on a semiconductor substrate 400, and then an interlayer insulating film 415 is formed on the semiconductor substrate 400 so that the gate 410 is buried. Subsequently, planarization, for example, chemical mechanical polishing is performed on the interlayer insulating layer 415 so that the upper portion of the gate 410 is exposed. Although not shown in the drawings, in the case of a DRAM (DRAM) memory device, an isolation layer (not shown) defining an active region and a source / drain region (not shown) that define an active region are included in the semiconductor substrate 400. Is formed.

다음에 도 6을 참조하면, 자기정렬콘택(SAC; Self Aling Contact)공정으로 랜딩플러그콘택이 형성될 영역의 층간절연막(415)의 일부분을 제거하여 반도체 기판(400)을 노출시키는 랜딩플러그콘택홀(420)을 형성한다. 다음에 랜딩플러그콘택홀(420)이 완전히 매립되도록 랜딩플러그콘택홀(420) 및 층간절연막(415)위에 랜딩플러그용 도전막(미도시)을 형성하고, 층간절연막(415)의 상부가 노출되도록 랜딩플러그용 도전막을 제거하여 랜딩플러그콘택(425)을 형성한다. 여기서, 랜딩플러그용 도전막은, 에치백(etch back) 혹은 평탄화공정, 특히 화학적기계적연마공정(CMP; Chemical Mechanical Polishing)을 사용하여 제거할 수 있다. 랜딩플러그용 도전막은, 도핑된 폴리실리콘막(polysilicon)을 사용하여 형성할 수 있다. Next, referring to FIG. 6, a landing plug contact hole exposing a semiconductor substrate 400 by removing a portion of the interlayer insulating layer 415 in a region in which the landing plug contact is to be formed by a self-aligning contact (SAC) process. 420 is formed. Next, a landing plug conductive film (not shown) is formed on the landing plug contact hole 420 and the interlayer insulating film 415 so that the landing plug contact hole 420 is completely filled, and the upper portion of the interlayer insulating film 415 is exposed. The landing plug contact 425 is formed by removing the landing plug conductive film. Here, the conductive film for landing plug can be removed using an etch back or planarization process, in particular, chemical mechanical polishing (CMP). The conductive film for landing plug can be formed using a doped polysilicon film.

다음에 도 7을 참조하면, 랜딩플러그콘택(425)이 형성된 결과물 전면에 희생막(430)을 형성한 다음에 이를 이온주입마스크로 이용하여 랜딩플러그콘택(425)이 형성된 결과물 전면에 이온주입공정을 수행한다. 희생막은, 산화막(oxide) 또는 질화막(nitride)을 사용하여 형성할 수 있으며, 이는 대략 50 내지 100Å의 두께를 갖는다. 산화막을 사용할 경우에는 보론포스포러스실리케이트글래스막(BPSG; Born Phosphorus silicate glass), 포스포러스실리케이트막(PSG; Phosphorus silicate glass), TOES막, 또는 열산화공정으로 형성된 산화막 중 적어도 어느 하나를 사용 할 수 있다. 질화막을 희생막으로 사용할 경우에는, 후속의 열공정으로 부터 수소(hydrogen)가 반도체 기판(400)의 하부로 침투하는 것을 방지할 수 있기 때문에 소자의 리프레쉬(refresh)특성을 향상시킬 수 있다. 또한 이온주입 공정은, 대략 10 내지 20K의 이온주입 에너지로 수행할 수 있으며, 이 경우 인(phosphorous) 불순물 이온을 사용할 수 있다.Next, referring to FIG. 7, the sacrificial layer 430 is formed on the entire surface of the resultant product in which the landing plug contact 425 is formed, and then the ion implantation process is formed on the entire surface of the resultant product in which the landing plug contact 425 is formed using the sacrificial layer 430 as an ion implantation mask. Do this. The sacrificial film can be formed using an oxide or nitride film, which has a thickness of approximately 50 to 100 microns. When an oxide film is used, at least one of boron phosphorus silicate glass (BPSG), phosphorus silicate glass (PSG), TOES film, or an oxide film formed by a thermal oxidation process can be used. have. When the nitride film is used as a sacrificial film, hydrogen can be prevented from penetrating into the lower portion of the semiconductor substrate 400 from subsequent thermal processes, thereby improving the refresh characteristics of the device. In addition, the ion implantation process may be performed with an ion implantation energy of approximately 10 to 20K, in which case phosphorous impurity ions may be used.

이와 같이 랜딩플러그콘택이 형성된 결과물 전면에 희생산화막을 형성한 후, 이를 이온주입마스크로 이용하여 인 불순물이온주입 공정을 수행하였기 때문에 랜딩플러그콘택의 상부표면을 이온주입공정으로부터 보호할 수 있을 뿐만 아니라 후속 열공정으로부터 랜딩플러그콘택에 주입된 인 불순물이온이 외부로 확산되는 것을 방지할 수 있다. 다음에 도면에서 도시하지는 않았지만, 희생막 위에 후속공정을 수행하여 비트라인콘택 및 스토리지노드콘택을 형성한다.Thus, after the sacrificial oxide film was formed on the entire surface of the landing plug contact, the phosphorus impurity ion implantation process was performed using this as an ion implantation mask, thereby protecting the upper surface of the landing plug contact from the ion implantation process. It is possible to prevent the diffusion of phosphorus impurity ions injected into the landing plug contact from the subsequent thermal process to the outside. Next, although not shown in the drawing, a subsequent process is performed on the sacrificial layer to form the bit line contact and the storage node contact.

상기한 바와 같이 본 발명에 따른 금속전극들을 갖는 반도체소자의 커패시터 제조방법을 적용하게 되면, 인 불순물 이온주입공정을 수행하기 전에 노출된 랜딩플러그콘택의 상부표면 위에 희생막을 형성하고, 이를 이온주입마스크로 이용하여 인 불순물 이온주입공정을 수행하였다. 이에 따라 희생막으로 인해 랜딩플러그콘택의 상부표면이 보호되어 이후 콘택저항을 낮추기 위한 이온주입공정 즉, 인 불순물 이온주입 공정으로 인해 랜딩플러그콘택의 상부표면이 손상되는 것을 방지할 수 있다.As described above, when the capacitor manufacturing method of the semiconductor device having the metal electrodes according to the present invention is applied, a sacrificial layer is formed on the exposed upper surface of the landing plug contact before performing the phosphorus impurity ion implantation process, and the ion implantation mask is formed. Phosphorus impurity ion implantation process was performed using. Accordingly, the upper surface of the landing plug contact may be protected by the sacrificial layer, thereby preventing the upper surface of the landing plug contact from being damaged by the ion implantation process, that is, the phosphorus impurity ion implantation process, for lowering the contact resistance.

또한 후속의 열공정에서 랜딩플러그콘택에 주입된 인 불순물 이온이 외부로 확산되는 것을 막을 수 있기 때문에 랜딩플러그콘택의 상층부로 금속오염물이 집중되어 폴리실리콘막을 비 정상적으로 성장시키는 현상을 방지하여 소자의 전기적인 특성을 향상시킬 수 있다. In addition, since the phosphorus impurity ions injected into the landing plug contact can be prevented from diffusing to the outside during the subsequent thermal process, metal contaminants are concentrated on the upper layer of the landing plug contact, thereby preventing the polysilicon film from growing abnormally. Can improve the characteristics.

또한 희생막으로 질화막을 사용할 경우에는, 질화막이 후속의 열공정에서 수소가 반도체 기판의 하부로 침투하는 것을 방지하는 역할을 하기 때문에 소자의 리프레쉬 특성을 향상시킬 수 있다.In the case where the nitride film is used as the sacrificial film, the nitride film serves to prevent hydrogen from penetrating into the lower portion of the semiconductor substrate in a subsequent thermal process, thereby improving the refresh characteristics of the device.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리보호 범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of protection of rights.

Claims (5)

게이트가 형성된 반도체 기판 위에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate on which the gate is formed; 상기 게이트의 상부표면이 노출되도록 상기 층간절연막을 제거하는 단계;Removing the interlayer insulating film so that an upper surface of the gate is exposed; 상기 게이트가 형성된 반도체 기판의 일부가 드러나도록 상기 층간절연막을 제거한 후 도전막을 매립하여 랜딩플러그콘택을 형성하는 단계;Removing the interlayer dielectric layer so that a portion of the semiconductor substrate on which the gate is formed is removed, and filling the conductive layer to form a landing plug contact; 상기 랜딩플러그콘택이 형성된 결과물 전면에 희생막을 형성하는 단계; 및Forming a sacrificial layer on an entire surface of the resultant product in which the landing plug contact is formed; And 상기 희생막 전면에 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.And a step of performing an ion implantation process on the entire surface of the sacrificial layer. 제1항에 있어서, The method of claim 1, 상기 희생막은, 질화막 또는 산화막 중 적어도 어느 하나로 이루어지는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.The sacrificial film is a landing plug contact forming method of a semiconductor device, characterized in that at least one of a nitride film or an oxide film. 제2항에 있어서, The method of claim 2, 상기 산화막은, 보론포스포러스실리케이트글래스막, 포스포러스실리케이트글래스막, 테오스막, 또는 열산화공정으로 인해 형성된 산화막 중 적어도 어느 하나로 이루어지는 것을 특징으로 하는 반도체소자의 형성방법.The oxide film is formed of at least one of a boron phosphorus silicate glass film, a phosphorus silicate glass film, a Theos film, or an oxide film formed by a thermal oxidation process. 제1항에 있어서, The method of claim 1, 상기 희생막은, 50 내지 100Å의 두께를 갖는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법.The sacrificial film has a thickness of 50 to 100 GPa, the landing plug contact forming method of the semiconductor device. 제1항에 있어서,The method of claim 1, 상기 이온주입 공정은, 10 내지 20K의 이온주입 에너지로 수행하는 것을 특징으로 하는 반도체소자의 랜딩플러그콘택 형성 방법. The ion implantation process, the landing plug contact forming method of a semiconductor device, characterized in that performed by ion implantation energy of 10 to 20K.
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