KR100596804B1 - Method for manufacturing MOSFET device with recess gate - Google Patents
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Abstract
본 발명은 SEG(Selective Epitaxial Growth) 공정을 적용한 리세스 게이트(recessed gate)를 갖는 모스펫(MOSFET) 소자의 제조방법을 개시한다. 개시된 본 발명은, 소자분리영역 및 액티브영역을 갖는 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막을 식각하여 소자분리영역을 한정하는 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴을 식각마스크로 이용해서 패드산화막과 기판을 식각하여 기판 소자분리영역에 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 매립시키는 단계와, 상기 질화막 패턴 및 패드산화막을 식각하여 기판 액티브영역의 리세스 채널 영역을 가리는 실리콘 성장 저지 패턴을 형성하는 단계와, 상기 노출된 기판 액티브영역 상에 선택적으로 에피 실리콘막을 형성하는 단계와, 상기 실리콘 성장 저지 패턴을 제거하여 소자분리막을 형성함과 아울러 리세스 채널 영역을 형성하는 단계 및 상기 리세스 채널 영역을 포함한 기판 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method of manufacturing a MOSFET device having a recessed gate to which a selective epitaxial growth (SEG) process is applied. According to the present invention, a method of sequentially forming a pad oxide film and a pad nitride film on a semiconductor substrate having a device isolation region and an active region, etching the pad nitride film to form a nitride film pattern defining a device isolation region, Etching the pad oxide film and the substrate using a nitride film pattern as an etching mask to form a trench in the substrate device isolation region; embedding an insulating film in the trench; and etching the nitride film pattern and the pad oxide film to etch the substrate active region. Forming a silicon growth stop pattern covering the recess channel region, selectively forming an epitaxial silicon film on the exposed substrate active region, and removing the silicon growth stop pattern to form an isolation layer Forming a recess channel region and including the recess channel region Forming a gate on the substrate.
본 발명에 따르면, 리세스 채널 하드마스크용을 기 존재하는 소자분리막의 패드산화막과 패드질화막을 리세스 채널 하드마스크용으로 대신 적용함으로써, 기존의 리세스 채널 하드마스크막 증착시 발생하는 공정 복잡화 및 그로 인한 제조단가 상승 문제를 해결할 수 있다. 또한 SEG 공정을 통하여 액티브 영역상에 에피 실리콘막을 형성함으로써 종래의 리세스 트렌치 식각공정시 액티브 가장자리에 혼(horn)이 발생하는 문제점을 근본적으로 해결할 수 있으며, 이로 인하여 유효채널 길이 확보를 통한 리프레쉬 특성을 가진다According to the present invention, by using the recess channel hard mask instead of the pad oxide film and the pad nitride layer of the existing device isolation layer for the recess channel hard mask, the process complexity that occurs during the deposition of the existing recess channel hard mask film and As a result, the manufacturing cost increase problem can be solved. In addition, by forming an epitaxial silicon layer on the active region through the SEG process, the problem of horns occurring at the active edge during the conventional recess trench etching process can be fundamentally solved. Has
Description
도 1a 내지 도 1c는 종래의 리세스 게이트를 갖는 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views for each process for explaining a method of manufacturing a MOSFET having a conventional recess gate.
도 2a 내지 도 2e는 본 발명에 실시예의 따른 리세스 게이트를 갖는 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views illustrating processes for manufacturing a MOSFET device having a recess gate according to an embodiment of the present invention.
도 3은 종래의 리세스 채널 형성을 나타내는 평면도.3 is a plan view showing conventional recess channel formation.
도 4는 본 발명에 실시예의 따른 실리콘 성장 저지 패턴 형성을 나타내는 평면도.Figure 4 is a plan view showing the silicon growth stop pattern formation according to the embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11 : 실리콘 기판 12 : 패드산화막11
13 : 패드질화막 13a : 패드질화막 패턴13:
14 : 소자분리영역 14a : 소자분리막14:
15 : 에피 실리콘막 16 : 게이트산화막15
17 : 폴리실리콘막 18 : 텅스텐실리사이드막17
19 : 게이트 하드마스크막 A : 실리콘 성장 저지 패턴19: gate hard mask film A: silicon growth jersey pattern
B : 게이트B: gate
본 발명은 모스펫 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 채널(recess channel)공정에 SEG(Selective Epitaxial Growth)공정을 적용한 리세스 게이트(recess gate)를 갖는 모스펫(MOSFET) 소자의 제조방법에 관한 것이다.BACKGROUND OF THE
최근 개발되는 고집적 모스펫 소자의 디자인 룰이 sub-100nm급 레벨로 급격히 감소됨에 따라 그에 대응하는 셀 트랜지스터의 채널길이도 매우 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 셀 트랜지스터 문턱전압 타겟을 구현함에 있어서 공정 및 소자측면에서 기존의 평면형 채널(plannar-channel) 모스펫(MOSFET) 구조로는 소자의 축소에 한계가 있다. 이에, 유효채널 길이를 확보할 수 있는 다양한 형태의 리세스 채널을 가지는 모스펫 소자의 구현이 진행되고 있다.As the design rules of recently developed highly integrated MOSFET devices are rapidly reduced to the sub-100nm level, the channel lengths of corresponding cell transistors are also greatly reduced. As a result, in implementing the cell transistor threshold voltage target required by a specific device, there is a limit to the reduction of the device using a conventional plannar-channel MOSFET structure in terms of process and device. Accordingly, the implementation of a MOSFET device having various types of recess channels capable of securing an effective channel length is progressing.
여기서, 종래의 리세스 게이트를 갖는 모스펫 소자의 제조방법을 도 1a 내지 도 1d 및 도 3을 참조하여 설명하도록 한다. 도 3은 종래의 리세스 채널 형성을 나타내는 평면도이다.Here, a method of manufacturing a MOSFET having a conventional recess gate will be described with reference to FIGS. 1A to 1D and FIG. 3. 3 is a plan view illustrating a conventional recess channel formation.
도 1a를 참조하면, 실리콘 기판(1)상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한 후, 마스크공정 및 식각공정을 실시한다. 그런다음, 상기 실리콘 기판(1)을 식각하여 트렌치를 형성한다. 형성된 트렌치에 산화막(미도시)을 매립시킨후 평탄화공정을 거친다음, 상기 패드질화막과 패드산화막을 제거하여 최종적으로 액티브 영역을 한정하는 소자분리막(2)을 형성한다.Referring to FIG. 1A, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on a
도 1b를 참조하면, 상기 소자분리막(2)이 형성된 실리콘 기판(1) 상에 산화막(3)과 하드마스크용 폴리실리콘막(4)을 형성한 후, 상기 하드마스크용 폴리실리콘막(4)과 산화막(3)을 패터닝하여 리세스 채널이 형성될 기판 영역을 노출시킨다. Referring to FIG. 1B, after the
도 1c를 참조하면, 도 1c는 도 3의 평면도를 X-X'선에 따라 절단하여 도시한 단면도로서, 상기 하드마스크용 폴리실리콘막(3)을 식각마스크로 이용하여 노출된 기판영역을 식각하여 리세스 채널 트렌치(5)를 형성한다. 그 후, 상기 산화막과 하드마스크용 폴리실리콘막은 제거한다. Referring to FIG. 1C, FIG. 1C is a cross-sectional view of the plan view of FIG. 3 taken along line X-X ′, and the exposed substrate region is etched using the
이 후, 도시하지는 않았으나, 상기 리세스 채널 트렌치(5) 상에 리세스 게이트를 형성한 후, 상기 리세스 게이트 양측의 기판 표면 내에 접합영역을 형성하여 모스펫 소자의 제조를 완성한다.Subsequently, although not shown, a recess gate is formed on the
상기 종래의 리세스 채널 모스펫 소자의 형성공정에서 도 1b를 참조하면, 기존의 평탄화 타입의 모스펫 제조공정에 비해 일련의 리세스 채널을 형성하기 위한 마스크 공정을 추가로 진행한다. 이에 따라, 전체 반도체 소자의 제조공정을 복잡하게 할 뿐만 아니라, 결과적으로 제조비용의 증가를 초래하게 된다. 또한, 리세스 채널 식각공정에서 실리콘 기판을 물리적으로 식각하여 제거하는 경우 실리콘 기판표면상의 식각 데미지, 리세스 채널의 쓰러짐 현상 및 엑티브 영역 가장자리의 혼(Horn)등이 발생하는 문제점이 생긴다. 이로 인해, 궁극적으로 반도체 소자의 리프레쉬 특성의 치명적인 저하를 초래하게 된다. Referring to FIG. 1B of the conventional recess channel MOSFET device, a mask process for forming a series of recess channels is further performed as compared to the conventional planarization type MOSFET manufacturing process. This not only complicates the manufacturing process of the entire semiconductor device, but also results in an increase in manufacturing cost. In addition, when the silicon substrate is physically etched and removed in the recess channel etching process, etching damage on the surface of the silicon substrate, a recess phenomenon of the recess channel, and a horn at the edge of the active region may occur. This ultimately leads to a fatal decrease in the refresh characteristics of the semiconductor device.
따라서, 상기한 종래 기술의 제반 문제점을 해결하기 위하여 안출한 것으로, 본 발명의 목적은, 제조공정의 단순화를 통하여 리세스 채널 형성시 발생하는 제조단가 상승을 효과적으로 해결할 수 있는 리세스 게이트를 갖는 모스펫 소자의 제조방법을 제공함에 목적이 있다. Accordingly, an object of the present invention is to solve the above-mentioned problems of the prior art, and an object of the present invention is to provide a MOSFET having a recess gate, which can effectively solve the increase in manufacturing cost, which occurs during the formation of a recess channel, by simplifying the manufacturing process. It is an object to provide a method for manufacturing a device.
또한, 본 발명은, 리세스 채널 트렌치 식각으로 인한 문제점을 근본적으로 해결할 수 있는 리세스 게이트를 갖는 모스펫 소자의 제조방법을 제공함에 그 다른 목적이 있다. Another object of the present invention is to provide a method for manufacturing a MOSFET device having a recess gate that can fundamentally solve a problem due to the recess channel trench etching.
상기와 같은 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 모스펫 소자의 제조방법은, 소자분리영역 및 액티브영역을 갖는 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 식각하여 소자분리영역을 한정하는 질화막 패턴을 형성하는 단계; 상기 질화막 패턴을 식각마스크로 이용해서 패드산화막과 기판을 식각하여 기판 소자분리영역에 트렌치를 형성하는 단계; 상기 트렌치 내에 절연막을 매립시키는 단계; 상기 질화막 패턴 및 패드산화막을 식각하여 기판 액티브영역의 리세스 채널 영역을 가리는 실리콘 성장 저지 패턴을 형성하는 단계; 상기 노출된 기판 액티브영역 상에 선택적으로 에피 실리콘막을 형성하는 단계; 상기 실리콘 성장 저지 패턴을 제거하여 소자분리막을 형성함과 아울러 리세스 영역을 형성하는 단계; 및 상기 리세스 채널 영역을 포함한 기판 상에 게이트를 형성하는 단계;를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing a MOSFET having a recess gate, the method including sequentially forming a pad oxide film and a pad nitride film on a semiconductor substrate having a device isolation region and an active region; Etching the pad nitride layer to form a nitride layer pattern defining an isolation region; Etching the pad oxide layer and the substrate using the nitride layer pattern as an etching mask to form a trench in the substrate device isolation region; Embedding an insulating film in the trench; Etching the nitride layer pattern and the pad oxide layer to form a silicon growth stop pattern covering a recess channel region of a substrate active region; Selectively forming an epi silicon film on the exposed substrate active region; Removing the silicon growth stop pattern to form an isolation layer and a recess region; And forming a gate on the substrate including the recess channel region.
여기서, 상기 패드산화막은 50∼150Å 두께로 형성하며, 패드질화막은 500∼1500Å 두께로 형성하며, 상기 트렌치는 2000∼3000Å 깊이로 형성한다.Here, the pad oxide film is formed to a thickness of 50 ~ 150Å, the pad nitride film is formed to a thickness of 500 ~ 1500Å, the trench is formed to a depth of 2000 ~ 3000Å.
상기 에피 실리콘막은 SEG(Selective Epitaxial Growth)공정으로 500~1500Å 두께로 형성하며, 상기 SEG 공정은 LPCVD(Low Pressure Chemial Vapor Deposition) 또는 UHVCVD(Ultra High Vacuum CVD) 방식으로 수행한다. The epi silicon film is formed to a thickness of 500 to 1500 으로 by a selective epitaxial growth (SEG) process, and the SEG process is performed by low pressure chemical vapor deposition (LPCVD) or ultra high vacuum CVD (UHVCVD).
상기 LPCVD 방식을 이용한 SEG 공정은 전세정 공정을 포함한다. 여기서, 상기 전세정 공정은, HF 또는 BOE 용액을 이용한 익스시튜 습식식각 공정과 800∼900℃에서 1∼5분 동안 진행하는 인시튜 H2 베이크 공정으로 진행한다. The SEG process using the LPCVD method includes a preclean process. In this case, the pre-cleaning process, the Excipit wet etching process using HF or BOE solution and the in-situ H2 bake process proceeds for 1 to 5 minutes at 800 ~ 900 ℃.
상기 LPCVD 방식을 이용한 SEG 공정은 수∼수백Torr의 압력 조건에서 10∼500sccm 의 유량을 갖는 SiH2Cl2의 소오스가스 및 HCl의 반응가스를 사용하여 수행한다.The SEG process using the LPCVD method is performed using a source gas of
상기 UHVCVD 방식을 이용한 SEG 공정은 400∼800℃의 온도 및 수 mTorr∼수 Torr의 압력 조건에서 수∼수십sccm의 유량을 갖는 Si2H6의 소오스가스 및 Cl2의 반응가스를 사용하여 수행한다.The SEG process using the UHVCVD method is performed using a source gas of Si2H6 and a reactant gas of Cl2 having a flow rate of several to several tens of cmcm at a temperature of 400 to 800 ° C and a pressure of several mTorr to several Torr.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2a 내지 도 2e는 본 발명에 실시예의 따른 리세스 게이트를 갖는 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도이며, 도 4는 본 발명에 실시예의 따른 실리콘 성장 저지 패턴 형성을 나타내는 평면도이다.2A to 2E are cross-sectional views illustrating processes of manufacturing a MOSFET device having a recess gate according to an embodiment of the present invention, and FIG. 4 is a plan view illustrating silicon growth stop pattern formation according to an embodiment of the present invention.
도 2a를 참조하면, 소자분리영역 및 액티브영역을 갖는 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성한다. 여기서, 상기 패드산화막 은 50∼150Å 두께로 형성하며, 패드질화막은 500∼1500Å 두께로 형성한다.Referring to FIG. 2A, a
도 2b를 참조하면, 상기 패드질화막(13)을 식각하여 소자분리영역을 한정하는 질화막 패턴(13a)을 형성한 후, 상기 질화막 패턴(13a)을 식각마스크로 이용해서 패드산화막(12)과 기판(11)을 식각하여 트렌치를 형성한다. 그런 다음, 상기 트렌치 내에 절연막을 매립시켜 소자분리영역(14)을 형성한다.시킨다. 여기서, 상기 트렌치는 2000∼3000Å 깊이로 형성한다.Referring to FIG. 2B, after the
도 2c를 참조하면, 도 2c는 도 4의 평면도를 Y-Y' 선에 따라 절단하여 도시한 단면도로서, 상기 질화막 패턴(13a) 및 패드산화막(12)을 식각하여 기판 액티브영역의 리세스 채널 영역을 가리는 실리콘 성장 저지 패턴(A)을 형성한다. Referring to FIG. 2C, FIG. 2C is a cross-sectional view of the plan view of FIG. 4 taken along the line YY ′. The
도 2d를 참조하면, 상기 노출된 기판 액티브영역 상에 선택적으로 에피 실리콘막(15)을 형성한다. 그런 다음, 상기 실리콘 성장 저지 패턴을 제거하여 소자분리막(14a)을 형성함과 아울러 리세스 채널 영역을 형성한다. 그런 다음, 상기 기판 액티브 전면에 게이트산화막(16)을 30∼50Å 두께로 증착한다. 여기서, 상기 에피 실리콘막(15)은 SEG 공정으로 500∼500Å 두께로 형성하며, SEG 공정은 LPCVD 또는 UHVCVD 방식으로 수행한다. Referring to FIG. 2D, an
상기 LPCVD 방식을 이용한 SEG 공정은 전세정 공정을 포함하는데, 상기 전세정 공정은 인시튜(in-situ) 및 익스시튜(ex-situ) 두가지 방식으로 진행한다.The SEG process using the LPCVD method includes a pre-cleaning process, and the pre-cleaning process is performed in two ways, in-situ and ex-situ.
상기 익스시튜 세정은 습식세정으로 유기물 및 산화막의 제거를 목적으로 HF 또는 BOE 용액을 사용하여 진행하고, 인시튜 세정은 LPCVD 장비내에 웨이퍼를 투입한 후, 에피실리콘막 성장 전에 자연산화막 제거와 이전 식각공정에서 발생한 데미 지레이어를 제거할 목적으로 800∼900℃에서 1∼5분 동안 H2 베이크 공정을 진행한다.The ex situ cleaning is performed using a HF or BOE solution for the purpose of removing the organic material and the oxide film by wet cleaning, and the in situ cleaning is performed by removing the natural oxide film before the episilicon film growth after the wafer is placed in the LPCVD equipment. The H2 bake process is performed for 1 to 5 minutes at 800 to 900 ° C. for the purpose of removing the damage layer generated in the etching process.
상기 LPCVD 방식을 이용한 SEG 공정은 수∼수 백Torr의 압력 조건에서 수소가스를 캐리어로 사용하고, 10∼500sccm의 유량을 갖는 SiH2Cl2의 소오스가스 및 HCl의 반응가스를 사용하여 수행한다.The SEG process using the LPCVD method is performed using hydrogen gas as a carrier under pressure conditions of several to several hundred Torr, and using a source gas of
상기 UHVCVD 방식을 이용한 SEG 공정은 400∼800℃의 온도 및 수 mTorr∼수 Torr의 압력 조건에서 수∼수십sccm의 유량을 갖는 Si2H6의 소오스가스 및 Cl2의 반응가스를 사용하여 수행한다.The SEG process using the UHVCVD method is performed using a source gas of Si2H6 and a reactant gas of Cl2 having a flow rate of several to several tens of cmcm at a temperature of 400 to 800 ° C and a pressure of several mTorr to several Torr.
상기 도핑된 에피실리콘막을 형성하는 경우에는 도핑가스로서 N-type 가스(PH3 또는 AsH3) 또는 P-type 가스(BF3 또는 B2H6)를 사용하고, 그 유량은 도핑농도 타겟에 따라 적정한 값으로 설정한다. 단, 동일한 도핑농도 구현시 LPCVD 공정 대비하여 UHV CVD 공정의 경우가 더 낮은 유량을 유지하게 된다.When the doped episilicon film is formed, N-type gas (PH3 or AsH3) or P-type gas (BF3 or B2H6) is used as the doping gas, and the flow rate is set to an appropriate value according to the doping concentration target. However, when the same doping concentration is realized, the UHV CVD process maintains a lower flow rate than the LPCVD process.
도 2e를 참조하면, 상기 기판 결과물 상에 폴리실리콘막(17)과 텅스텐실리사이드막(18) 및 게이트 하드마스크막(19)을 증착한 후, 상기 게이트 하드마스크막(19)과 텅스텐실리사이드막(18)과 폴리실리콘막(17) 및 게이트산화막(16)을 패터닝하여 게이트(B)를 형성한다.Referring to FIG. 2E, after the
여기서 상기 폴리실리콘막(17)은 400∼700Å 두께로 형성하며, 텅스텐실리사이드막은 1000∼1500Å 두께로 형성하며, 게이트 하드마스크막은 2000∼2500Å 두께로 형성한다.The
이 후, 도시하지는 않았지만, 상기 게이트 양측의 기판 표면 내에 접합영역 을 형성하여 본 발명에 따른 모스펫 소자의 제조를 완성한다.Thereafter, although not shown, a junction region is formed in the surface of the substrate on both sides of the gate to complete the manufacture of the MOSFET device according to the present invention.
이상에서와 같이, 본 발명은, 리세스 채널 하드마스크용을 기 존재하는 소자분리막의 패드산화막과 패드질화막을 리세스 채널 하드마스크용으로 대신 적용함으로써, 기존의 리세스 채널 하드마스크막 증착시 발생하는 공정 복잡화 및 그로 인한 제조단가 상승 문제를 해결할 수 있다. 또한 SEG 공정을 통하여 액티브 영역상에 에피 실리콘막을 형성함으로써 종래의 리세스 트렌치 식각공정시 액티브 가장자리에 혼(horn)이 발생하는 문제점을 근본적으로 해결할 수 있으며, 이로 인하여 유효채널길이 확보를 통한 리프레쉬 특성을 가진다. 나아가, 반도체 소자의 특성을 향상 시키는 효과가 있다.As described above, the present invention is generated by depositing an existing isolation channel hard mask layer by applying a pad oxide layer and a pad nitride layer of a device isolation film, which are used for the recess channel hard mask, instead of the recess channel hard mask. The complexity of the process and the resulting increase in manufacturing costs can be solved. In addition, by forming an epitaxial silicon layer on the active region through the SEG process, the problem of horns occurring at the active edge during the conventional recess trench etching process can be fundamentally solved. Has Furthermore, there is an effect of improving the characteristics of the semiconductor device.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
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