KR100596801B1

KR100596801B1 - 반도체 소자 제조용 포토마스크

Info

Publication number: KR100596801B1
Application number: KR1020050041680A
Authority: KR
Inventors: 남병섭
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-05-18
Filing date: 2005-05-18
Publication date: 2006-07-04
Also published as: US20060263700A1

Abstract

본 발명은 어시스트 피쳐의 사용이 어려운 패턴 지역에 대한 포토공정 마진을 확보할 수 있는 반도체 소자 제조용 포토마스크를 개시한다. 개시된 본 발명의 반도체 소자 제조용 포토마스크는, 웨이퍼 상에 라인 엔 스페이서 패턴을 형성하기 위해 사용되는 반도체 소자 제조용 포토마스크에 있어서, 상기 라인 엔 스페이서 패턴에서의 최외곽 패턴에 대응하는 마스크 패턴은 슬라이스 패턴이 구비되어 두 개 이상의 슬라이스된 형태로 구성된 것을 특징으로 한다.

Description

반도체 소자 제조용 포토마스크{Photo mask for semiconductor device manufacture}

도 1은 종래의 반도체 소자 제조용 포토마스크를 도시한 도면.

도 2는 본 발명에 따른 반도체 소자 제조용 포토마스크를 설명하기 위한 도면.

도 3은 본 발명에 따라 호스트 시뮬레이터(HOST simulator)로 시뮬레이션한 결과를 설명하기 위한 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

20 : 포토마스크 22 : 라인 엔 스페이스 패턴

24 : 최외곽 패턴 24a : 슬라이스 인너 패턴

24b : 슬라이스 아우터 패턴 25 : 슬라이스 패턴

본 발명은 반도체 소자 제조용 포토마스크에 관한 것으로, 보다 상세하게는, 어시스트 피쳐의 사용이 어려운 패턴 지역에 대한 공정 마진을 확보할 수 있는 반도체 소자 제조용 포토마스크에 관한 것이다.

주지된 바와 같이, 플래쉬 메모리에서의 드레인 선택 라인(Drain Selective Line; 이하, DSL)과 소오스 선택 라인(Source Selective Line; 이하, SSL)과 같이 라인 엔 스페이스(L/S; Line & Space) 패턴 지역에서의 최외곽 패턴은 포커스 변화에 따른 급격한 임계치수(Critical Dimension; 이하, CD) 변화로 인해 공정 마진(margin)이 거의 없다. 그리고, 이러한 공정상의 제약은 현재까지 어시스트 피쳐(assist feature)를 사용함으로써 해결해 왔다.

도 1은 어시스트 피쳐를 사용한 종래의 반도체 소자 제조용 포토마스크를 도시한 도면으로서, 여기서, 도면부호 2는 L/S 패턴을, 4는 최외곽 패턴을, 5는 어시스트 피쳐를, 그리고, 10은 포토마스크를 각각 나타낸다.

그런데, 반도체 소자의 고집적화와 더불어, 상기 어시스트 피쳐는 다음과 같은 엄격한 사용 제한 조건으로 인해 그 이용이 점차 어려워지고 있다.

첫째, 어시스트 피쳐는 메인 패턴과의 간격 최적화가 필요하다. 이것은 어시스트 피쳐를 메인 패턴과 일정 거리 이상 이격 배치시키면, 간섭 효과가 저하되어 그 사용 효과가 급감하고, 반대로, 간섭효과를 극대화시키기 위해 메인 패턴과의 거리를 너무 가까이 하여 배치하면, 어시스트 피쳐 자체로 인해 스컴(scum)이 발생하기 때문이다.

둘째, 어시스트 피쳐는 그 패턴 크기(size)의 최적화가 필요하다. 이것은 어시스트 피쳐의 적절한 패턴 크기가 선택되어야만 웨이퍼 상에서 스컴이 발생되지 않고 간섭효과의 극대화가 가능해지기 때문이다.

셋째, 어시스트 피쳐는 임의의 포토 공정에 적합한 최적의 어시스트 피쳐 패 턴 크기가 선택되었다 할지라도 마스크 제조사에서 패턴 확인이 가능한 패턴 크기이어야 한다. 즉, 현재까지 마스크 제조사에서 확인이 가능한 수준은 40∼50㎚ 정도인 것으로 알려져 있으며, 이 이하의 패턴 크기는 확인이 어렵다. 그런데, 최근 포토 공정이 KrF(λ=248㎚)에서 ArF(λ=193㎚)로 전환되면서, KrF 공정에서 사용하던 수준의 패턴 크기를 갖는 어시스트 피쳐를 ArF 공정에 적용할 경우, 어시스트 피쳐는 웨이퍼 상에서 대부분 스컴을 발생시키게 된다. 현재 많은 실험과 시뮬레이션을 통해 얻어진 데이터 분석 결과, ArF 공정에서 사용 가능한 수준의 어시스트 피쳐의 패턴 크기는 35㎚ 이하인 것으로 판단되며, 이 정도의 패턴 크기는 마스크 제조사에서 확인이 불가능한 수준의 어시스트 피쳐 크기이다. 그러므로, ArF 공정에 적합한 최적의 어시스트 피쳐 크기는 마스크 제조사에서 패턴 확인이 실질적으로 곤란하다.

한편, 어시스트 피쳐를 사용하는 방법 이외의 공정 마진을 확보할 수 있는 방법으로서 최외곽 패턴 크기를 크게 해서 공정 마진을 확보하는 방법을 들 수 있다. 그러나, 이 방법은 안쪽에 있는 패턴들의 CD 균일도 불량을 유발하는 원인이 되는 바, 실질적으로 이용하기 곤란하다.

따라서, 본 발명은 상기한 바와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 어시스트 피쳐의 사용없이 최외곽 패턴의 설계 변경을 통해 포토 공정의 마진이 확보되도록 한 반도체 소자 제조용 포토마스크를 제공함에 그 목적이 있다.

또한, 본 발명은 어시스트 피쳐의 사용을 배제함으로써 공정마진의 확보가 용이하도록 한 반도체 소자 제조용 포토마스크를 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조용 포토마스크는, 웨이퍼 상에 L/S 패턴을 형성하기 위해 사용되는 반도체 소자 제조용 포토마스크에 있어서 상기 L/S 패턴에서의 최외곽 패턴에 대응하는 마스크 패턴은 슬라이스 패턴이 구비되어 두 개 이상의 슬라이스된 형태로 구성된 것을 특징으로 한다.

여기서, 상기 마스크 패턴은 슬라이스 인너 패턴과 슬라이스 패턴 및 슬라이스 아우터 패턴으로 구성된 것을 특징으로 한다.

상기 슬라이스 인너 패턴은 슬라이스 아우터 패턴 보다 작은 크기를 갖도록 구성된 것을 특징으로 한다.

상기 슬라이스 패턴은 20∼90㎚의 크기, 바람직하게, 40∼50㎚의 크기를 가지며, 라인 형태로 구비된 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2는 본 발명에 따른 반도체 소자 제조용 포토마스크를 설명하기 위한 도면이다.

도시된 바와 같이, 본 발명의 포토마스크(20)는 플래쉬 메모리에서의 DSL 및 SSL과 같이 L/S 패턴(22)을 형성하는데 사용되는 것으로, 상기 L/S 패턴(22)에서의 최외곽 패턴(24)에 대응하는 마스크 패턴이 슬라이스 패턴(25)이 구비되어 두 개 이상의 슬라이스된 형태로 배열되게 구성된 것을 특징으로 한다.

자세하게, 일반적으로 L/S 패턴(22)에서의 최외곽 패턴(24)에 대응하는 마스크 패턴은 상기 최외곽 패턴(24)의 안쪽에 있는 패턴에 대응하는 마스크 패턴 보다 그 CD를 크게 하는데, 이와는 달리, 본 발명은 상기 최외곽 패턴(24)에 대응하는 마스크 패턴을 하나의 패턴으로 구성하지 않고 슬라이스 패턴(25)을 구비시키는 것을 통해 두 개 이상 슬라이스된 형태로 배열한다. 이때, 상기 슬라이스 패턴(25)은 20∼90㎚의 크기(space)를 갖도록 하며, 바람직하게, ArF 노광 공정에 적용하는 포토마스크의 경우에는 40∼50㎚ 정도의 크기를 갖도록 한다.

도 2에서, 도면부호 24a는 슬라이스 인너 패턴(slice inner pattern)을, 그리고, 24b는 슬라이스 아우터 패턴(slice outer pattern)을 각각 나타낸다.

이렇게 하면, 본 발명의 포토마스크(20)는 최외곽 패턴(24)에 대응하는 마스크 패턴의 크기를 작게 할 수 있어서 상기 최외곽 패턴(24) 안쪽 패턴의 CD 균일도를 개선할 수 있으며, 또한, 포토 공정의 DOF 역시 0.05∼0.1㎛ 정도를 개선할 수 있다.

다시말해, 최외곽 패턴(24)이 공정마진이 없다는 것은, 포커스가 변할 때, 스페이스가 넓은 외곽 지역의 CD가 급격히 감소하면서 기준을 벗어나거나 또는 패턴 무너짐(collaps)이 발생됨은 의미한다. 그러나, 본 발명에서와 같이, 최외곽 패턴(24)에 대응하는 마스크 패턴을 슬라이스 패턴(25)으로 슬라이스시켜 구성하면, 최외곽 패턴(24)의 CD가 작아지다가 상기 슬라이스 패턴(25) 근처에서 더 이상 패 턴 CD가 작아지지 않는 스탑(stop) 현상이 발생되면서 CD 변화량이 급격히 감소하게 된다.

그러므로, 본 발명의 포토마스크는 어시스트 피쳐를 사용하지 않고도 L/S 패턴에서의 최외곽 패턴의 공정 마진을 확보할 수 있으며, 상기 최외곽 패턴 안족 패턴의 CD 균일도 또한 개선시킬 수 있다.

도 3 및 하기 식 1은 플래쉬 메모리의 DSL 또는 SSL 지역과 동일한 조건하에서 호스트 시뮬레이터(HOST simulator)로 시뮬레이션한 결과를 도시한 것이다.

도 3 및 하기의 식 1을 참조하면, 베이스 라인(Base Line)은 어시스트 피쳐가 없을 때, 최외곽 패턴에 대응하는 마스크 패턴의 크기를 크게 해서 공정 마진을 확보하는 가장 일반적인 방법을 나타낸다. 이 방법에서의 최외곽 패턴의 포커스 변화량에 따른 CD 변화량(ΔCD)은 24㎚로 매우 크게 나타나고 있다.

반면, 본 발명에서와 같이 L/S 패턴에서의 최외곽 패턴에 대응하는 포토마스크에서의 마스크 패턴을 슬라이스 패턴을 갖는 형태로 구성한 경우, 포커스 변화에 따른 CD 변화량(ΔCD)은 종래와 비교해서 대략 20㎚ 정도 개선되어 -1∼7㎚ 정도로 급격히 개선됨을 알 수 있다.

<식 1>

테스트	패턴 크기 (L/S)			E:인접패턴 거리	F=0.0㎛	F=0.1㎛	포커스 변화에 따른 ΔCD
테스트	A:Line(㎚)	B:slice CD(㎚)	D:Line(㎚)	E:인접패턴 거리	F=0.0㎛	F=0.1㎛	포커스 변화에 따른 ΔCD
Base Line	0	0	298	130	97	73	24
1	74	40	298	100	66	59	7
2	74	40	328	100	83	80	3
3	100	40	278	100	70	67	3
4	110	40	288	80	51	50	1
5	80	40	278	80	65	66	-1
6	80	40	278	100	76	74	3
7	80	40	278	110	93	87	5

이상에서와 같이, 본 발명의 L/S 패턴 지역의 최외곽 패턴에 대응하는 마스크 패턴을 슬라이스 패턴을 구비시켜 슬라이스된 형태로 구성함으로써 어시스트 피쳐의 사용없이도 상기 최외곽 패턴 형성시의 공정 마진을 확보할 수 있다.

또한, 본 발명은 어시스트 피쳐의 사용을 배제함으로써 상기 어시스트 피쳐에 대한 제약을 해결할 수 있으며, 이에 따라, 노광 공정의 마진을 보다 용이하게 확보할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims

웨이퍼 상에 라인 엔 스페이서 패턴을 형성하기 위해 사용되는 반도체 소자 제조용 포토마스크에 있어서,

상기 라인 엔 스페이서 패턴에서의 최외곽 패턴에 대응하는 마스크 패턴은 슬라이스 패턴이 구비되어 두 개 이상의 슬라이스된 형태로 구성된 것을 특징으로 하는 반도체 소자 제조용 포토마스크.
제 1 항에 있어서, 상기 마스크 패턴은 슬라이스 인너 패턴과 슬라이스 패턴 및 슬라이스 아우터 패턴으로 구성된 것을 특징으로 하는 반도체 소자 제조용 포토마스크.
제 1 항에 있어서, 상기 슬라이스 인너 패턴은 슬라이스 아우터 패턴 보다 작은 크기를 갖도록 구성된 것을 특징으로 하는 반도체 소자 제조용 포토마스크.
제 1 항에 있어서, 상기 슬라이스 패턴은 20∼90㎚의 크기를 갖는 것을 특징으로 하는 반도체 소자 제조용 포토마스크.
제 4 항에 있어서, 상기 슬라이스 패턴은 40∼50㎚의 크기를 갖는 것을 특징으로 하는 반도체 소자 제조용 포토마스크.
제 1 항에 있어서, 상기 슬라이스 패턴은 라인 형태로 구비된 것을 특징으로 하는 반도체 소자 제조용 포토마스크.