KR100589039B1 - Capacitor having improved structural stability and enhanced capacitance, and Method for manufacturing the same - Google Patents

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Abstract

개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법이 개시된다. 반도체 기판 상에 콘택 영역을 형성한 후, 반도체 기판 상에 몰드막을 형성한다. 몰드막 중 콘택이 위치하는 부분에 인접하는 스토리지 전극들을 서로 연결하는 안정화 부재를 형성한 후, 안정화 부재의 내벽 및 콘택 영역을 노출시키는 콘택홀을 형성한다. 안정화 부재의 내벽 및 콘택홀의 내벽 상에 콘택 영역에 접촉되는 스토리지 전극을 형성한 다음, 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성한다. LAL 용액에 대하여 우수한 내식성을 갖는 물질로 이루어진 안정화 부재들을 형성하거나, 질화물로 구성된 안정화 부재를 감싸는 산화물로 이루어진 보호 부재를 형성함으로써, 인접하는 스토리지 전극들이 안정화 부재를 통해 서로에 의하여 지지되어 캐패시터의 구조적 안정성 및 캐패시턴스를 향상시킬 수 있다. Disclosed are a capacitor having improved structural stability and improved capacitance and a method of manufacturing the same. After forming the contact region on the semiconductor substrate, a mold film is formed on the semiconductor substrate. After forming a stabilizing member for connecting the storage electrodes adjacent to the portion where the contact is located in the mold film, and forming a contact hole for exposing the inner wall and the contact region of the stabilizing member. A storage electrode in contact with the contact region is formed on the inner wall of the stabilizing member and the inner wall of the contact hole, and then a dielectric film and a plate electrode are sequentially formed on the storage electrode. By forming stabilizing members made of a material having excellent corrosion resistance with respect to the LAL solution, or forming a protective member made of an oxide surrounding the stabilizing member made of nitride, adjacent storage electrodes are supported by each other through the stabilizing member so that the structure of the capacitor Stability and capacitance can be improved.

Description

개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법{Capacitor having improved structural stability and enhanced capacitance, and Method for manufacturing the same}Capacitor having improved structural stability and enhanced capacitance, and Method for manufacturing the same

도 1은 종래의 실린더형 캐패시터의 문제점을 설명하기 위한 개략적인 단면도이다.1 is a schematic cross-sectional view for explaining a problem of a conventional cylindrical capacitor.

도 2a는 종래의 실린더형 캐패시터를 포함하는 반도체 메모리 장치의 단면도이다.2A is a cross-sectional view of a semiconductor memory device including a conventional cylindrical capacitor.

도 2b는 도 2a에 도시한 반도체 메모리 장치 중 캐패시터의 평면도이다.FIG. 2B is a plan view of a capacitor in the semiconductor memory device shown in FIG. 2A.

도 3a 내지 도 15b는 본 발명의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도이다.3A to 15B are cross-sectional views, plan views, and perspective views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

도 16a 내지 도 19b는 본 발명의 다른 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.16A to 19B are cross-sectional views illustrating a method of manufacturing a capacitor according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100：반도체 기판 103：소자 분리막100: semiconductor substrate 103: device isolation film

105：게이트 산화막 107：게이트 도전막 패턴105: gate oxide film 107: gate conductive film pattern

109：게이트 마스크 111：게이트 구조물109 ： gate mask 111 ： gate structure

113, 137：제1 및 제2 스페이서 121：워드 라인113 and 137: first and second spacers 121: word lines

115, 117：제1 및 제2 콘택 영역 125, 127：제1 및 제2 패드115 and 117: first and second contact regions 125 and 127: first and second pads

119, 129, 131, 147：제1 내지 제4 층간 절연막 119, 129, 131, and 147: first to fourth interlayer insulating films

133：비트 라인 도전막 패턴 135：비트 라인 마스크 133: bit line conductive film pattern 135: bit line mask

139：비트 라인 143：제4 패드139: Bit line 143: Fourth pad

149：식각 저지막 151：몰드막149: Etch stopper film 151: Mold film

153：제3 마스크층 155：스토리지 노드 마스크153: Third mask layer 155: Storage node mask

157, 159：제1 및 제2 개구 165, 167：제4 및 제5 콘택홀157 and 159: first and second openings 165 and 167: fourth and fifth contact holes

161, 163：제1 및 제2 폴리실리콘막 패턴 161 and 163: first and second polysilicon film patterns

171, 271：안정화 부재 169, 269： 제5 도전막 171 and 271: stabilizing members 169 and 269: fifth conductive film

173, 273：스토리지 전극173, 273: storage electrode

175, 275：유전막 177, 277：플레이트 전극175 and 275 Dielectric films 177 and 277 Plate electrodes

179, 279：캐패시터 206：보호 부재179 and 279: Capacitor 206: Protective member

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 크게 개선된 구조적 안정성 및 현저하게 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a capacitor having a greatly improved structural stability and a significantly improved capacitance and a method for manufacturing the same.

일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하 고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다. In general, memory semiconductor devices, such as DRAM devices, store information such as data or program instructions, and may read information stored therein and store other information in the device. One memory device usually consists of one transistor and one capacitor. In general, a capacitor included in a DRAM device or the like is composed of a storage electrode, a dielectric film, a plate electrode, and the like. In order to increase the capacity of the memory device including the capacitor, it is very important to increase the capacitance of the capacitor.

현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 하지만, 현재와 같이 0.11㎛ 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 캐패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다.At present, in order to secure the capacitance of the capacitor while decreasing the allowable area per unit cell as the degree of integration of the DRAM device increases to the giga level or more, the shape of the capacitor is initially manufactured in a flat structure, and then gradually becomes a box or cylinder shape. Formed. However, in today's gigabytes or more DRAM devices employing ultra-fine line width technology of 0.11 μm or less, the aspect ratio of the capacitor is inevitably increased to have the capacitance required by the capacitor within the allowable cell area. Accordingly, there is a problem in that a 2-bit short occurs between adjacent capacitors.

도 1은 종래의 실린더 형상을 갖는 캐패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다. 1 is a schematic cross-sectional view for explaining a problem of a capacitor having a conventional cylindrical shape.

도 1을 참조하면, 종래의 실린더형 캐패시터는 반도체 기판(1)에 형성된 콘택 패드(3)에 전기적으로 접촉되는 실린더형 스토리지 전극(9)을 구비한다. 상기 캐패시터의 스토리지 전극(9)은 기판(1) 상에 형성된 절연막(5)을 관통하여 제공되는 콘택 플러그(7)를 통하여 콘택 패드(3)에 전기적으로 연결된다.Referring to FIG. 1, a conventional cylindrical capacitor has a cylindrical storage electrode 9 in electrical contact with a contact pad 3 formed on a semiconductor substrate 1. The storage electrode 9 of the capacitor is electrically connected to the contact pad 3 through a contact plug 7 provided through the insulating film 5 formed on the substrate 1.

그러나, 이와 같은 DRAM 장치의 셀 캐패시턴스를 증가시키기 위해서는 스토 리지 전극(9)의 높이를 증가시켜야 하지만, 스토리지 전극(9)의 높이가 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 스토리지 전극(9)이 쓰러짐으로써, 인접하는 캐패시터들이 서로 연결되는 캐패시터들 간의 2-비트 단락이 발생하게 된다.However, in order to increase the cell capacitance of such a DRAM device, the height of the storage electrode 9 should be increased. However, when the height of the storage electrode 9 becomes too high, the storage electrode 9 is shown as a dotted line. By falling, a 2-bit short circuit occurs between capacitors in which adjacent capacitors are connected to each other.

이러한 문제점을 해결하기 위하여, 미국 공개특허 제2003-85420호에는 빔 형태의 절연 부재를 이용하여 각 캐패시터의 하부 전극을 서로 연결함으로써, 캐패시터의 기계적 강도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법이 개시되어 있다.In order to solve this problem, US Patent Publication No. 2003-85420 discloses a semiconductor memory device and a method of manufacturing the same, which can improve the mechanical strength of the capacitor by connecting the lower electrodes of each capacitor to each other using a beam-type insulating member. Is disclosed.

도 2a는 상기 미국 공개특허에 개시된 반도체 메모리 장치의 단면도를 도시한 것이며, 도 2b는 도 2a에 도시한 반도체 메모리 장치 중 캐패시터의 평면도이다.FIG. 2A illustrates a cross-sectional view of a semiconductor memory device disclosed in the U.S. Patent Application Publication. FIG. 2B is a plan view of a capacitor in the semiconductor memory device illustrated in FIG. 2A.

도 2a 및 도 2b를 참조하면, 반도체 기판(11) 상에 소자 분리막(13)을 형성하여 반도체 기판(11)을 액티브 영역 및 필드 영역으로 구분한 후, 반도체 기판(11)의 액티브 영역에 각기 게이트 산화막 패턴, 게이트 전극 및 마스크 패턴을 포함하는 게이트 구조물들(19)을 형성한다.Referring to FIGS. 2A and 2B, an isolation layer 13 is formed on the semiconductor substrate 11 to divide the semiconductor substrate 11 into an active region and a field region, and then, respectively, in the active region of the semiconductor substrate 11. Gate structures 19 including a gate oxide layer pattern, a gate electrode, and a mask pattern are formed.

게이트 구조물들(19)을 마스크로 이용하여 게이트 구조물들(19) 사이의 반도체 기판(11)의 표면에 불순물을 이온 주입하어 소오스/드레인 영역(15, 17)을 형성함으로써, 반도체 기판(11) 상에 MOS 트랜지스터들을 형성한다.The semiconductor substrate 11 is formed by forming source / drain regions 15 and 17 by implanting impurities into the surface of the semiconductor substrate 11 between the gate structures 19 using the gate structures 19 as masks. MOS transistors are formed on the substrate.

상기 MOS 트랜지스터들이 형성된 반도체 기판(11) 상에 제1 층간 절연막(29)을 형성한 다음, 제1 층간 절연막(29)을 관통하여 소오스/드레인 영역(15, 17)에 각기 접촉되는 캐패시터 플러그(21) 및 비트 라인 플러그(23)를 형성한다. After the first interlayer insulating layer 29 is formed on the semiconductor substrate 11 on which the MOS transistors are formed, the capacitor plug penetrates the first interlayer insulating layer 29 and contacts the source / drain regions 15 and 17, respectively. 21 and bit line plugs 23 are formed.

제1 층간 절연막(29) 상에 제2 층간 절연막(31)을 형성한 후, 제2 층간 절연막(31)을 부분적으로 식각하여 제2 층간 절연막(31)에 비트 라인 플러그(23)에 연결되는 비트 라인 콘택 플러그(25)를 형성한다. 제2 층간 절연막(31) 상에 제3 층간 절연막(33)을 형성하고, 제3 및 제2 층간 절연막(33, 31)을 순차적으로 식각하여, 제3 및 제2 층간 절연막(33, 31)을 관통하여 캐패시터 플러그(21)에 접촉되는 캐패시터 콘택 플러그(27)를 형성한다.After the second interlayer insulating layer 31 is formed on the first interlayer insulating layer 29, the second interlayer insulating layer 31 is partially etched to be connected to the bit line plug 23 to the second interlayer insulating layer 31. The bit line contact plug 25 is formed. The third interlayer insulating film 33 is formed on the second interlayer insulating film 31, and the third and second interlayer insulating films 33 and 31 are sequentially etched to form the third and second interlayer insulating films 33 and 31. The capacitor contact plug 27 is formed to penetrate through and contact the capacitor plug 21.

캐패시터 콘택 플러그(27) 및 제3 층간 절연막(33) 상에 식각 저지막(35)을 형성한 후, 식각 저지막(35)을 식각하여 캐패시터 콘택 플러그(27)를 노출시키는 홀(37)을 형성한다. 상기 홀(37)을 통하여 캐패시터 콘택 플러그(27)에 접촉되는 실린더 형상의 하부 전극(39)을 형성한다. 이 때, 실린더형 하부 전극(39)은 캐패시터 콘택 플러그(27) 및 캐패시터 플러그(21)를 통하여 소오스/드레인 영역(15)에 전기적으로 연결된다.After forming the etch stop layer 35 on the capacitor contact plug 27 and the third interlayer insulating layer 33, the hole stop 37 for etching the etch stop layer 35 to expose the capacitor contact plug 27 is formed. Form. A cylindrical lower electrode 39 is formed to contact the capacitor contact plug 27 through the hole 37. At this time, the cylindrical lower electrode 39 is electrically connected to the source / drain regions 15 through the capacitor contact plug 27 and the capacitor plug 21.

인접하는 캐패시터들의 하부 전극들(39)의 네 측벽들 사이에 하부 전극들(39)을 서로 연결하는 빔 형태의 절연 부재(49)를 형성한 다음, 각 캐패시터의 하부 전극(39) 상에 유전막(41) 및 상부 전극(43)을 순차적으로 형성하여 캐패시터(45)를 완성한다. 이어서, 각 캐패시터(45)의 내부 및 외부에 후속하여 형성되는 상부 배선과의 전기적 절연을 위한 절연막(47)을 형성한다. 이에 따라, 캐패시터들(45)은 그 하부 전극들(105)이 각기 그 네 측벽들 사이에 형성된 빔 형상의 절연 부재들(49)을 통하여 서로 연결된 구조로 형성된다.Between the four sidewalls of the lower electrodes 39 of adjacent capacitors, an insulating member 49 in the form of a beam connecting the lower electrodes 39 to each other is formed, and then a dielectric film is formed on the lower electrodes 39 of each capacitor. The 41 and the upper electrode 43 are sequentially formed to complete the capacitor 45. Subsequently, an insulating film 47 for electrical insulation with the upper wirings formed subsequent to the inside and the outside of each capacitor 45 is formed. Accordingly, the capacitors 45 are formed in a structure in which the lower electrodes 105 are connected to each other through the beam-shaped insulating members 49 respectively formed between the four sidewalls.

그러나 상술한 반도체 메모리 장치에 있어서, 비록 빔 형상의 절연 부재(49)를 적용하여 캐패시터(45)의 기계적 강도를 향상시킬 수는 있으나, 하부 전극들(39)을 서로 연결하기 위하여 다수의 빔 형상의 절연 부재들(49)을 하부 전극들(39)의 네 측벽들 사이에 형성하기 때문에 캐패시터들(45)을 제조하는 공정이 지나치게 복잡해진다. 이에 따라, 반도체 메모리 제조 장치의 제조에 소요되는 비용과 시간이 크게 증가하게 된다. However, in the above-described semiconductor memory device, although the beam-shaped insulating member 49 may be applied to improve the mechanical strength of the capacitor 45, a plurality of beam shapes may be used to connect the lower electrodes 39 to each other. Is formed between the four sidewalls of the lower electrodes 39, making the process of manufacturing the capacitors 45 complicated. As a result, the cost and time required for manufacturing the semiconductor memory manufacturing apparatus are greatly increased.

또한, 도 2a 및 도 2b에 도시한 바와 같이, 캐패시터(45)가 내부 및 외부로 구분되는 복잡한 구조를 가지기 때문에, 이러한 구조를 가지는 캐패시터(45)를 제조하는 과정이 어려워질 뿐만 아니라 캐패시터(45)와 상부 배선과의 전기적 절연을 위한 절연막(47)의 형성 시에도 캐패시터(45)의 내부에는 절연막이 제대로 형성되지 못할 가능성이 매우 높아진다. 더욱이, 이와 같은 캐패시터(45)의 구조의 복잡성은 결국 반도체 메모리 제조 장치의 수율을 저하시키는 문제점을 가져오게 된다.In addition, as shown in FIGS. 2A and 2B, since the capacitor 45 has a complicated structure divided into internal and external, the process of manufacturing the capacitor 45 having such a structure is not only difficult, but also the capacitor 45 Even when the insulating film 47 for electrical insulation between the upper wiring and the upper wiring is formed, there is a high possibility that the insulating film is not properly formed inside the capacitor 45. Moreover, the complexity of the structure of the capacitor 45 thus leads to a problem of lowering the yield of the semiconductor memory manufacturing apparatus.

본 발명의 제1 목적은 간단한 구조를 갖는 안정화 부재를 적용하여 크게 향상된 구조적 안정성을 가지는 동시에 내부 면적의 확장을 통하여 증가된 캐패시턴스를 가지는 캐패시터를 제공하는 것이다.It is a first object of the present invention to provide a capacitor having a greatly improved structural stability by applying a stabilizing member having a simple structure and at the same time having an increased capacitance through expansion of an internal area.

본 발명의 제2 목적은 간단한 공정들을 통하여 안정화 부재를 형성하는 한편 캐패시터의 내부 면적을 확장하여 크게 향상된 구조적 안정성 및 캐패시턴스를 가지는 캐패시터의 제조 방법을 제공하는 것이다.It is a second object of the present invention to provide a method of manufacturing a capacitor having a greatly improved structural stability and capacitance by forming a stabilizing member through simple processes while expanding the internal area of the capacitor.

상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 일 실시예에 따른 캐패시터는, 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 상기 유전막 상에 형성된 플레이트 전극, 그리고 인접하는 스토리지 전극을 서로 연결하기 위하여 상기 스토리지 전극의 상부에 형성되며 LAL 용액에 대하여 내식성을 갖는 물질로 이루어진 안정화 부재를 포함한다. 여기서, 상기 스토리지 전극은 제1불순물로 도핑된 폴리실리콘으로 이루어지고 상기 안정화 부재는 제2 불순물로 도핑된 폴리실리콘으로 이루어진다. 예를 들면, 상기 제1 불순물은 P형이며, 상기 제2 불순물은 N형에 해당된다.In order to achieve the first object of the present invention described above, a capacitor according to an embodiment of the present invention includes a storage electrode, a dielectric film formed on the storage electrode, a plate electrode formed on the dielectric film, and an adjacent storage electrode. It includes a stabilizing member formed on top of the storage electrode for the connection and made of a material having a corrosion resistance to the LAL solution. Here, the storage electrode is made of polysilicon doped with a first impurity and the stabilizing member is made of polysilicon doped with a second impurity. For example, the first impurity is P type, and the second impurity corresponds to N type.

또한, 전술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 다른 실시예에 따른 캐패시터는, 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 상기 유전막 상에 형성된 플레이트 전극, 인접하는 스토리지 전극을 서로 연결하기 위하여 상기 스토리지 전극의 상부에 형성되는 안정화 부재, 그리고 상기 안정화 부재를 감싸는 보호 부재를 포함한다. 여기서, 상기 보호 부재는 LAL 용액에 대하여 내식성을 갖는 물질로 이루어진다.In addition, in order to achieve the first object of the present invention described above, a capacitor according to another preferred embodiment of the present invention includes a storage electrode, a dielectric film formed on the storage electrode, a plate electrode formed on the dielectric film, and an adjacent storage electrode. And a stabilizing member formed on the storage electrode to connect to each other, and a protective member surrounding the stabilizing member. Here, the protective member is made of a material having corrosion resistance to the LAL solution.

전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 캐패시터의 제조 방법에 있어서, 반도체 기판 상에 콘택 영역을 형성한 후, 상기 반도체 기판 상에 몰드막을 형성한다. 이어서, 상기 몰드막 중 상기 콘택이 위치하는 부분에 인접하는 스토리지 전극들을 서로 연결하며 LAL 용액에 대하여 내식성을 갖는 물질을 사용하여 안정화 부재를 형성한다. 계속하여, 상기 안정화 부재의 내벽 및 상기 콘택 영역을 노출시키는 콘택홀을 형성한 다음, 상기 안정화 부재의 내벽 및 상기 콘택홀의 내벽 상에 상기 콘택 영역에 접촉되는 스토리지 전극을 형성한다. 이 후에, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성한다. In order to achieve the above-described second object of the present invention, in the method of manufacturing a capacitor according to a preferred embodiment of the present invention, after forming a contact region on a semiconductor substrate, a mold film is formed on the semiconductor substrate. Subsequently, a stabilizing member is formed by using a material having corrosion resistance to the LAL solution connected to the storage electrodes adjacent to the portion where the contact is located in the mold layer. Subsequently, a contact hole exposing the inner wall of the stabilizing member and the contact region is formed, and then a storage electrode contacting the contact region is formed on the inner wall of the stabilizing member and the inner wall of the contact hole. After that, a dielectric film and a plate electrode are sequentially formed on the storage electrode.

본 발명에 따르면, LAL 용액에 대하여 우수한 내식성을 갖는 물질로 이루어진 안정화 부재를 형성하거나, 질화물로 구성된 안정화 부재를 감싸는 산화물로 이루어진 보호 부재를 형성함으로써, 인접하는 스토리지 전극들이 안정화 부재를 통해 서로에 의하여 지지되어 캐패시터의 구조적 안정성을 향상시킬 수 있다. 이에 따라, 캐패시터가 높은 종횡비를 갖는 경우라 하더라도 캐패시터가 쓰러지는 현상 없이 반도체 장치에 따라 요구되는 적절한 캐패시턴스를 갖는 캐패시터를 구현할 수 있다. 또한, 상부가 확장되는 링형 구조물의 형태를 갖는 안정화 부재 및 보호 부재를 통해 캐패시터의 스토리지 전극의 상부가 확장되는 구조를 갖기 때문에 캐패시터의 캐패시턴스를 증가시킬 수 있다. 스토리지 전극을 위한 콘택홀의 형성 시, 세정 공정을 적용하여 콘택홀의 내부 면적을 확장시킨 후 캐패시터를 형성함으로써, 캐패시터의 면적의 확장을 유도하여 캐패시터의 캐패시턴스를 더욱 증가시킬 수 있다.According to the present invention, by forming a stabilizing member made of a material having excellent corrosion resistance with respect to the LAL solution, or by forming a protective member made of an oxide surrounding the stabilizing member made of nitride, adjacent storage electrodes by each other through the stabilizing member It can be supported to improve the structural stability of the capacitor. Accordingly, even when the capacitor has a high aspect ratio, it is possible to implement a capacitor having an appropriate capacitance required by the semiconductor device without the capacitor falling down. In addition, the capacitance of the capacitor may be increased because the upper portion of the storage electrode of the capacitor is extended through the stabilizing member and the protective member having the form of a ring-shaped structure in which the upper portion is extended. In forming the contact hole for the storage electrode, by applying a cleaning process to expand the inner area of the contact hole and then forming a capacitor, the capacitance of the capacitor can be further increased by inducing the expansion of the area of the capacitor.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 향상된 구조적 안정성 및 증가된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.Hereinafter, a capacitor having an improved structural stability and an increased capacitance and a method of manufacturing the same according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is limited or limited by the following embodiments. It is not.

도 3a 내지 도 15b는 본 발명의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도를 도시한 것이다. 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a 및 도 15a는 반도체 장 치를 비트 라인을 따라 자른 단면도들이며, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b 및 도 15b는 반도체 장치를 워드 라인을 따라 자른 단면도들이다. 도 6c, 도 7c, 도 8c, 도 9c 및 도 12c는 각기 도 6b, 도 7b, 도 8b, 도 9b 및 도 12b에 도시한 반도체 장치의 평면도들이다. 또한, 도 13은 도 12a의 'A' 부분을 확대한 단면도이며, 도 14는 도 12c에 도시한 반도체 장치 중 스토리지 전극 및 안정화 부재를 확대한 사시도이다. 도 3a 내지 도 15b에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.3A to 15B are cross-sectional views, plan views, and perspective views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention. 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, and 15A are cross-sectional views of semiconductor devices taken along bit lines. 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, and 15B are cross-sectional views of semiconductor devices taken along a word line. 6C, 7C, 8C, 9C, and 12C are plan views of the semiconductor device shown in Figs. 6B, 7B, 8B, 9B, and 12B, respectively. FIG. 13 is an enlarged cross-sectional view of part 'A' of FIG. 12A, and FIG. 14 is an enlarged perspective view of the storage electrode and the stabilizing member of the semiconductor device illustrated in FIG. 12C. 3A to 15B, the same reference numerals are used for the same members.

도 3a 및 도 3b는 게이트 구조물(111)을 포함하는 워드 라인(121)이 형성된 반도체 기판(100) 상에 제1 패드(125) 및 제2 패드(127)를 형성하는 단계들을 설명하기 위한 단면도들이다.3A and 3B are cross-sectional views illustrating the steps of forming the first pad 125 and the second pad 127 on the semiconductor substrate 100 on which the word line 121 including the gate structure 111 is formed. admit.

도 3a 및 도 3b를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(103)을 형성하여 반도체 기판(100)에 액티브 영역 및 필드 영역을 정의한다.3A and 3B, a device isolation layer 103 is formed on a semiconductor substrate 100 by using a device isolation process such as a shallow trench device isolation (STI) process or a silicon partial oxidation method (LOCOS). An active region and a field region are defined at 100.

열 산화법(thermal oxidation)이나 화학 기상 증착(CVD) 공정으로 소자 분리막(103)이 형성된 반도체 기판(100) 상에 얇은 두께의 게이트 산화막(도시되지 않음)을 형성한다. 이 경우, 상기 게이트 산화막은 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다.A thin gate oxide film (not shown) is formed on the semiconductor substrate 100 on which the device isolation film 103 is formed by thermal oxidation or chemical vapor deposition (CVD). In this case, the gate oxide film is formed only in the active region defined by the device isolation film 103.

상기 게이트 산화막 상에 제1 도전막(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 순차적으로 형성한다. 상기 제1 도전막 및 제1 마스크층은 각기 게이 트 도전막 및 게이트 마스크층에 해당된다. 여기서, 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전막 패턴(107)으로 패터닝된다. 본 발명의 다른 실시예에 따르면, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 상기 제1 마스크층은 후에 게이트 마스크 패턴(109)으로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(119)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(119)이 산화물로 이루어질 경우, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.A first conductive film (not shown) and a first mask layer (not shown) are sequentially formed on the gate oxide film. The first conductive layer and the first mask layer correspond to the gate conductive layer and the gate mask layer, respectively. Here, the first conductive film is made of polysilicon doped with an impurity, and is subsequently patterned into the gate conductive film pattern 107. According to another embodiment of the present invention, the first conductive layer may be formed of a polyside structure consisting of doped polysilicon and metal silicide. The first mask layer is later patterned with a gate mask pattern 109, and is formed using a material having an etch selectivity with respect to the subsequently formed first interlayer insulating layer 119. For example, when the first interlayer insulating layer 119 is made of oxide, the first mask layer is made of nitride such as silicon nitride.

상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 각기 게이트 산화막 패턴(105), 게이트 도전막 패턴(107) 및 게이트 마스크 패턴(109)을 포함하는 게이트 구조물들(111)을 형성한다. 즉, 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 계속적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(111)을 형성한다. 본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크 패턴(109)을 먼저 형성한다. 이어서, 애싱(ashing) 및 스트리핑(stripping) 공정으로 게이트 마스크 패턴(109) 상의 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크 패턴(109)을 식각 마스크로 이용하여 상기 제1 도 전막 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(105), 게이트 도전막 패턴(107) 및 게이트 마스크 패턴(109)을 포함하는 게이트 구조물들(111)을 형성할 수 있다.After forming a first photoresist pattern (not shown) on the first mask layer, the first mask layer, the first conductive layer, and the gate oxide layer are sequentially formed using the first photoresist pattern as an etching mask. By patterning, gate structures 111 including the gate oxide layer pattern 105, the gate conductive layer pattern 107, and the gate mask pattern 109 are formed on the semiconductor substrate 100, respectively. That is, the gate structures 111 are formed on the semiconductor substrate 100 by continuously patterning the first mask layer, the first conductive layer, and the gate oxide layer using the first photoresist pattern as an etching mask. According to another embodiment of the present invention, the first mask layer is patterned by using the first photoresist pattern as an etching mask, thereby first forming a gate mask pattern 109 on the first conductive layer. Subsequently, the first photoresist pattern on the gate mask pattern 109 is removed by an ashing and stripping process, and then the first conductive layer and the gate oxide layer are formed using the gate mask pattern 109 as an etching mask. By sequentially patterning, the gate structures 111 including the gate oxide layer pattern 105, the gate conductive layer pattern 107, and the gate mask pattern 109 may be formed on the semiconductor substrate 100.

게이트 구조물들(111)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(도시되지 않음)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(111)의 측면에 게이트 스페이서인 제1 스페이서(113)를 형성한다. After forming a first insulating film (not shown) made of nitride such as silicon nitride on the semiconductor substrate 100 on which the gate structures 111 are formed, the first insulating film is anisotropically etched to form the respective gate structures 111. The first spacer 113, which is a gate spacer, is formed on the side surface of the first spacer 113.

개이트 구조물들(111)을 이온 주입 마스크로 이용하여 게이트 구조물들(111) 사이에 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소오스/드레인 영역들인 제1 콘택 영역(115) 및 제2 콘택 영역(117)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 소오스/드레인 영역들에 해당하는 제1 및 제2 콘택 영역들(235, 240) 및 게이트 구조물들(225)을 포함하는 MOS 트랜지스터 구조물들로 이루어진 워드 라인들(212)이 형성된다. The impurity is implanted into the semiconductor substrate 100 exposed between the gate structures 111 by using the gate structures 111 as an ion implantation mask, and then a heat treatment process is performed to thereby perform the semiconductor substrate 100. ), The first contact region 115 and the second contact region 117 are formed as source / drain regions. Accordingly, word lines formed of MOS transistor structures including first and second contact regions 235 and 240 and gate structures 225 corresponding to source / drain regions may be formed on the semiconductor substrate 100. 212) is formed.

소오스/드레인 영역들인 제1 및 제2 콘택 영역들(115, 117)은 캐패시터를 위한 제1 패드(125)와 비트 라인을 위한 제2 패드(127)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소오스/드레인 영역들 가운데 제1 콘택 영역(115)은 제1 패드(125)가 접촉되는 스토리지 노드 콘택 영역에 해당되며, 제2 콘택 영역(117)은 제2 패드(127)가 접속되는 비트 라인 콘택 영역에 해당된다. 본 발명의 다른 실시예에 따르면, 각 게이트 구조물들(111)의 측벽 에 제1 스페이서(113)를 형성하기 전에, 게이트 구조물들(111) 사이에 노출되는 반도체 기판(100)에 낮은 농도의 불순물을 1차적으로 이온 주입한다. 다음에, 게이트 구조물들(111)의 측벽에 제1 스페이서(113)를 형성한 후, 상기 1차 이온 주입된 반도체 기판(100)에 높은 농도의 불순물을 2차적으로 이온 주입하여 LDD 구조를 갖는 소오스/드레인 영역인 제1 및 제2 콘택 영역(115, 117)을 형성할 수 있다.The first and second contact regions 115 and 117, which are source / drain regions, have a capacitor contact region and a bit line contact in which the first pad 125 for a capacitor and the second pad 127 for a bit line are respectively contacted. It is divided into areas. For example, the first contact region 115 among the source / drain regions may correspond to a storage node contact region where the first pad 125 contacts, and the second contact region 117 may include a second pad 127. It corresponds to the bit line contact region to be connected. According to another embodiment of the present invention, before forming the first spacers 113 on the sidewalls of the gate structures 111, impurities of low concentration in the semiconductor substrate 100 exposed between the gate structures 111. Is ion implanted primarily. Next, after the first spacer 113 is formed on the sidewalls of the gate structures 111, a high concentration of impurities are secondarily implanted into the first ion implanted semiconductor substrate 100 to have an LDD structure. First and second contact regions 115 and 117 may be formed as source / drain regions.

상기 반도체 기판(100)의 액티브 영역에 형성된 워드 라인들(121)은 각기 그 측벽에 형성된 게이트 스페이서인 제1 스페이서(113)에 의하여 인접하는 워드 라인들(121)과 서로 전기적으로 분리된다. 즉, 각 워드 라인들(121)의 상부 및 측면에는 절연물로 구성된 게이트 마스크 패턴(109) 및 제1 스페이서(113)가 형성되기 때문에 인접하는 워드 라인들(121)은 서로 전기적으로 절연된다.The word lines 121 formed in the active region of the semiconductor substrate 100 are electrically separated from the adjacent word lines 121 by the first spacers 113, which are gate spacers formed on the sidewalls, respectively. That is, since the gate mask pattern 109 made of an insulator and the first spacer 113 are formed on the top and side surfaces of the word lines 121, the adjacent word lines 121 are electrically insulated from each other.

다시 도 3a 및 도 3b를 참조하면, 상기 워드 라인들(121)을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(119)을 형성한다. 제1 층간 절연막(119)은 BPSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다.3A and 3B, the first interlayer insulating layer 119 made of oxide is formed on the entire surface of the semiconductor substrate 100 while covering the word lines 121. The first interlayer insulating film 119 is formed using BPSG, USG, SOG or HDP-CVD oxide.

화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(119)의 상부를 식각함으로써, 제1 층간 절연막(119)의 상면을 평탄화시킨다. 이 경우, 제1 층간 절연막(119)은 워드 라인(121)의 상면으로부터 소정의 높이로 형성된다. 본 발명의 다른 실시예에 따르면, 워드 라인들(121)의 상면이 노출될 때까지 제1 층간 절연막(119)을 식각하여 제1 층간 절연막(119)의 상면을 평탄화할 수 있다.The upper surface of the first interlayer insulating film 119 is etched by using a chemical mechanical polishing (CMP) process, an etch back process, or a process combining a chemical mechanical polishing and an etch back to planarize the upper surface of the first interlayer insulating film 119. . In this case, the first interlayer insulating film 119 is formed at a predetermined height from the top surface of the word line 121. According to another embodiment of the present invention, the first interlayer insulating layer 119 may be etched until the top surfaces of the word lines 121 are exposed to planarize the top surfaces of the first interlayer insulating layer 119.

전술한 바와 같이, 평탄화된 제1 층간 절연막(119) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(119)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(119)에 반도체 기판(100)에 형성된 제1 및 제2 콘택 영역(115, 117)을 노출시키는 제1 콘택홀들(123)을 형성한다. 바람직하게는, 산화물로 이루어진 제1 층간 절연막(119)을 식각할 때, 질화물로 이루어진 워드 라인들(121)의 게이트 마스크 패턴(109)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(119)을 식각한다. 이에 따라, 제1 콘택홀들(123)이 워드 라인(121)에 대하여 자기 정렬(self-alignment)되면서 반도체 기판(100)에 형성된 제1 및 제2 콘택 영역(115, 117)을 노출시킨다. 이 경우, 제1 콘택홀들(123) 가운데 일부는 스토리지 노드 콘택 영역인 제1 콘택 영역(115)을 노출시키며, 제1 콘택홀들(123) 중 나머지는 비트 라인 콘택 영역인 제2 콘택 영역(117)을 노출시킨다.As described above, after forming a second photoresist pattern (not shown) on the planarized first interlayer insulating layer 119, the first interlayer insulating layer 119 is formed using the second photoresist pattern as an etching mask. Is partially anisotropically etched to form first contact holes 123 exposing the first and second contact regions 115 and 117 formed in the semiconductor substrate 100 in the first interlayer insulating layer 119. Preferably, when etching the first interlayer insulating layer 119 made of an oxide, the first interlayer insulating layer 119 may be formed using an etching gas having a high etching selectivity with respect to the gate mask pattern 109 of the word lines 121 made of nitride. The interlayer insulating film 119 is etched. Accordingly, the first contact holes 123 are self-aligned with respect to the word line 121 to expose the first and second contact regions 115 and 117 formed in the semiconductor substrate 100. In this case, some of the first contact holes 123 expose the first contact area 115, which is a storage node contact area, and the remaining of the first contact holes 123, a second contact area that is a bit line contact area. Expose (117).

상기 제2 포토레지스트 패턴을 애싱 및 스트립 공정을 통하여 제거한 다음, 제1 및 제2 콘택 영역(115, 117)을 노출시키는 제1 콘택홀들(123)을 채우면서 제1 층간 절연막(119) 상에 제2 도전막(도시되지 않음)을 형성한다. 여기서, 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다.The second photoresist pattern is removed through an ashing and stripping process, and then the first contact holes 123 exposing the first and second contact regions 115 and 117 are filled on the first interlayer insulating layer 119. A second conductive film (not shown) is formed in the film. Here, the second conductive film is formed using polysilicon or metal doped with a high concentration of impurities.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(119)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 각기 제1 콘택홀들(123)을 매립하는 자기 정렬된 콘택(SAC) 패드인 제1 패드(125) 및 제2 패드(127)를 형성한다. 이 경우, 제1 스토리지 노드 콘택 패드인 제1 패드(125)는 스토리지 노드 콘택 영역인 제1 콘택 영역(115)에 접촉되며, 제1 비트 라인 콘택 패드인 제2 패드(127)는 비트 라인 콘택 영역인 제2 콘택 영역(117)에 접촉된다. 즉, 제1 패드(125)는 캐패시터의 스토리지 노드 콘택 영역에 접촉되며, 제2 패드(127)는 비트 라인 콘택 영역에 접촉된다. 본 발명의 다른 실시예에 있어서, 제1 층간 절연막(119)을 워드 라인들(121)의 상면이 노출될 때까지 평탄화시킨 경우, 상기 제2 도전막을 워드 라인들(121)의 상면이 노출될 때까지 식각하여 제1 및 제2 콘택 영역(115, 117)에 각기 접촉되는 자기 정렬된(SAC) 패드인 제1 및 제2 패드(125, 127)를 형성할 수 있다.The first conductive hole may be etched by etching the second conductive layer until the top surface of the planarized first interlayer insulating layer 119 is exposed using a chemical mechanical polishing process, an etch back process, or a combination of chemical mechanical polishing and etch back. The first pad 125 and the second pad 127, which are self-aligned contact (SAC) pads that fill the fields 123, are formed. In this case, the first pad 125, which is a first storage node contact pad, contacts the first contact region 115, which is a storage node contact area, and the second pad 127, which is a first bit line contact pad, is a bit line contact. The second contact region 117 is an area. That is, the first pad 125 is in contact with the storage node contact area of the capacitor, and the second pad 127 is in contact with the bit line contact area. In another embodiment of the present invention, when the first interlayer insulating layer 119 is planarized until the top surfaces of the word lines 121 are exposed, the top surfaces of the word lines 121 may be exposed. The first and second pads 125 and 127 may be formed to be self-aligned (SAC) pads which are in contact with the first and second contact regions 115 and 117, respectively.

도 4a 및 도 4b는 반도체 기판(100) 상에 비트 라인(139) 및 제4 패드(143)를 형성하는 단계들을 설명하기 위한 단면도들이다.4A and 4B are cross-sectional views for describing the steps of forming the bit line 139 and the fourth pad 143 on the semiconductor substrate 100.

도 4a 및 도 4b를 참조하면, 제1 및 제2 패드(125, 127)를 포함하는 제1 층간 절연막(119) 상에 제2 층간 절연막(129)을 형성한다. 제2 층간 절연막(129)은 후속하여 형성되는 비트 라인(139)과 제1 패드(125)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(129)은 BPSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 이 경우, 제1 및 제2 층간 절연막(119, 129)은 상술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 또한, 제1 및 제2 층간 절연막(119, 129)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수도 있다.4A and 4B, a second interlayer insulating layer 129 is formed on the first interlayer insulating layer 119 including the first and second pads 125 and 127. The second interlayer insulating layer 129 electrically insulates the subsequently formed bit line 139 and the first pad 125 from each other. The second interlayer insulating film 129 is formed using BPSG, USG, SOG or HDP-CVD oxide. In this case, the first and second interlayer insulating films 119 and 129 may be formed using the same material among the above-described oxides. In addition, the first and second interlayer insulating layers 119 and 129 may be formed using different materials among the oxides.

후속하여 진행되는 사진 식각 공정의 공정 마진을 확보하기 위하여, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(129)을 식각함으로써, 제2 층간 절연막(129)의 상면을 평탄화시킨다.In order to secure a process margin of a subsequent photolithography process, the second interlayer insulating layer 129 is etched by using a chemical mechanical polishing process, an etch back process, or a process combining a chemical mechanical polishing and an etch back. The upper surface of the interlayer insulating film 129 is planarized.

다음에, 제2 층간 절연막(129) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(129)을 부분적으로 식각함으로써, 제2 층간 절연막(129)에 제1 층간 절연막(119)에 매립된 제2 패드(127)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인(139)과 제2 패드(127)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다. 본 발명의 다른 실시예에 따르면, 상술한 사진 식각 공정의 공정 마진을 보다 충분하게 확보하기 위하여 제2 층간 절연막(129)과 상기 제3 포토레지스트 패턴 사이에 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 제1 반사 방지막(ARL)을 추가적으로 형성한 후, 전술한 사진 식각 공정을 진행하여 상기 제2 콘택홀을 형성할 수 있다.Next, after forming a third photoresist pattern (not shown) on the second interlayer insulating layer 129, the second interlayer insulating layer 129 is partially etched using the third photoresist pattern as an etching mask. As a result, a second contact hole (not shown) is formed in the second interlayer insulating layer 129 to expose the second pad 127 embedded in the first interlayer insulating layer 119. The second contact hole corresponds to a bit line contact hole for electrically connecting the subsequently formed bit line 139 and the second pad 127 to each other. According to another exemplary embodiment of the present invention, silicon oxide, silicon nitride, or silicon oxynitride is interposed between the second interlayer insulating layer 129 and the third photoresist pattern in order to sufficiently secure the process margin of the photolithography process described above. After the first anti-reflection film ARL is formed, the second contact hole may be formed by performing the photolithography process described above.

다시 도 4a 및 도 4b를 참조하면, 상기 제3 포토레지스트 패턴을 애싱 및 스트립 공정을 이용하여 제거한 다음, 비트 라인 콘택홀인 상기 제2 콘택홀을 채우면서 제2 층간 절연막(129) 상에 제3 도전막(도시되지 않음) 및 제2 마스크층(도시되지 않음)을 차례로 형성한다. 상기 제3 도전막 및 제2 마스크층은 후에 각기 비트 라인 도전막 패턴(133) 및 비트 라인 마스크(135)로 패터닝된다.Referring again to FIGS. 4A and 4B, the third photoresist pattern is removed using an ashing and strip process, and then a third layer is formed on the second interlayer insulating layer 129 while filling the second contact hole, which is a bit line contact hole. A conductive film (not shown) and a second mask layer (not shown) are formed in this order. The third conductive layer and the second mask layer are later patterned with a bit line conductive layer pattern 133 and a bit line mask 135, respectively.

상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 순차적으로 패터닝함으로써, 비트 라인 콘택홀인 상기 제2 콘택홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에 제2 층간 절연막(129) 상에 비 트 라인 도전막 패턴(133) 및 비트 라인 마스크(135)를 포함하는 비트 라인(139)을 형성한다. 상기 제3 패드는 비트 라인(139)과 제1 비트 라인 콘택 패드인 제2 패드(127)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다. After forming a fourth photoresist pattern (not shown) on the second mask layer, by sequentially patterning the second mask layer and the third conductive layer using the fourth photoresist pattern as an etching mask, A third pad (not shown) filling the second contact hole, which is a line contact hole, is formed, and a bit line conductive layer pattern 133 and a bit line mask 135 are formed on the second interlayer insulating layer 129. Bit line 139 is formed. The third pad corresponds to a second bit line contact pad that electrically connects the bit line 139 and the second pad 127 that is the first bit line contact pad to each other.

비트 라인 도전막 패턴(133)은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 이루어진다. 이 경우, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 비트 라인 마스크(135)는 후속하는 스토리지 노드 콘택홀인 제4 콘택홀(165)(도 9a 및 도 9b 참조)을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(133)을 보호하는 역할을 수행한다. 이 경우, 비트 라인 마스크(135)는 산화물로 구성된 제4 층간 절연막(147) 및 몰드막(151)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(135)는 실리콘 질화물과 같은 질화물로 이루어진다. 본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층을 패터닝함으로써, 상기 제3 도전막 상에 비트 라인 마스크(135)를 먼저 형성한다. 상기 제4 포토레지스트 패턴을 제거한 후, 비트 라인 마스크(135)를 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써, 제2 층간 절연막(129) 상에 비트 라인 도전막 패턴(133)을 형성할 수 있다. 이 경우, 제2 층간 절연막(129)에 형성된 상기 제2 콘택홀을 매립하여 비트 라인 도전막 패턴(133)과 제2 패드(127)를 전기적으로 연결하는 제2 비트 라인 콘택 패드인 상기 제3 패드가 동시에 형성된다. 또한, 본 발명의 또 다른 실시예에 따르면, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(129) 상에 추가적인 도전막을 형성한 후, 제2 층간 절연막(129)의 상면이 노출될 때까지 상기 도전막을 식각하여 제1 비트 라인 콘택 패드인 제2 패드(127)에 접촉되는 제2 비트 라인 콘택 패드인 상기 제3 패드를 먼저 형성한다. 다음에, 상기 제3 패드가 형성된 제2 층간 절연막(129) 상에 상기 제3 도전막 및 제2 마스크층을 형성한 후, 상기 제3 도전막 및 제2 마스크층을 패터닝하여 비트 라인(139)을 형성할 수 있다. 즉, 비트 라인 콘택 패드인 상기 제3 패드를 노출시키는 비트 라인 콘택홀인 상기 제2 콘택홀을 채우면서 제2 층간 절연막(129) 상에 티타늄/티타늄 질화물로 이루어진 장벽 금속막 및 텅스텐으로 이루어진 금속막을 순차적으로 형성한 후, 화학 기계적 연마 공정 또는 에치 백 공정으로 제2 층간 절연막(129)의 상부가 노출될 때까지 상기 장벽 금속막 및 금속막을 식각하여 상기 제2 콘택홀을 매립하는 비트 라인 콘택 플러그에 해당되는 제3 패드를 형성한다. 이에 따라, 상기 제3 패드는 제2 패드(127)에 연결된다. 이어서, 상기 제3 패드 상에 텅스텐과 같은 금속으로 이루어진 제3 도전막 및 제2 마스크층을 형성한 다음, 상기 제3 도전막 및 제2 마스크층을 패터닝하여, 비트 라인 도전막 패턴(133) 및 비트 라인 마스크(135)로 구성되는 비트 라인(139)을 형성한다. 이 경우에는, 비트 라인 도전막 패턴(133)이 하나의 금속막으로 이루어진다.The bit line conductive film pattern 133 is generally composed of a first layer made of a metal and a second layer made of a metal compound. In this case, the first layer is made of titanium / titanium nitride (Ti / TiN), and the second layer is made of tungsten (W). The bit line mask 135 serves to protect the bit line conductive layer pattern 133 during an etching process for forming a fourth contact hole 165 (see FIGS. 9A and 9B), which is a subsequent storage node contact hole. . In this case, the bit line mask 135 is made of a material having an etch selectivity with respect to the fourth interlayer insulating layer 147 and the mold layer 151 made of oxide. For example, the bit line mask 135 is made of nitride, such as silicon nitride. According to another embodiment of the present invention, the second mask layer is patterned by using the fourth photoresist pattern as an etching mask, thereby first forming a bit line mask 135 on the third conductive layer. After removing the fourth photoresist pattern, the third conductive layer is patterned using the bit line mask 135 as an etching mask, thereby forming the bit line conductive layer pattern 133 on the second interlayer insulating layer 129. Can be. In this case, the third bit line contact pads electrically filling the second contact holes formed in the second interlayer insulating layer 129 to electrically connect the bit line conductive layer pattern 133 and the second pad 127. The pads are formed at the same time. Further, according to another embodiment of the present invention, after forming an additional conductive film on the second interlayer insulating film 129 while filling the second contact hole, until the top surface of the second interlayer insulating film 129 is exposed The conductive layer is etched to first form the third pad, which is the second bit line contact pad, which is in contact with the second pad 127, which is the first bit line contact pad. Next, after the third conductive film and the second mask layer are formed on the second interlayer insulating film 129 having the third pad formed thereon, the third conductive film and the second mask layer are patterned to form a bit line 139. ) Can be formed. That is, a barrier metal film made of titanium / titanium nitride and a metal film made of tungsten are formed on the second interlayer insulating film 129 while filling the second contact hole, which is a bit line contact hole exposing the third pad, which is a bit line contact pad. After sequentially forming, a bit line contact plug for etching the barrier metal layer and the metal layer to fill the second contact hole until the upper portion of the second interlayer insulating layer 129 is exposed by a chemical mechanical polishing process or an etch back process. To form a third pad corresponding to the. Accordingly, the third pad is connected to the second pad 127. Subsequently, a third conductive layer and a second mask layer made of a metal such as tungsten are formed on the third pad, and then the third conductive layer and the second mask layer are patterned to form the bit line conductive layer pattern 133. And a bit line 139 formed of a bit line mask 135. In this case, the bit line conductive film pattern 133 is made of one metal film.

다시 도 4a 및 도 4b를 참조하면, 비트 라인들(139) 및 제2 층간 절연막(129) 상에 제2 절연막(도시되지 않음)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인(139)의 측벽에 비트 라인 스페이서인 제2 스페이서(137)를 형성한다. 제2 스페이서(137)는 제2 스토리지 노드 콘택 패드인 제4 패드(143)를 형성하는 동안 비트 라인(139)을 보호하기 위하여 제2 층간 절연막(129) 및 후속하 여 형성되는 제3 층간 절연막(131)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 제2 스페이서(137)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.4A and 4B, after forming a second insulating film (not shown) on the bit lines 139 and the second interlayer insulating film 129, the second insulating film is anisotropically etched to form each bit line ( A second spacer 137, which is a bit line spacer, is formed on the sidewall of the 139. The second spacer 137 is formed of the second interlayer insulating layer 129 and subsequently formed of the third interlayer insulating layer 129 to protect the bit lines 139 while forming the fourth pad 143 which is the second storage node contact pad. And a material having an etching selectivity with respect to 131. For example, the second spacer 137 is formed using a nitride such as silicon nitride.

측벽에 제2 스페이서(137)가 형성된 비트 라인(139)을 덮으면서 제2 층간 절연막(129) 상에 제3 층간 절연막(131)을 형성한다. 제3 층간 절연막(131)은 BPSG, USG, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 전술한 바와 같이, 제3 층간 절연막(131)은 제2 층간 절연막(129)과 동일한 물질을 사용하여 형성할 수 있으며, 또한, 제3 층간 절연막(131)은 제2 층간 절연막(129)과 다른 물질을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 비트 라인들(139) 사이의 갭(gap)을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(131)을 형성한다.The third interlayer insulating layer 131 is formed on the second interlayer insulating layer 129 while covering the bit line 139 having the second spacer 137 formed on the sidewall. The third interlayer insulating film 131 is formed of an oxide such as BPSG, USG, SOG, or HDP-CVD oxide. As described above, the third interlayer insulating film 131 may be formed using the same material as the second interlayer insulating film 129, and the third interlayer insulating film 131 may be different from the second interlayer insulating film 129. It can also be formed using materials. Preferably, the third interlayer insulating layer 131 is formed using HDP-CVD oxide capable of filling gaps between the bit lines 139 without voids while being deposited at a low temperature.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인(139)의 비트 라인 마스크(135)의 상면이 노출될 때까지 제3 층간 절연막(131)을 식각하여 제3 층간 절연막(131)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 비트 라인 마스크(135)를 노출시키지 않고 제3 층간 절연막(131)이 비트 라인(139) 상에서 소정의 두께를 가지도록 제3 층간 절연막(131)을 평탄화시킬 수도 있다. 본 발명의 또 다른 실시예에 따르면, 인접하는 비트 라인(139)들 사이에 위치하는 제3 층간 절연막(131) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(139) 및 제2 층간 절연막(129) 상에 약 50∼200Å 정도의 두께를 갖는 질화물로 이루어진 추가적인 절연막을 형성한 다음, 이러한 추가적인 절연막 상에 제3 층간 절연막(131)을 형성할 수도 있다.The third interlayer insulating layer 131 is etched by etching the upper surface of the bit line mask 135 of the bit line 139 by a chemical mechanical polishing process, an etch back process, or a combination of chemical mechanical polishing and etch back. The upper surface of the three interlayer insulating film 131 is planarized. According to another exemplary embodiment of the present invention, the third interlayer insulating film 131 may be planarized so that the third interlayer insulating film 131 has a predetermined thickness on the bit line 139 without exposing the bit line mask 135. have. According to another embodiment of the present invention, in order to prevent the occurrence of voids in the third interlayer insulating layer 131 positioned between the adjacent bit lines 139, the bit line 139 and the second interlayer insulating layer An additional insulating film made of nitride having a thickness of about 50 to 200 Å may be formed on 129, and then a third interlayer insulating film 131 may be formed on the additional insulating film.

상술한 바와 같이 평탄화된 제3 층간 절연막(131) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(131) 및 제2 층간 절연막(129)을 부분적으로 식각함으로써, 제1 스토리지 노드 콘택 패드인 제1 패드들(115)을 노출시키는 제3 콘택홀들(141)을 형성한다. 제3 콘택홀들(141)은 제1 스토리지 노드 콘택홀들에 해당된다. 이 경우, 제3 콘택홀들(141)은 비트 라인(139)의 측벽에 형성된 제2 스페이서(137)에 의하여 자기 정렬 방식으로 형성된다. 본 발명의 다른 실시예에 따르면, 후속하는 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(131) 상에 제2 반사 방지막(ARL)을 추가적으로 형성한 후, 전술한 사진 식각 공정을 진행할 수 있다. 본 발명의 또 다른 실시예에 따르면, 제1 스토리지 노드 콘택홀들인 제3 콘택홀들(141)을 형성한 다음, 추가적인 세정 공정을 수행하여 제3 콘택홀들(141)을 통해 노출되는 제1 스토리지 노드 콘택 패드인 제1 패드들(115)의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.After forming a fifth photoresist pattern (not shown) on the planarized third interlayer insulating layer 131 as described above, the third interlayer insulating layer 131 and the fifth photoresist pattern are used as an etching mask. By partially etching the second interlayer insulating layer 129, third contact holes 141 exposing the first pads 115, which are the first storage node contact pads, are formed. The third contact holes 141 correspond to the first storage node contact holes. In this case, the third contact holes 141 are formed in a self-aligned manner by the second spacer 137 formed on the sidewall of the bit line 139. According to another embodiment of the present invention, the second anti-reflection film ARL is additionally formed on the third interlayer insulating layer 131 to secure the process margin of the subsequent photolithography process, and then the photolithography process described above is performed. You can proceed. According to another embodiment of the present invention, after forming the third contact holes 141 that are the first storage node contact holes, the first contact exposed through the third contact holes 141 by performing an additional cleaning process. A natural oxide film, a polymer, or various foreign substances on the surfaces of the first pads 115, which are storage node contact pads, may be removed.

제3 콘택홀들(141)을 채우면서 제3 층간 절연막(131) 상에 제4 도전막을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(131) 및 비트 라인(139)의 상면이 노출될 때까지 상기 제4 도전막을 식각하여 제3 콘택홀들(141) 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(143)를 형성한다. 제4 패드(143)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어진다. 제4 패드(143)는 제1 스토리지 노드 콘택 패드인 제1 패드(115)와 후속하여 형성되는 스토리지 전극(173)(도 12a 및 도 12b 참조)을 서로 전기적으로 연결시키는 역할을 한다. 이에 따라, 스토리지 전극(173)은 제4 패드(143) 및 제1 패드(115)를 통하여 스토리지 노드 콘택 영역인 제1 콘택 영역(115)에 전기적으로 연결된다. After forming the fourth conductive layer on the third interlayer insulating layer 131 while filling the third contact holes 141, the third interlayer insulating layer 131 is formed by using a chemical mechanical polishing process, an etch back process, or a combination thereof. And the fourth conductive layer is etched until the top surface of the bit line 139 is exposed to form a fourth pad 143 which is a second storage node contact pad, respectively, in the third contact holes 141. The fourth pad 143 is generally made of polysilicon doped with impurities. The fourth pad 143 serves to electrically connect the first pad 115, which is the first storage node contact pad, and the storage electrode 173 (see FIGS. 12A and 12B) formed subsequently to each other. Accordingly, the storage electrode 173 is electrically connected to the first contact region 115, which is a storage node contact region, through the fourth pad 143 and the first pad 115.

도 5a 및 도 5b는 몰드막(151) 및 제3 마스크층(153)을 형성하는 단계들을 설명하기 위한 단면도들이다.5A and 5B are cross-sectional views for describing steps of forming the mold layer 151 and the third mask layer 153.

도 5a 및 도 5b를 참조하면, 제2 스토리지 노드 콘택 패드인 제4 패드(137), 비트 라인(139) 및 제3 층간 절연막(131) 상에 BPSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 제4 층간 절연막(147)을 형성한다. 제4 층간 절연막(147)은 비트 라인(139)과 후속하여 형성되는 스토리지 전극(173)을 서로 전기적으로 분리시키는 역할을 한다. 전술한 바와 마찬가지로, 제4 층간 절연막(147)은 제3 층간 절연막(131) 및/또는 제2 층간 절연막(129)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제4 층간 절연막(147)은 제3 층간 절연막(131) 및/또는 제2 층간 절연막(129)과 상이한 물질을 사용하여 형성할 수도 있다.5A and 5B, BPSG, USG, SOG, or HDP-CVD oxide is used on the fourth pad 137, the bit line 139, and the third interlayer insulating layer 131, which are the second storage node contact pads. The fourth interlayer insulating film 147 is formed. The fourth interlayer insulating layer 147 serves to electrically separate the bit line 139 and the subsequently formed storage electrode 173 from each other. As described above, the fourth interlayer insulating layer 147 may be formed using the same material as the third interlayer insulating layer 131 and / or the second interlayer insulating layer 129. In addition, the fourth interlayer insulating layer 147 may be formed using a material different from that of the third interlayer insulating layer 131 and / or the second interlayer insulating layer 129.

제4 층간 절연막(147) 상에 식각 저지막(149)을 형성한다. 식각 저지막(149)은 제4 층간 절연막(147) 및 몰드막(151)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(149)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(147)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(147) 상에 식각 저지막(149)을 형성할 수 있다.An etch stop layer 149 is formed on the fourth interlayer insulating layer 147. The etch stop layer 149 is formed using a material having an etch selectivity with respect to the fourth interlayer insulating layer 147 and the mold layer 151. For example, the etch stop layer 149 is formed using a nitride such as silicon nitride. According to another embodiment of the present invention, the upper surface of the fourth interlayer insulating film 147 is planarized using a chemical mechanical polishing process, an etch back process, or a combination thereof, and then on the planarized fourth interlayer insulating film 147. An etch stop layer 149 may be formed.

식각 저지막(149) 상에 스토리지 전극(173)을 위한 몰드막(151)을 형성한다. 몰드막(151)은 TEOS, HDP-CVD 산화물, USG, BPSG 또는 SOG를 사용하여 형성한다. 이 경우, 몰드막(151)은 식각 저지막(149)의 상면을 기준으로 약 5,000∼50,000Å 정도의 두께를 갖도록 형성된다. 본 발명에 있어서, 이러한 몰드막(151)의 두께는 캐패시터(179)(도 15a 및 도 15b 참조)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 즉, 캐패시터(179)의 높이는 몰드막(151)의 두께에 의하여 결정되므로, 요구되는 캐패시턴스를 갖는 캐패시터(179)를 형성하기 위하여 몰드막(151)의 두께를 적절하게 조절할 수 있다. 또한, 후술하는 바와 같이 캐패시터(179)의 구조적 안정성을 현저하게 향상시킬 수 있는 안정화 부재(171)가 제공되기 때문에 종래의 캐패시터에 비하여 캐패시터(179)의 쓰러짐 없이 동일한 직경을 가지면서도 크게 높아진 높이를 가지는 캐패시터(179)를 구현할 수 있다. 즉, 본 발명에 따른 캐패시터(179)는 비록 높은 종횡비를 갖는 경우에도 안정화 부재(171)로 인하여 쓰러짐이 없이 크게 개선된 구조적 안정성을 가지게 된다. 따라서, 본 발명에 따른 캐패시터(179)는 동일한 면적 내에서 종래의 캐패시터에 비하여 크게 향상된 캐패시턴스를 가진다.The mold layer 151 for the storage electrode 173 is formed on the etch stop layer 149. The mold film 151 is formed using TEOS, HDP-CVD oxide, USG, BPSG or SOG. In this case, the mold layer 151 is formed to have a thickness of about 5,000 to 50,000 mm based on the top surface of the etch stop layer 149. In the present invention, the thickness of the mold film 151 can be appropriately adjusted according to the capacitance required for the capacitor 179 (see FIGS. 15A and 15B). That is, since the height of the capacitor 179 is determined by the thickness of the mold film 151, the thickness of the mold film 151 can be appropriately adjusted to form the capacitor 179 having the required capacitance. In addition, since the stabilizing member 171 is provided to remarkably improve the structural stability of the capacitor 179 as described below, compared with the conventional capacitor, the height of the capacitor 179 without falling down is greatly increased. The branch may implement the capacitor 179. That is, the capacitor 179 according to the present invention has structural stability greatly improved without falling down due to the stabilizing member 171 even if it has a high aspect ratio. Therefore, the capacitor 179 according to the present invention has a greatly improved capacitance compared to the conventional capacitor in the same area.

다시 도 5a 및 도 5b를 참조하면, 몰드막(151) 상에 제3 마스크층(153)을 형성한다. 제3 마스크층(153)은 산화물로 이루어진 몰드막(151)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 제3 마스크층(153)은 폴리실리콘 이나 실리콘 질화물과 질화물을 사용하여 형성한다.5A and 5B, the third mask layer 153 is formed on the mold layer 151. The third mask layer 153 is formed using a material having an etch selectivity with respect to the mold layer 151 made of oxide. For example, the third mask layer 153 is formed using polysilicon, silicon nitride and nitride.

제3 마스크층(153)은 몰드막(151)의 상면으로부터 약 100∼6,000Å 정도의 두께를 가지도록 형성된다. 이에 따라, 몰드막(151)과 제3 마스크층(153)의 두께 비는 약 8：1∼50：1 정도가 된다. 그러나, 이러한 몰드막(151)과 제3 마스크층(153)의 두께 비는 임의로 조절 가능하다. 이 경우, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(151)의 상면을 평탄화시킨 다음, 평탄화된 몰드막(151) 상에 제3 마스크층(153)을 형성할 수도 있다.The third mask layer 153 is formed to have a thickness of about 100 to 6,000 GPa from the upper surface of the mold film 151. As a result, the thickness ratio between the mold film 151 and the third mask layer 153 is about 8: 1 to 50: 1. However, the thickness ratio of the mold film 151 and the third mask layer 153 can be arbitrarily adjusted. In this case, the upper surface of the mold film 151 is planarized using a chemical mechanical polishing process, an etch back process, or a combination thereof, and then a third mask layer 153 is formed on the planarized mold film 151. It may be.

도 6a 및 도 6b는 몰드막(151)에 제1 개구(157)를 형성하는 단계를 설명하기 위한 단면도들이며, 도 6c는 도 6b에 도시한 반도체 장치의 평면도이다.6A and 6B are cross-sectional views for describing a step of forming the first opening 157 in the mold film 151, and FIG. 6C is a plan view of the semiconductor device illustrated in FIG. 6B.

도 6a 내지 도 6c를 참조하면, 제3 마스크층(153) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 제3 마스크층(153)을 패터닝함으로써, 몰드막(151) 상에 스토리지 노드 마스크(155)를 형성한 후, 애싱 및 스트립 공정을 통하여 상기 제6 포토레지스트 마스크 패턴을 제거한다. 본 발명의 다른 실시예에 따르면 상기 제6 포토레지스트 패턴을 제거하기 위한 애싱 및 스트립 공정을 수행하지 않고 후술하는 바와 같이 몰드막(151)에 제1 개구(157)를 형성하는 식각 동안 상기 제6 포토레지스트 패턴이 소모되어 사라지게 할 수 있다. 본 발명의 또 다른 실시예에 따르면, 상기 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 마스크층(153) 상에 제3 반사 방지막(ARL)(도시되지 않음)을 형성한 다음, 전술한 사진 식각 공정을 진행하여 몰드막(151)에 제1 개구(157)를 형성할 수도 있다.6A through 6C, after forming a sixth photoresist pattern (not shown) on the third mask layer 153, the third mask layer (using the sixth photoresist pattern as an etching mask) is formed. By patterning 153, the storage node mask 155 is formed on the mold layer 151, and then the sixth photoresist mask pattern is removed through an ashing and stripping process. According to another exemplary embodiment of the present invention, the sixth photoresist pattern may be removed during the etching process of forming the first openings 157 in the mold layer 151 as described below without performing the ashing and stripping processes. The photoresist pattern may be consumed and disappeared. According to another embodiment of the present invention, the third anti-reflection film ARL (not shown) is formed on the third mask layer 153 to secure the process margin of the photolithography process, and then, as described above, The photolithography process may be performed to form the first openings 157 in the mold layer 151.

스토리지 노드 마스크(155)를 식각 마스크로 이용하는 제1 식각 공정을 통해 몰드막(151)의 상부를 부분적으로 식각하여 몰드막(151)에 제1 폭(W1) 및 제1 깊이(P1)를 갖는 제1 개구(157)를 형성한다. 여기서, 상기 제1 식각 공정은 이방성 식각 공정으로 진행된다. 제1 개구(157)는 몰드막(151) 가운데 아래에 제2 스토리지 노드 콘택 패드인 제4 패드(143) 및 제1 스토리지 노드 콘택 패드인 제1 패드(115)가 위치하는 부분에 형성된다.The upper portion of the mold layer 151 is partially etched through the first etching process using the storage node mask 155 as an etch mask to form a first width W 1 and a first depth P 1 in the mold layer 151. A first opening 157 having a shape is formed. Here, the first etching process is an anisotropic etching process. The first opening 157 is formed at a portion of the mold layer 151 where the fourth pad 143 which is the second storage node contact pad and the first pad 115 which is the first storage node contact pad are positioned.

도 6c에 도시한 바와 같이, 몰드막(151)의 상부에 형성되는 제1 폭(W1)을 갖는 제1 개구들(157)은 서로 소정의 간격으로 이격되어 형성된다. 즉, 제1 개구들(151)은 서로 접촉되지 않고 각기 비트 라인(139)이 배열된 방향 또는 워드 라인(121)이 배열된 방향을 따라 균등한 간격으로 이격되게 배치된다.As illustrated in FIG. 6C, the first openings 157 having the first width W 1 formed on the mold layer 151 are spaced apart from each other at predetermined intervals. That is, the first openings 151 are not spaced apart from each other and are spaced apart at equal intervals in the direction in which the bit lines 139 are arranged or in the direction in which the word lines 121 are arranged.

도 7a 및 도 7b는 몰드막(151)에 제2 개구(159)를 형성하는 단계를 설명하기 위한 단면도들이며, 도 7c는 도 7b에 도시한 반도체 장치의 평면도이다.7A and 7B are cross-sectional views illustrating a step of forming the second opening 159 in the mold film 151, and FIG. 7C is a plan view of the semiconductor device illustrated in FIG. 7B.

도 7a 내지 도 7c를 참조하면, 스토리지 노드 마스크(155)를 이용하는 제2 식각 공정을 통하여 제1 개구(157)가 형성된 몰드막(151)을 식각하여 몰드막(151)에 제2 폭(W2) 및 제2 깊이(P2)를 갖는 제2 개구(159)를 형성한다. 이 경우, 상기 제2 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 이용하는 등방성 식각 공정으로 진행된다. 제2 개구(159)의 제2 폭(W2)은 제1 개구(157)의 제1 폭(W1) 보다 넓게 형성되며, 제2 개구(159)의 제2 깊이(P2)는 제1 개구(157)의 제1 깊이(P1) 보 다 깊게 형성된다. 즉, 전술한 등방성 식각 공정인 제2 식각 공정을 통하여 제1 개구(157)의 폭(W1)과 깊이(P1)에 비하여 확장된 폭(W2)과 깊이(P2)를 갖는 제2 개구(159)가 몰드막(151)의 상부에 형성된다. 여기서, 제2 개구(159)의 측벽은 전술한 등방성 식각 공정에 따라 소정의 곡률로 라운드지게 형성된다. 7A to 7C, the mold layer 151 having the first opening 157 is etched through a second etching process using the storage node mask 155 to etch the second width W in the mold layer 151. 2 ) and a second opening 159 having a second depth P 2 . In this case, the second etching process is an isotropic etching process using a wet etching process or a dry etching process. The second width W 2 of the second opening 159 is formed to be wider than the first width W 1 of the first opening 157, and the second depth P 2 of the second opening 159 is equal to the first width W 1 . It is formed deeper than the first depth P 1 of the first opening 157. That is, the first through the second etching process, which is the isotropic etching process described above, an agent having a width W 2 and a depth P 2 compared to the width W 1 and the depth P 1 of the first opening 157. Two openings 159 are formed on the mold film 151. The sidewalls of the second openings 159 may be rounded to a predetermined curvature according to the isotropic etching process described above.

도 7c에 도시한 바와 같이, 제2 개구(159)는 확장된 제2 폭(W2)을 갖기 때문에, 아래에 위치하는 워드 라인들(121)이 배열된 방향(즉, 비트 라인들(139)이 배열된 방향에 대하여 직교하는 방향)으로 배열되는 제2 개구들(159)은 서로 소정의 간격으로 이격되는 반면, 워드 라인들(121)이 배열된 방향을 기준으로 우측 및 좌측 사선 방향으로 배열되는 제2 개구들(159)은 인접하는 제2 개구들(159)끼리는 서로 접하도록 형성된다. 이에 따라, 몰드막(151)에 형성되는 단위 셀 내의 모든 제2 개구들(159)은 워드 라인들(121)에 대하여 사선 방향을 따라 서로 접촉하게 형성된다. 즉, 워드 라인들(121)이 배열된 방향에 대하여 우측 및 좌측 사선 방향을 따라 형성되는 모든 제2 개구들(159)은 서로 부분적으로 겹치도록 형성된다. As shown in FIG. 7C, since the second opening 159 has an expanded second width W 2 , the direction in which the word lines 121 positioned below are arranged (ie, the bit lines 139). ) Are arranged in the right and left diagonal directions with respect to the direction in which the word lines 121 are arranged, while the second openings 159 arranged in a direction perpendicular to the direction in which the lines are arranged) are spaced apart from each other at predetermined intervals. The arranged second openings 159 are formed such that adjacent second openings 159 contact each other. Accordingly, all of the second openings 159 in the unit cell formed in the mold layer 151 are formed to contact each other along the diagonal direction with respect to the word lines 121. That is, all the second openings 159 formed along the right and left diagonal directions with respect to the direction in which the word lines 121 are arranged are partially overlapped with each other.

도 8a 및 도 8b는 제2 개구(159)에 제1 폴리실리콘막 패턴(161)을 형성하는 단계를 설명하기 위한 단면도들이며, 도 8c는 도 8b에 도시한 반도체 장치의 평면도이다.8A and 8B are cross-sectional views illustrating a step of forming the first polysilicon film pattern 161 in the second opening 159, and FIG. 8C is a plan view of the semiconductor device illustrated in FIG. 8B.

도 8a 내지 도 8c를 참조하면, 몰드막(151)의 상부에 형성된 제2 개구(159)의 저면과 측벽 및 스토리지 노드 마스크(155) 상에 제1 불순물로 도핑된 폴리실리콘막(도시되지 않음)을 형성한다. 여기서, 상기 폴리실리콘막은 인(P)이나 비소(As) 등과 같은 제1 불순물을 사용하여 P형으로 도핑된다.8A to 8C, a polysilicon film doped with a first impurity on the bottom and sidewalls of the second opening 159 formed on the mold layer 151 and the storage node mask 155 (not shown). ). Here, the polysilicon film is doped into a P-type using a first impurity such as phosphorus (P) or arsenic (As).

화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 스토리지 노드 마스크(155)가 노출될 때까지 상기 제1 불순물로 도핑된 폴리실리콘막을 식각함으로써, 제2 개구(159)의 저면과 내벽 상에 제1 폴리실리콘막 패턴(161)을 형성한다. 이에 따라, 제1 폴리실리콘막 패턴(161)은 제2 개구(159)의 측벽과 저면 및 스토리지 노드 마스크(155)의 저면 아래에 위치한다. By etching the polysilicon layer doped with the first impurity until the storage node mask 155 is exposed using a chemical mechanical polishing process, an etch back process, or a combination thereof, the bottom and inner walls of the second opening 159 are etched. The first polysilicon film pattern 161 is formed on the top surface. Accordingly, the first polysilicon layer pattern 161 is positioned on the sidewalls and the bottom of the second opening 159 and below the bottom of the storage node mask 155.

본 발명에 있어서, 제1 폴리실리콘막 패턴(161)은 반도체 기판(100)을 기준으로 할 때, 실질적으로 링 형상의 횡단면 및 'ㄱ'자 또는 거울상의 'ㄱ'자 형상의 종단면을 갖는 보울(bowl)의 구조로 형성된다. 이 경우, 제1 폴리실리콘막 패턴(161)의 측벽은 제2 개구(159)의 측벽 형상을 따라 소정의 곡률로 라운드진 구조를 가진다.In the present invention, the first polysilicon film pattern 161 is a bowl having a substantially ring-shaped cross section and a '-' or a mirror-shaped 'a'-shaped longitudinal section based on the semiconductor substrate 100. It is formed in the structure of a bowl. In this case, the sidewall of the first polysilicon layer pattern 161 has a rounded structure with a predetermined curvature along the sidewall shape of the second opening 159.

도 8c에 도시한 바와 같이, 제1 폴리실리콘막 패턴들(161)은 워드 라인들(121)에 대하여 좌측 및 우측 사선 방향을 따라 서로 접촉되는 제2 개구들(159) 내에 형성되기 때문에, 워드 라인들(121)에 대하여 사선 방향으로 배열된 단위 셀 내의 모든 제1 폴리실리콘막 패턴들(161)은 인접하는 제1 폴리실리콘막 패턴들(161)끼리 서로 접촉되는 구조로 형성된다. 이와 같이, 인접하는 제1 폴리실리콘막 패턴들(161)끼리 서로 접촉됨으로써, 몰드막(151)의 상부에 형성된 모든 제1 폴리실리콘막 패턴들(161)은 서로 연결되는 구조를 가진다.As shown in FIG. 8C, the first polysilicon film patterns 161 are formed in the second openings 159 contacting each other along left and right diagonal directions with respect to the word lines 121. All of the first polysilicon layer patterns 161 in the unit cell arranged in an oblique direction with respect to the lines 121 are formed in a structure in which adjacent first polysilicon layer patterns 161 are in contact with each other. As such, the adjacent first polysilicon layer patterns 161 may be in contact with each other, such that all of the first polysilicon layer patterns 161 formed on the mold layer 151 are connected to each other.

도 9a 및 도 9b는 제4 콘택홀(165)을 형성하는 단계를 설명하기 위한 단면도들이며, 도 9c는 도 9b에 도시한 반도체 장치의 평면도이다.9A and 9B are cross-sectional views for describing a step of forming the fourth contact hole 165, and FIG. 9C is a plan view of the semiconductor device illustrated in FIG. 9B.

도 9a 내지 도 9c를 참조하면, 스토리지 노드 마스크(155)를 계속 식각 마스크로 이용하여 제2 개구(159)의 저면 상에 위치하는 제1 폴리실리콘막 패턴(161)의 일부를 제거하는 동시에 제2 개구(159)의 저면 하부에 위치하는 몰드막(151)을 식각함으로써, 몰드막(151)의 하부에 위치하는 식각 저지막(149)을 노출시킨다. 이에 따라, 제2 스토리지 노드 콘택홀인 제4 콘택홀(165)이 형성되는 동시에 제2 폴리실리콘막 패턴(163)이 제4 콘택홀(165)의 상부 내벽 상에 형성된다. 9A through 9C, a portion of the first polysilicon layer pattern 161 positioned on the bottom surface of the second opening 159 may be removed using the storage node mask 155 as an etch mask. By etching the mold film 151 located under the bottom of the two openings 159, the etch stop film 149 located under the mold film 151 is exposed. Accordingly, the fourth contact hole 165, which is the second storage node contact hole, is formed and the second polysilicon layer pattern 163 is formed on the upper inner wall of the fourth contact hole 165.

제4 콘택홀(165)을 통하여 노출되는 식각 저지막(149) 및 제4 층간 절연막(147)을 차례로 제거함으로써, 제1 패드(125)에 접촉되는 제4 패드(143)를 노출시키는 제2 스토리지 노드 콘택홀인 제4 콘택홀(165)을 완성한다. 이 경우, 제4 콘택홀(165)은 제1 직경(D1)을 가진다. 본 발명의 다른 실시예에 따르면, 몰드막(151), 식각 저지막(149) 및 제4 층간 절연막(147)을 순차적으로 제거할 수 있다. 본 발명의 또 다른 실시예에 따르면, 제4 층간 절연막(147) 상에 식각 저지막(149)을 형성하지 않고, 몰드막(151) 및 제4 층간 절연막(147)을 연속적으로 식각하여 제1 직경(D1)을 갖는 제4 콘택홀(165)을 형성할 수도 있다.A second second exposing the fourth pad 143 in contact with the first pad 125 by sequentially removing the etch stop layer 149 and the fourth interlayer insulating layer 147 exposed through the fourth contact hole 165. The fourth contact hole 165, which is a storage node contact hole, is completed. In this case, the fourth contact hole 165 has a first diameter D 1 . According to another exemplary embodiment of the present invention, the mold layer 151, the etch stop layer 149, and the fourth interlayer insulating layer 147 may be sequentially removed. According to another exemplary embodiment of the present invention, the mold layer 151 and the fourth interlayer insulating layer 147 are continuously etched without forming the etch stop layer 149 on the fourth interlayer insulating layer 147. The fourth contact hole 165 having the diameter D 1 may be formed.

전술한 바와 같이 하부가 개방된 제2 폴리실리콘막 패턴(163)은 제1 직경(D1)을 갖는 제4 콘택홀(165)의 상부에 위치한다. 제4 콘택홀(165)을 형성하는 동안, 링 형상의 횡단면 및 'ㄱ'자 혹은 거울상의 'ㄱ'자 형상의 종단면을 갖는 보울 형태의 제1 폴리실리콘막 패턴(161)은 제4 콘택홀(165)이 형성됨에 따라 링 형상의 횡단면 및 하부가 개방된 'ㄱ'자 형상의 종단면을 갖는 보울 형태의 제2 폴리 실리콘막 패턴(163)으로 변화된다. 전술한 바와 같이, 제2 폴리실리콘막 패턴(163)의 측벽도 소정의 곡률로 라운드지게 형성된다. 제2 폴리실리콘막 패턴(163)의 상부는 그 내부를 향하여 수평하게 절곡되기 때문에, 전체적으로 제2 폴리실리콘막 패턴(163)은 제4 콘택홀(165)을 향하여 수평하게 절곡된 상부를 갖는 링 형상의 구조물에 해당된다.As described above, the second polysilicon layer pattern 163 having an open bottom is positioned on the fourth contact hole 165 having the first diameter D 1 . While the fourth contact hole 165 is formed, the bowl-shaped first polysilicon layer pattern 161 having a ring-shaped cross section and a '-' or mirror-shaped 'a'-shaped longitudinal section is formed in the fourth contact hole. As the 165 is formed, the second polysilicon layer pattern 163 of the bowl shape having a ring-shaped cross section and a lower end of the '-' shape is opened. As described above, the sidewalls of the second polysilicon film pattern 163 are also rounded to a predetermined curvature. Since the upper portion of the second polysilicon layer pattern 163 is bent horizontally toward the inside thereof, the second polysilicon layer pattern 163 generally has a ring having an upper portion bent horizontally toward the fourth contact hole 165. Corresponds to the structure of the shape.

도 10a 및 도 10b는 제5 콘택홀(167)을 형성하는 단계를 설명하기 위한 단면도들이다.10A and 10B are cross-sectional views for describing a step of forming the fifth contact hole 167.

도 10a 및 도 10b를 참조하면, 제4 콘택홀(165)이 형성된 몰드막(151)을 포함하는 반도체 기판(100)을 세정한다. 이 때, 제1 직경(D1)을 갖는 제4 콘택홀(165)이 확장되어, 몰드막(151)에 제2 직경(D2)을 가지는 확장된 제2 스토리지 노드 콘택홀인 제5 콘택홀(167)이 형성된다. 상기 세정 공정은 탈이온수와 암모니아 수용액 또는 황산 가운데 적어도 두가 이상의 성분을 포함하는 세정액을 사용하여 약 5∼20분 정도 수행된다. 본 발명에 따르면 전술한 세정 공정을 통하여 제5 콘택홀(167)은 제4 콘택홀(165)에 비하여 약 50∼100nm 정도까지 그 직경이 확장된다. 즉, 제5 콘택홀(167)의 제2 직경(D2)은 제4 콘택홀(165)의 제1 직경(D1)에 비하여 약 50∼100nm 정도로 증가된다. 예를 들면, 기가급 이상의 용량을 갖는 반도체 메모리 장치에 있어서, 캐패시터를 위하여 형성되는 콘택홀은 대체로 약 100∼200nm 정도의 평균 직경을 가지게 된다. 본 발명에 있어서, 비트 라인들(139)이 배열된 방향을 따라 형성된 제5 콘택홀들(167) 사이의 간격은 약 160∼200nm 정도가 되며, 워드 라인들(121)이 배열된 방향을 따라 형성된 제5 콘택홀들(167) 사이의 간격은 약 130∼170nm정도가 된다. 또한, 워드 라인들(121)에 대하여 사선 방향으로 배열된 제5 콘택홀들(167) 사이의 간격은 약 60∼100nm 정도가 된다. 따라서, 도 9a 및 도 10a에 도시한 바와 같이 본 발명에 따르면, 상술한 세정 공정을 통하여 제1 직경(D1)을 갖는 제4 콘택홀(165)의 사이즈를 확장시켜 제2 직경(D2)을 갖는 제5 콘택홀(167)을 형성함으로써, 제5 콘택홀(167)이 약 50% 정도로부터 약 100% 정도까지 증가된 내부 면적을 가지게 할 수 있다. 이에 따라, 제5 콘택홀(167)을 중심으로 되는 캐패시터(179)는 적어도 약 50% 정도에서부터 약 100% 정도까지 현저하게 증가된 캐패시턴스를 가지게 된다. 10A and 10B, the semiconductor substrate 100 including the mold layer 151 having the fourth contact hole 165 is cleaned. At this time, the fourth contact hole 165 having the first diameter D 1 is expanded, and the fifth contact hole is an expanded second storage node contact hole having the second diameter D 2 in the mold layer 151. 167 is formed. The cleaning process is performed for about 5 to 20 minutes using a cleaning solution containing at least two or more components of deionized water and aqueous ammonia solution or sulfuric acid. According to the present invention, the diameter of the fifth contact hole 167 is increased by about 50 to 100 nm compared to the fourth contact hole 165 through the above-described cleaning process. That is, the second diameter D 2 of the fifth contact hole 167 is increased by about 50 to 100 nm compared to the first diameter D 1 of the fourth contact hole 165. For example, in a semiconductor memory device having a giga capacity or more, the contact holes formed for the capacitors generally have an average diameter of about 100 to 200 nm. In the present invention, the interval between the fifth contact holes 167 formed along the direction in which the bit lines 139 are arranged is about 160 to 200 nm, and along the direction in which the word lines 121 are arranged. The interval between the formed fifth contact holes 167 may be about 130 to 170 nm. In addition, the interval between the fifth contact holes 167 arranged diagonally with respect to the word lines 121 may be about 60 to 100 nm. Accordingly, as shown in FIGS. 9A and 10A, according to the present invention, the size of the fourth contact hole 165 having the first diameter D 1 may be expanded through the above-described cleaning process to increase the size of the second diameter D 2. By forming the fifth contact hole 167 having a), the fifth contact hole 167 may have an increased internal area from about 50% to about 100%. Accordingly, the capacitor 179 centered on the fifth contact hole 167 has a significantly increased capacitance from at least about 50% to about 100%.

상술한 바와 같이 제5 콘택홀(167)이 형성됨에 따라 제2 폴리실리콘막 패턴(163)의 저면의 일부 혹은 전부가 노출된다. 즉, 제2 폴리실리콘막 패턴(163)의 저면의 일부 또는 전부가 제5 콘택홀(167)을 통하여 노출된다. 이와 같이, 노출된 제2 폴리실리콘막 패턴(163)의 저면의 일부 또는 전부는 스토리지 전극(173)에 의해 지지되며, 이러한 구조에 대해서는 후술한다.As described above, as the fifth contact hole 167 is formed, part or all of the bottom surface of the second polysilicon layer pattern 163 is exposed. That is, part or all of the bottom surface of the second polysilicon layer pattern 163 is exposed through the fifth contact hole 167. As described above, part or all of the bottom surface of the exposed second polysilicon film pattern 163 is supported by the storage electrode 173, which will be described later.

도 11a 및 도 11b는 제5 도전막(169)을 형성하는 단계를 설명하기 위한 단면도들이다.11A and 11B are cross-sectional views for describing a step of forming the fifth conductive film 169.

도 11a 및 도 11b를 참조하면, 증가된 제2 직경(D2)을 갖는 제5 콘택홀(167)의 내벽, 제2 폴리실리콘막 패턴(163)의 내벽, 제2 폴리실리콘막 패턴(163)의 노출된 저면, 제4 패드(143) 및 스토리지 노드 마스크(155) 상에 제5 도전막(169)을 형 성한다. 제5 도전막(169)은 제2 불순물로 도핑된 폴리실리콘을 사용하여 형성한다. 여기서, 제5 도전막(169)은 붕소(B), 또는 갈륨(Ga) 등과 같은 제2 불순물을 사용하여 N형으로 도핑된다. 제2 폴리실리콘막 패턴(163)은 제5 도전막(169)에 부착되는 한편, 제5 도전막(169)이 제2 폴리실리콘막 패턴(163)의 측벽을 누르는 동시에 제2 폴리실리콘막 패턴(163)의 저면을 지지하는 구조로 형성되기 때문에 제2 폴리실리콘막 패턴(163)이 제5 도전막(169)에 안정적으로 고정된다. 11A and 11B, an inner wall of the fifth contact hole 167 having an increased second diameter D 2 , an inner wall of the second polysilicon film pattern 163, and a second polysilicon film pattern 163 are shown. The fifth conductive layer 169 is formed on the exposed bottom surface of the bottom surface, the fourth pad 143 and the storage node mask 155. The fifth conductive film 169 is formed using polysilicon doped with the second impurity. Here, the fifth conductive layer 169 is doped with an N-type using a second impurity such as boron (B) or gallium (Ga). The second polysilicon film pattern 163 is attached to the fifth conductive film 169, while the fifth conductive film 169 presses the sidewall of the second polysilicon film pattern 163 and simultaneously the second polysilicon film pattern. The second polysilicon film pattern 163 is stably fixed to the fifth conductive film 169 because it is formed in a structure supporting the bottom of 163.

본 실시예에 있어서, 스토리지 전극(173)을 형성한 다음, 몰드막(151)을 특히 LAL 용액을 사용하여 제거할 경우에, 제1 불순물인 P형 불순물로 도핑된 제2 폴리실리콘막 패턴(163)은 질화막에 비하여 LAL 용액에 대하여 보다 강한 식각 저항성을 갖기 때문에 몰드막(151)을 제거하는 동안 스토리지 전극(173)을 효과적으로 보호하게 된다. 즉, 실리콘 질화물과 같은 질화물은 LAL 용액에 대한 식각 저항성이 비교적 적기 때문에 LAL 용액을 사용하여 몰드막(151)을 제거할 경우, 질화물은 거의 식각되어 사라지게 된다. 이에 비하여, 제1 불순물로 도핑된 제2 폴리실리콘막 패턴(163)은 LAL에 대한 식각 저항성이 상대적으로 우수하기 때문에 몰드막(151)을 제거하는 동안 식각되지 않고, 스토리지 전극(173)을 안정적으로 보호할 수 있다.In the present embodiment, after the storage electrode 173 is formed, when the mold film 151 is removed using a LAL solution, in particular, a second polysilicon film pattern doped with a P-type impurity as a first impurity ( Since 163 has a stronger etching resistance to the LAL solution than the nitride film, the storage electrode 173 is effectively protected during the removal of the mold film 151. That is, since nitrides such as silicon nitride have relatively low etching resistance to the LAL solution, when the mold layer 151 is removed using the LAL solution, the nitride is almost etched away. In contrast, since the second polysilicon layer pattern 163 doped with the first impurity has a relatively high etching resistance to the LAL, the second polysilicon layer pattern 163 is not etched while the mold layer 151 is removed, and thus the storage electrode 173 is stable. Can be protected.

또한, 제2 폴리실리콘막 패턴(163)이 P형 불순물로 도핑되고, 스토리지 전극(173)이 N형 불순물로 도핑되기 때문에, 제2 폴리실리콘막 패턴들(163)을 개재하여 인접하는 캐패시터들(179)의 스토리지 전극들(173)을 연결하더라도 제1 폴리실리콘막 패턴(163)과 스토리지 전극(173)이 PN 접합을 이루어 전하가 인접하는 스 토리지 전극들(173) 사이를 이동하지 않게 된다. 즉, 제2 폴리실리콘막 패턴(163)과 스토리지 전극(173)이 서로 반대형으로 도핑된 폴리실리콘으로 구성되기 때문에, 제2 폴리실리콘막 패턴들(163)을 사용하여 단위 셀 내의 모든 스토리지 전극들(173)을 서로 연결하더라도 인접하는 스토리지 전극들(173)은 서로 전기적으로 연결되지 않게 된다.In addition, since the second polysilicon film pattern 163 is doped with P-type impurity and the storage electrode 173 is doped with N-type impurity, adjacent capacitors are interposed through the second polysilicon film patterns 163. Even though the storage electrodes 173 of 179 are connected, the first polysilicon layer pattern 163 and the storage electrode 173 form a PN junction so that charges do not move between adjacent storage electrodes 173. do. That is, since the second polysilicon film pattern 163 and the storage electrode 173 are formed of polysilicon doped in opposite directions to each other, all the storage electrodes in the unit cell using the second polysilicon film patterns 163 are used. Even if the electrodes 173 are connected to each other, adjacent storage electrodes 173 are not electrically connected to each other.

도 12a 및 도 12b는 스토리지 전극(173)을 형성하는 단계를 설명하기 위한 단면도들이며, 도 12c는 도 12b에 도시한 반도체 장치의 평면도이다.12A and 12B are cross-sectional views for describing a step of forming the storage electrode 173, and FIG. 12C is a plan view of the semiconductor device illustrated in FIG. 12B.

도 12a 내지 도 12c를 참조하면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(151)의 상면이 노출될 때까지 제5 도전막(169), 스토리지 노드 마스크(155) 및 제2 폴리실리콘막 패턴(163)의 일부를 식각함으로써, 스토리지 전극(173)을 형성하는 동시에 제2 폴리실리콘막 패턴(163)으로부터 안정화 부재(171)를 형성한다. 제1 불순물도 도핑된 폴리실리콘으로 이루어진 안정화 부재(171)는 제2 불순물로 도핑된 폴리실리콘으로 구성된 스토리지 전극(173)의 상부를 감싸는 구조로 형성된다. 이 경우, 안정화 부재(171)는 반도체 기판(100)을 기준으로 링 형상의 횡단면을 가지게 되며, 안정화 부재(171)의 측벽은 소정의 곡률로 라운드지게 형성된다. 본 발명에 있어서, 안정화 부재(171)는 스토리지 전극(173)의 상부에 형성되어 단위 셀 내에서 하나의 캐패시터(179)의 스토리지 전극(173)과 인접하는 캐패시터(179)의 스토리지 전극(173)을 서로 연결하도록 상부를 향하여 직경이 확장되는 링형 구조물의 형태로 형성된다.12A to 12C, the fifth conductive layer 169 and the storage node mask 155 until the top surface of the mold layer 151 is exposed using a chemical mechanical polishing process, an etch back process, or a combination thereof. ) And a portion of the second polysilicon film pattern 163 are etched to form the storage electrode 173 and to form the stabilizing member 171 from the second polysilicon film pattern 163. The stabilizing member 171 made of polysilicon doped with the first impurity is formed in a structure surrounding the upper portion of the storage electrode 173 made of polysilicon doped with the second impurity. In this case, the stabilizing member 171 has a ring-shaped cross section with respect to the semiconductor substrate 100, and the sidewall of the stabilizing member 171 is formed to be rounded to a predetermined curvature. In the present invention, the stabilizing member 171 is formed on the storage electrode 173 and the storage electrode 173 of the capacitor 179 adjacent to the storage electrode 173 of one capacitor 179 in the unit cell. It is formed in the form of a ring-shaped structure, the diameter of which extends upwards to connect them.

도 13은 도 12a에 도시한 반도체 장치의 'A' 부분을 확대한 단면도이며, 도 14는 도 12c에 도시한 반도체 장치 중 스토리지 전극(173) 및 안정화 부재(171)의 개략적인 사시도이다. FIG. 13 is an enlarged cross-sectional view of portion 'A' of the semiconductor device illustrated in FIG. 12A, and FIG. 14 is a schematic perspective view of the storage electrode 173 and the stabilizing member 171 of the semiconductor device illustrated in FIG. 12C.

도 13 및 도 14를 참조하면, 스토리지 전극(173)이 안정화 부재(171)의 내벽으로부터 저면 아래로 연속적으로 형성되기 때문에, 안정화 부재(171)는 단지 스토리지 전극(173)에 접착되어 있는 것이 아니라 스토리지 전극(173)이 안정화 부재(171)의 내벽을 누르는 동시에 안정화 부재(171)의 바닥을 지지하게 된다(화살표 참조). 이에 따라, 안정화 부재(171)가 스토리지 전극(173)으로부터 이탈하지 않고 안정적으로 스토리지 전극(173)의 상부에 고정된다. 13 and 14, since the storage electrode 173 is continuously formed below the bottom surface from the inner wall of the stabilizing member 171, the stabilizing member 171 is not merely bonded to the storage electrode 173. The storage electrode 173 presses the inner wall of the stabilizing member 171 and simultaneously supports the bottom of the stabilizing member 171 (see arrow). Accordingly, the stabilization member 171 is stably fixed to the upper portion of the storage electrode 173 without departing from the storage electrode 173.

또한, 워드 라인들(121)이 배열된 방향에 대하여 우측 및 좌측 사선 방향을 따라 인접하는 모든 캐패시터들(179)의 안정화 부재들(171)이 서로 연결되는 구조를 가지기 때문에 스토리지 전극(173)을 형성하는 공정을 포함하여 후속되는 반도체 제조 공정 동안 비록 스토리지 전극(173)이 높은 종횡비를 갖는 경우에도 스토리지 전극(173)이 쓰러지는 현상을 원천적으로 방지할 수 있다. In addition, since the stabilizing members 171 of all capacitors 179 adjacent to each other along the right and left diagonal directions with respect to the direction in which the word lines 121 are arranged are connected to each other, the storage electrode 173 is formed. During the semiconductor manufacturing process, including the forming process, the storage electrode 173 may be prevented from falling down even if the storage electrode 173 has a high aspect ratio.

더욱이, 확장된 직경을 갖는 제5 콘택홀(167) 내에 스토리지 전극(173)을 형성하여 스토리지 전극(173)의 면적을 1차적으로 확장시킬 수 있을 뿐만 아니라 안정화 부재(171)가 하부가 개방된 보울의 형상을 가지기 때문에 안정화 부재(171)의 내벽 상에 형성되는 스토리지 전극(173)의 상부도 이와 동일한 형상을 가지게 된다. 따라서, 스토리지 전극(173)이 그 상부가 확장되는 구조를 가지며, 이러한 스토리지 전극(173)을 포함하는 캐패시터(179)의 캐패시턴스를 2차적으로 확장시키는 효과를 얻을 수 있다. 결국, 본 발명에 따르면 제한된 면적 내에서 극대화된 캐패 시턴스를 갖는 캐패시터(179)를 구현할 수 있다.Furthermore, the storage electrode 173 may be formed in the fifth contact hole 167 having the expanded diameter to primarily expand the area of the storage electrode 173, and the stabilizing member 171 may have an open bottom. Since the bowl has a shape, the upper portion of the storage electrode 173 formed on the inner wall of the stabilizing member 171 also has the same shape. Therefore, the storage electrode 173 has a structure in which the upper portion thereof is extended, and the effect of secondly expanding the capacitance of the capacitor 179 including the storage electrode 173 may be obtained. As a result, according to the present invention, it is possible to implement the capacitor 179 having the capacitance maximized within a limited area.

도 15a 및 도 15b는 반도체 기판(100) 상에 캐패시터(179)를 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.15A and 15B illustrate cross-sectional views for describing the steps of forming the capacitor 179 on the semiconductor substrate 100.

도 15a 및 도 15b를 참조하면, 식각 용액으로서 LAL 용액을 사용하여 몰드막(151)을 제거한 다음, 전술한 바와 같이 안정화 부재(171)에 의해 인접하는 스토리지 전극들(173)이 서로 연결된 상태에서 각 스토리지 전극(173) 상에 유전막(175) 및 플레이트 전극(177)을 순차적으로 형성하여 캐패시터(179)를 완성한다. 이 후에, 캐패시터(179) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막(도시되지 않음)을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.15A and 15B, the mold layer 151 is removed using an LAL solution as an etching solution, and then, as described above, the adjacent storage electrodes 173 are connected to each other by the stabilizing member 171. The capacitor 179 is completed by sequentially forming the dielectric film 175 and the plate electrode 177 on each storage electrode 173. Thereafter, a fifth interlayer insulating film (not shown) is formed on the capacitor 179 for electrical insulation with the upper wiring, and then an upper wiring is formed on the fifth interlayer insulating film to complete the semiconductor device.

도 16a 내지 도 19b는 본 발명의 다른 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 본 발명의 다른 실시예에 있어서, 몰드막(251)에 제2 개구(259)를 형성하기까지의 공정은 전술한 바와 동일하므로 이에 대한 설명은 생략한다. 도 16a, 도 17a, 도 18a 및 도 19a는 반도체 장치를 비트 라인 방향을 따라 자른 단면도들이며, 도 16b, 도 17b, 도 18b 및 도 19b는 반도체 장치를 워드 라인 방향을 따라 자른 단면도들이다. 도 16a 내지 도 19b에 있어서, 도 3a 내지 도 15b와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.16A to 19B are cross-sectional views illustrating a method of manufacturing a capacitor according to another embodiment of the present invention. In another embodiment of the present invention, the process up to forming the second opening 259 in the mold layer 251 is the same as described above, and thus description thereof will be omitted. 16A, 17A, 18A, and 19A are cross-sectional views of a semiconductor device taken along a bit line direction, and FIGS. 16B, 17B, 18B, and 19B are cross-sectional views of a semiconductor device taken along a word line direction. In Figs. 16A to 19B, the same reference numerals are used for the same members as Figs. 3A to 15B.

도 16a 및 도 16b는 본 발명의 다른 실시예에 따른 제1 보호막 패턴(201) 및 제1 절연막 패턴(261)을 형성하는 단계를 설명하기 위한 단면도들이다.16A and 16B are cross-sectional views for describing a step of forming the first passivation layer pattern 201 and the first insulation layer pattern 261 according to another embodiment of the present invention.

도 16a 및 도 16b를 참조하면, 확장된 폭 및 깊이를 갖는 제2 개구(259)의 저면 및 내벽, 그리고 스토리지 노드 마스크(255) 상에 제3 절연막 및 제4 절연막을 순차적으로 형성한다. 여기서, 상기 제3 절연막은 탄탈륨 산화물(Ta2O5)과 같이 LAL 용액에 대하여 우수한 식각 저항성을 갖는 물질로 이루어지며, 후에 보호 부재(206)(도 18a 및 도 18b 참조)로 패터닝된다. 한편, 상기 제4 절연막은 실리콘 질화물과 같은 질화물로 구성되며, 후에 안정화 부재(271)로 패터닝된다.16A and 16B, a third insulating film and a fourth insulating film are sequentially formed on the bottom and inner walls of the second opening 259 having the extended width and depth, and the storage node mask 255. Here, the third insulating layer is made of a material having excellent etching resistance to the LAL solution, such as tantalum oxide (Ta 2 O 5 ), and is later patterned with a protective member 206 (see FIGS. 18A and 18B). On the other hand, the fourth insulating film is made of a nitride such as silicon nitride, and later patterned by a stabilizing member 271.

화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정으로 스토리지 노드 마스크(255) 상의 상기 제4 절연막 및 제3 절연막을 식각하여, 제2 개구(259)의 저면 및 측벽 상에 제1 보호막 패턴(201) 및 제1 절연막 패턴(261)을 형성한다. 여기서, 제1 보호막 패턴(201) 및 제1 절연막 패턴(261)은 각기 라운드진 측벽을 갖는 제2 개구(259)의 형상을 따라 소정의 곡률로 라운드진 측벽을 갖는 보울의 형상으로 형성된다. 또한, 제1 보호막 패턴(201) 및 제1 절연막 패턴(261)은 스토리지 마스크(255)의 저면 아래에도 형성되어, 전술한 바와 같이 전체적으로 'ㄱ'자 또는 거울상의 'ㄱ'의 종단면을 갖는 링의 구조로 형성된다. 본 실시예에 따르면, 질화물로 구성된 안정화 부재(271)의 외부를 산화물로 이루어진 보호 부재(206)가 감싸기 때문에, 후에 LAL 용액을 사용하여 몰드막(251)을 제거할 때, 안정화 부재(271)가 손상을 입는 것을 방지할 수 있다. 이에 따라, 안정화 부재(271)를 통하여 단위 셀 내의 모든 캐패시터들(279)(도 19a 및 도 19b 참조)을 안정적으로 상호 연결할 수 있다.The fourth insulating film and the third insulating film on the storage node mask 255 are etched by a chemical mechanical polishing process, an etch back process, or a combination thereof to form a first protective film pattern on the bottom and sidewalls of the second opening 259. 201 and a first insulating film pattern 261 are formed. Here, the first passivation layer pattern 201 and the first insulation layer pattern 261 are formed in the shape of a bowl having sidewalls rounded with a predetermined curvature along the shape of the second opening 259 having rounded sidewalls, respectively. In addition, the first passivation layer pattern 201 and the first insulation layer pattern 261 are formed under the bottom surface of the storage mask 255, and as described above, a ring having a longitudinal profile of 'a' or mirror-like 'a' as a whole. It is formed into a structure. According to this embodiment, since the protective member 206 made of oxide surrounds the outside of the stabilizing member 271 made of nitride, the stabilizing member 271 is later used when the mold film 251 is removed using the LAL solution. Can prevent damage. Accordingly, all of the capacitors 279 (see FIGS. 19A and 19B) in the unit cell can be stably interconnected through the stabilizing member 271.

도 17a 및 도 17b는 제5 콘택홀(267) 및 제5 도전막(269)을 형성하는 단계들 을 설명하기 위한 단면도들이다.17A and 17B are cross-sectional views for describing the steps of forming the fifth contact hole 267 and the fifth conductive layer 269.

도 17a 및 도 17b를 참조하면, 스토리지 노드 마스크(255)를 계속 식각 마스크로 이용하여 제2 개구(259)의 저면 상에 위치하는 제1 보호막 패턴(201)과 제1 절연막 패턴(261)의 일부를 제거하는 동시에 제2 개구(259)의 저면 하부에 위치하는 몰드막(251), 식각 저지막(149) 및 제4 층간 절연막(147)을 제1 패드(125)에 접촉되는 제4 패드(143)를 노출시키는 제2 스토리지 노드 콘택홀인 제4 콘택홀(도시되지 않음)을 완성한다. 이에 따라, 상기 제4 콘택홀이 형성되는 동시에 제2 보호막 패턴(203) 및 제2 절연막 패턴(263)이 상기 제4 콘택홀의 상부 내벽 상에 형성된다. 17A and 17B, the first passivation layer pattern 201 and the first insulating layer pattern 261 are disposed on the bottom surface of the second opening 259 using the storage node mask 255 as an etch mask. A fourth pad in which a part of the mold layer 251, an etch stop layer 149, and a fourth interlayer insulating layer 147 disposed under the bottom of the second opening 259 are in contact with the first pad 125 may be removed. A fourth contact hole (not shown) that is a second storage node contact hole exposing 143 is completed. Accordingly, the fourth contact hole is formed and a second passivation layer pattern 203 and a second insulating layer pattern 263 are formed on the upper inner wall of the fourth contact hole.

상술한 바와 같이 하부가 개방된 제2 보호막 패턴(203) 및 제2 절연막 패턴(263)은 제1 직경을 갖는 제4 콘택홀의 상부에 위치한다. 제4 콘택홀을 형성하는 동안, 링 형상의 횡단면 및 'ㄱ'자 혹은 거울상의 'ㄱ'자 형상의 종단면을 갖는 보울 형태의 제1 보호막 패턴(201) 및 제1 절연막 패턴(261)은 제4 콘택홀이 형성됨에 따라 링 형상의 횡단면 및 하부가 개방된 'ㄱ'자 형상의 종단면을 갖는 보울 형태의 제2 보호막 패턴(203) 및 제2 절연막 패턴(263)으로 변화된다. 마찬가지로, 제2 보호막 패턴(203) 및 제2 절연막 패턴(263)의 측벽도 소정의 곡률로 라운드지게 형성된다. 제2 보호막 패턴(203) 및 제2 절연막 패턴(263)의 상부는 그 내부를 향하여 수평하게 절곡되기 때문에, 전체적으로 제2 보호막 패턴(203) 제2 절연막 패턴(263)은 제4 콘택홀을 향하여 수평하게 절곡된 상부를 갖는 링 형상의 구조물에 해당된다.As described above, the second passivation layer pattern 203 and the second insulation layer pattern 263 having the lower opening are positioned above the fourth contact hole having the first diameter. While the fourth contact hole is formed, the bowl-shaped first protective layer pattern 201 and the first insulating layer pattern 261 having a ring-shaped cross section and a '-' or mirror-shaped 'a'-shaped longitudinal cross section are formed of a first protective film pattern. As the contact hole is formed, the second protective layer pattern 203 and the second insulating layer pattern 263 in the form of a bowl having a ring-shaped cross section and a lower end of the '-' shape are opened. Similarly, sidewalls of the second passivation layer pattern 203 and the second insulation layer pattern 263 are also rounded to a predetermined curvature. Since the upper portions of the second passivation layer pattern 203 and the second insulation layer pattern 263 are bent horizontally toward the inside thereof, the second passivation layer pattern 203 and the second insulation layer pattern 263 generally face the fourth contact hole. Corresponds to a ring-shaped structure with a horizontally bent top.

다시 도 17a 및 도 17b를 참조하면, 전술한 바와 같이, 상기 제4 콘택홀이 형성된 몰드막(251)을 포함하는 반도체 기판(100)을 세정하여, 확장된 폭 및 직경을 갖는 제2 스토리지 노드 콘택홀인 제5 콘택홀(267)을 형성한다. 여기서, 제5 콘택홀(257)을 형성하기 위한 세정 공정 및 이에 따른 결과는 상술한 바와 동일하다. Referring back to FIGS. 17A and 17B, as described above, the second storage node having the expanded width and diameter is cleaned by cleaning the semiconductor substrate 100 including the mold layer 251 having the fourth contact hole. A fifth contact hole 267 that is a contact hole is formed. Here, the cleaning process for forming the fifth contact hole 257 and the result thereof are the same as described above.

제5 콘택홀(267)이 형성됨에 따라 제2 절연막 패턴(263)의 저면의 일부 혹은 전부가 노출된다. 즉, 제2 절연막 패턴(263)의 저면의 일부 또는 전부가 제5 콘택홀(267)을 통하여 노출된다. 이와 같이, 노출된 제2 절연막 패턴(263)의 저면의 일부 또는 전부는 스토리지 전극(273)에 의해 지지되며, 이러한 구조는 전술한 바와 동일하다.As the fifth contact hole 267 is formed, part or all of the bottom surface of the second insulating layer pattern 263 is exposed. That is, part or all of the bottom surface of the second insulating layer pattern 263 is exposed through the fifth contact hole 267. As such, part or all of the bottom surface of the exposed second insulating layer pattern 263 is supported by the storage electrode 273, and the structure is the same as described above.

증가된 직경을 갖는 제5 콘택홀(267)의 내벽, 제2 절연막 패턴(263)의 내벽, 제2 절연막 패턴(263)의 노출된 저면, 제4 패드(143) 및 스토리지 노드 마스크(255) 상에 제5 도전막(269)을 형성한다. 제5 도전막(269)은 불순물로 도핑된 폴리실리콘이나 티타늄/질화 티타늄 또는 구리 등과 같은 도전 물질을 사용하여 형성한다. 제2 절연막 패턴(263)은 제5 도전막(269)에 부착되는 한편, 제5 도전막(269)이 제2 절연막 패턴2163)의 측벽을 누르는 동시에 제2 절연막 패턴(263)의 저면을 지지하는 구조로 형성되기 때문에 제2 절연막 패턴(263)이 제5 도전막(269)에 안정적으로 고정된다. An inner wall of the fifth contact hole 267 having an increased diameter, an inner wall of the second insulating layer pattern 263, an exposed bottom surface of the second insulating layer pattern 263, a fourth pad 143 and a storage node mask 255. A fifth conductive film 269 is formed on the top. The fifth conductive film 269 is formed using a conductive material such as polysilicon doped with impurities, titanium / titanium nitride, or copper. The second insulating layer pattern 263 is attached to the fifth conductive layer 269, while the fifth conductive layer 269 presses the sidewall of the second insulating layer pattern 2163 and simultaneously supports the bottom surface of the second insulating layer pattern 263. Since the second insulating film pattern 263 is stably fixed to the fifth conductive film 269, the second insulating film pattern 263 is stably fixed to the fifth conductive film 269.

도 18a 및 도 18b는 본 발명의 다른 실시예에 따른 보호 부재(206), 안정화 부재(271) 및 스토리지 전극(273)을 형성하는 단계들을 설명하기 위한 단면도들이다.18A and 18B are cross-sectional views for describing steps of forming the protection member 206, the stabilization member 271, and the storage electrode 273 according to another exemplary embodiment of the present invention.

도 18a 및 도 18b를 참조하면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(151)의 상면이 노출될 때까지 제5 도전막(269) 및 스토리지 노드 마스크(255)를 제거하여 스토리지 전극(273)을 형성하는 한편, 스토리지 전극(273)의 외측 상부를 감싸는 안정화 부재(271)를 형성한다. 이 경우, 안정화 부재(271)의 외부는 보호 부재(206)가 감싸게 된다. 즉, 본 실시예에 따른 안정화 부재(271) 및 보호 부재(206)는 상부가 제거되지 않고 제2 보호막 패턴(203) 및 제2 절연막 패턴(263)과 동일한 형상인 상부가 그 내부를 향하여 수평하게 절곡되는 보울 또는 링형 구조물의 형상으로 형성된다. 마찬가지로, 보호 부재(206) 및 안정화 부재(271)는 제2 개구(259)의 형상을 따라 그 측벽이 소정의 곡률로 라운드지게 형성된다. 본 실시예에 있어서, 상술한 바와 같이, LAL 용액에 대하여 우수한 내식성을 갖는 산화물로 이루어진 보호 부재(206)를 질화물로 구성된안정화 부재(271)를 감사도록 형성하기 때문에, 몰드막(151)을 제거하는 동안 안정화 부재(271)가 소실되는 현상이 발생하지 않는다. 이에 따라, 보호 부재(206) 및 안정화 부재(271)를 통하여 단위 셀 내의 모든 캐패시터들(279)을 상호 지지되도록 연결함으로써, 캐패시터(279)가 쓰러지는 현상을 방지할 수 있다.18A and 18B, the fifth conductive layer 269 and the storage node mask 255 are exposed until the top surface of the mold layer 151 is exposed using a chemical mechanical polishing process, an etch back process, or a combination thereof. ) Is removed to form the storage electrode 273, and a stabilizing member 271 surrounding the outer upper portion of the storage electrode 273 is formed. In this case, the protection member 206 is wrapped around the outside of the stabilization member 271. That is, the upper part of the stabilizing member 271 and the protective member 206 according to the present exemplary embodiment has the same shape as that of the second protective film pattern 203 and the second insulating film pattern 263, without the upper part being removed. It is formed in the shape of a bowl or ring-shaped structure that is bent. Similarly, the protective member 206 and the stabilizing member 271 are formed so that the sidewalls thereof are rounded with a predetermined curvature along the shape of the second opening 259. In the present embodiment, as described above, since the protective member 206 made of oxide having excellent corrosion resistance with respect to the LAL solution is formed so as to audit the stabilizing member 271 made of nitride, the mold film 151 is removed. The phenomenon that the stabilization member 271 is lost during the process does not occur. Accordingly, by connecting all the capacitors 279 in the unit cell to each other through the protection member 206 and the stabilizing member 271, it is possible to prevent the capacitor 279 from falling down.

도 19a 및 도 19b는 본 발명의 다른 실시예에 따른 캐패시터(279)를 형성하는 단계들을 설명하기 위한 단면도들이다.19A and 19B are cross-sectional views for describing steps of forming a capacitor 279 according to another embodiment of the present invention.

도 19a 및 도 19b를 참조하면, LAL 용액을 사용하는 식각 공정으로 몰드막(251)을 제거한 후, 전술한 바와 같이 안정화 부재(271)에 의해 인접하는 스토리지 전극들(273)이 모두 연결된 상태에서, 각 스토리지 전극(273) 상에 유전막(275) 및 플레이트 전극(277)을 순차적으로 형성하여 캐패시터(279)를 완성한다. Referring to FIGS. 19A and 19B, after the mold layer 251 is removed by an etching process using a LAL solution, as described above, the adjacent storage electrodes 273 are connected by the stabilizing member 271. The capacitor 279 is completed by sequentially forming the dielectric film 275 and the plate electrode 277 on each storage electrode 273.

캐패시터(410) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막(도시되지 않음)을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.A fifth interlayer insulating film (not shown) is formed on the capacitor 410 to electrically insulate the upper wiring, and then an upper wiring is formed on the fifth interlayer insulating film to complete the semiconductor device.

전술한 바와 같이 본 발명에 따르면, LAL 용액에 대하여 우수한 내식성을 갖는 물질로 이루어진 안정화 부재를 형성하거나, 질화물로 구성된 안정화 부재를 감싸는 산화물로 이루어진 보호 부재를 형성함으로써, 인접하는 스토리지 전극들이 상기 안정화 부재를 통해 서로에 의하여 지지되어 캐패시터의 구조적 안정성을 향상시킬 수 있다. 이에 따라, 캐패시터가 높은 종횡비를 갖는 경우라 하더라도 캐패시터가 쓰러지는 현상 없이 반도체 장치에 따라 요구되는 적절한 캐패시턴스를 갖는 캐패시터를 구현할 수 있다. As described above, according to the present invention, by forming a stabilizing member made of a material having excellent corrosion resistance with respect to the LAL solution, or by forming a protective member made of an oxide surrounding the stabilizing member made of nitride, adjacent storage electrodes to the stabilizing member By being supported by each other through can improve the structural stability of the capacitor. Accordingly, even when the capacitor has a high aspect ratio, it is possible to implement a capacitor having an appropriate capacitance required by the semiconductor device without the capacitor falling down.

또한, 상부가 확장되는 링형 구조물의 형태를 갖는 안정화 부재 및 보호 부재를 통해 캐패시터의 스토리지 전극의 상부가 확장되는 구조를 갖기 때문에 캐패시터의 캐패시턴스를 증가시킬 수 있다. 스토리지 전극을 위한 콘택홀의 형성 시, 세정 공정을 적용하여 콘택홀의 내부 면적을 확장시킨 후 캐패시터를 형성함으로써, 캐패시터의 면적의 확장을 유도하여 캐패시터의 캐패시턴스를 더욱 증가시킬 수 있다.In addition, the capacitance of the capacitor may be increased because the upper portion of the storage electrode of the capacitor is extended through the stabilizing member and the protective member having the form of a ring-shaped structure in which the upper portion is extended. In forming the contact hole for the storage electrode, by applying a cleaning process to expand the inner area of the contact hole and then forming a capacitor, the capacitance of the capacitor can be further increased by inducing the expansion of the area of the capacitor.

상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to preferred embodiments of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (14)

스토리지 전극;Storage electrodes; 상기 스토리지 전극 상에 형성된 유전막;A dielectric film formed on the storage electrode; 상기 유전막 상에 형성된 플레이트 전극; 및A plate electrode formed on the dielectric layer; And 인접하는 스토리지 전극을 서로 연결하기 위하여 상기 스토리지 전극의 상부에 형성되며, LAL 용액에 대하여 내식성을 갖는 물질로 이루어진 안정화 부재를 포함하는 캐패시터.And a stabilizing member formed on an upper portion of the storage electrode to connect adjacent storage electrodes to each other, the stabilizing member made of a material having corrosion resistance to the LAL solution. 제1항에 있어서, 상기 안정화 수단과 상기 인접하는 스토리지 전극의 안정화 수단은 상기 스토리지 전극들이 배열된 방향에 대하여 사선 방향을 따라 서로 연결되는 것을 특징으로 하는 캐패시터.The capacitor of claim 1, wherein the stabilization means and the stabilization means of the adjacent storage electrode are connected to each other along an oblique direction with respect to a direction in which the storage electrodes are arranged. 제1항에 있어서, 상기 스토리지 전극 및 상기 안정화 부재는 상부가 확장되는 구조를 가지는 것을 특징으로 하는 캐패시터.The capacitor of claim 1, wherein the storage electrode and the stabilizing member have a structure in which an upper portion thereof extends. 제1항에 있어서, 상기 안정화 부재는 상기 스토리지 전극의 상부를 감싸는 링형 구조를 가지는 것을 특징으로 하는 캐패시터.The capacitor of claim 1, wherein the stabilizing member has a ring-shaped structure surrounding an upper portion of the storage electrode. 제1항에 있어서, 상기 스토리지 전극은 제1 불순물로 도핑된 폴리실리콘으로 이루어지며, 상기 안정화 부재는 제2 불순물로 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 캐패시터.The capacitor of claim 1, wherein the storage electrode is made of polysilicon doped with a first impurity, and the stabilizing member is made of polysilicon doped with a second impurity. 제5항에 있어서, 상기 제1 불순물은 P형이며, 상기 제2 불순물은 N형인 것을 특징으로 하는 캐패시터.6. The capacitor of claim 5, wherein the first impurity is P-type and the second impurity is N-type. 스토리지 전극;Storage electrodes; 상기 스토리지 전극 상에 형성된 유전막;A dielectric film formed on the storage electrode; 상기 유전막 상에 형성된 플레이트 전극;A plate electrode formed on the dielectric layer; 인접하는 스토리지 전극을 서로 연결하기 위하여 상기 스토리지 전극의 상부에 형성되는 안정화 부재; 및A stabilizing member formed on the storage electrode to connect adjacent storage electrodes to each other; And 상기 안정화 부재를 감싸는 보호 부재를 포함하는 것을 특징으로 하는 캐패시터.And a protective member surrounding the stabilizing member. 제7항에 있어서, 상기 보호 부재는 LAL 용액에 대하여 내식성을 갖는 물질로 이루어지는 것을 특징으로 하는 캐패시터.8. The capacitor of claim 7, wherein the protective member is made of a material having corrosion resistance to the LAL solution. 제8항에 있어서, 상기 보호 부재는 탄탈륨 산화물로 이루어지는 것을 특징으로 하는 캐패시터.The capacitor of claim 8, wherein the protective member is made of tantalum oxide. 반도체 기판 상에 콘택 영역을 형성하는 단계;Forming a contact region on the semiconductor substrate; 상기 반도체 기판 상에 몰드막을 형성하는 단계;Forming a mold film on the semiconductor substrate; 상기 몰드막 중 상기 콘택이 위치하는 부분에 인접하는 스토리지 전극들을 서로 연결하며, LAL 용액에 대하여 내식성을 갖는 물질을 사용하여 안정화 부재를 형성하는 단계;Connecting the storage electrodes adjacent to the portion where the contact is located in the mold layer to each other, and forming a stabilizing member using a material having corrosion resistance to a LAL solution; 상기 안정화 부재의 내벽 및 상기 콘택 영역을 노출시키는 콘택홀을 형성하는 단계;Forming a contact hole exposing an inner wall of the stabilizing member and the contact region; 상기 안정화 부재의 내벽 및 상기 콘택홀의 내벽 상에 상기 콘택 영역에 접촉되는 스토리지 전극을 형성하는 단계;Forming a storage electrode contacting the contact region on an inner wall of the stabilization member and an inner wall of the contact hole; 상기 스토리지 전극 상에 유전막을 형성하는 단계; 및Forming a dielectric layer on the storage electrode; And 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.Forming a plate electrode on the dielectric layer. 제10항에 있어서, 상기 안정화 부재를 형성하는 단계는, The method of claim 10, wherein forming the stabilizing member, 상기 몰드막 상에 마스크층을 형성하는 단계;Forming a mask layer on the mold layer; 상기 마스크층을 식각하여 마스크 패턴을 형성하는 단계;Etching the mask layer to form a mask pattern; 상기 마스크 패턴을 이용하여 상기 몰드막을 식각하여 상기 몰드막의 상부에 제1 폭 및 제1 깊이를 갖는 제1 개구를 형성하는 단계; 및Etching the mold layer using the mask pattern to form a first opening having a first width and a first depth on the mold layer; And 상기 마스크 패턴을 이용하여 상기 제1 개구의 제1 폭 및 제1 깊이를 확장하여 상기 몰드막의 상부에 제2 폭 및 제2 깊이를 갖는 제2 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.And extending a first width and a first depth of the first opening by using the mask pattern to form a second opening having a second width and a second depth on the mold layer. Method of manufacturing a capacitor. 제11항에 있어서, 상기 안정화 부재를 형성하는 단계는,The method of claim 11, wherein forming the stabilizing member, 상기 제2 개구의 측벽 및 저면과 상기 마스크층 상에 제1 불순물로 도핑된 폴리실리콘막을 형성하는 단계; Forming a polysilicon layer doped with a first impurity on the sidewalls and the bottom surface of the second opening and the mask layer; 상기 마스크층이 노출될 때까지 상기 제1 불순물로 도핑된 폴리실리콘막을 제거하여 상기 제2 개구의 측벽 및 저면 상에 폴리실리콘막 패턴을 형성하는 단계; 및Removing the polysilicon layer doped with the first impurity until the mask layer is exposed to form a polysilicon layer pattern on sidewalls and bottom surfaces of the second openings; And 상기 제2 개구의 저면 상의 상기 제1 불순물로 도핑된 폴리실리콘막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.And removing the polysilicon film pattern doped with the first impurity on the bottom of the second opening. 제12항에 있어서, 상기 스토리지 전극을 형성하는 단계는, The method of claim 12, wherein forming the storage electrode comprises: 상기 안정화 부재의 내벽, 상기 확장된 콘택홀의 내벽 및 상기 마스크층 상에 제2 불순물로 도핑된 폴리실리콘막을 형성하는 단계; 및Forming a polysilicon layer doped with a second impurity on an inner wall of the stabilizing member, an inner wall of the extended contact hole, and the mask layer; And 상기 안정화 부재가 노출될 때까지 상기 제2 불순물로 도핑된 폴리실리콘막 및 상기 마스크층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법. And removing the polysilicon layer doped with the second impurity and the mask layer until the stabilizing member is exposed. 제12항에 있어서, 상기 안정화 부재를 형성하는 단계는,The method of claim 12, wherein forming the stabilizing member, 상기 제2 개구의 측벽 및 저면과 상기 마스크층 상에 산화막 및 질화막을 형성하는 단계;Forming an oxide film and a nitride film on the sidewalls and the bottom surface of the second opening and the mask layer; 상기 마스크층이 노출될 때까지 상기 산화막 및 질화막을 제거하여 상기 제2 개구의 측벽 및 저면 상에 산화막 패턴 및 질화막 패턴을 형성하는 단계; 및Removing the oxide film and the nitride film until the mask layer is exposed to form an oxide pattern and a nitride film pattern on sidewalls and bottom surfaces of the second openings; And 상기 제2 개구의 저면 상의 산화막 패턴 및 상기 질화막 패턴을 제거하여 상기 안정화 부재 및 상기 안정화 부재를 감싸는 보호 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.And removing the oxide film pattern and the nitride film pattern on the bottom surface of the second opening to form the stabilizing member and a protective member surrounding the stabilizing member.
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