KR100539215B1 - Semiconductor device including an improved capacitor and Method for manufacturing the same - Google Patents

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KR100539215B1 KR10-2003-0086462A KR20030086462A KR100539215B1 KR 100539215 B1 KR100539215 B1 KR 100539215B1 KR 20030086462 A KR20030086462 A KR 20030086462A KR 100539215 B1 KR100539215 B1 KR 100539215B1
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    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

Abstract

개선된 캐패시터를 포함하는 반도체 장치 및 그 제조 방법이 개시된다. 상기 캐패시터는, 실린더형 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 상부에 형성되는 연결 부재를 포함하며 인접하는 스토리지 전극의 연결 부재와 상기 연결 부재가 서로 연결되는 스토리지 전극을 구비한다. 상기 스토리지 전극 상에는 유전막 및 플레이트 전극이 차례로 형성된다. 실린더형 스토리지 전극들을 형성하여 단위 셀 내의 모든 캐패시터들을 서로 연결하기 때문에, 캐패시터가 높은 종횡비를 갖는 경우에도 캐패시터들이 쓰러지는 현상을 원천적으로 방지할 수 있으므로, 요구되는 수준까지 캐패시터의 캐패시턴스를 향상시킬 수 있다. 따라서, 이러한 캐패시터들을 구비하는 반도체 장치의 신뢰성 및 반도체 제조 공정의 수율을 향상시킬 수 있다. Disclosed are a semiconductor device including an improved capacitor and a method of manufacturing the same. The capacitor includes a cylindrical storage conductive layer pattern and a connection member formed on the storage conductive layer pattern, and includes a connection member of an adjacent storage electrode and a storage electrode to which the connection member is connected to each other. A dielectric film and a plate electrode are sequentially formed on the storage electrode. By forming the cylindrical storage electrodes to connect all the capacitors in the unit cell to each other, even when the capacitors have a high aspect ratio, it is possible to prevent the capacitors from falling down, thereby improving the capacitance of the capacitor to the required level. . Therefore, the reliability of the semiconductor device having such capacitors and the yield of the semiconductor manufacturing process can be improved.

Description

개선된 캐패시터를 포함하는 반도체 장치 및 그 제조 방법{Semiconductor device including an improved capacitor and Method for manufacturing the same}Semiconductor device including an improved capacitor and method for manufacturing the same

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 개선된 구조적 안정성 갖는 향상된 캐패시턴스를 갖는 캐패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a capacitor having an improved capacitance having improved structural stability and a method for manufacturing the same.

일반적으로 DRAM(Dynamic Random Access Memory) 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대체로 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다. Generally, semiconductor devices for memory, such as DRAM (Dynamic Random Access Memory) devices, are devices that store information such as data or program instructions, and may read information stored therein and store other information in the device. One memory device is generally composed of one transistor and one capacitor. In general, a capacitor included in a DRAM device or the like is composed of a storage electrode, a dielectric film, a plate electrode, and the like. In order to increase the capacity of the memory device including the capacitor, it is very important to increase the capacitance of the capacitor.

현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 그러나, 현재와 같이 0.11㎛ 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 캐패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다. 즉, 캐패시터의 높이가 지나치게 높아질 경우에는 캐패시터가 쓰러짐으로써, 인접하는 캐패시터들이 브릿지를 통하여 서로 연결되어 인접하는 캐패시터들 간에 2-비트 단락이 발생하게 된다.At present, in order to secure the capacitance of the capacitor while decreasing the allowable area per unit cell as the integration degree of the DRAM device increases to the giga level or more, the shape of the capacitor was initially manufactured in a flat structure, and gradually, the box shape gradually increased. Or it is formed in cylinder shape. However, in today's Giga-class or higher DRAM devices employing ultra-fine line width technology of 0.11 μm or less, in order to have the capacitance required for the capacitor within the allowed cell area, the aspect ratio of the capacitor is inevitably increased. Accordingly, there is a problem in that a 2-bit short occurs between adjacent capacitors. That is, when the height of the capacitor is too high, the capacitor collapses, so that adjacent capacitors are connected to each other through a bridge, thereby causing a 2-bit short circuit between adjacent capacitors.

이러한 문제점을 해결하기 위하여, 미국 공개특허 제2003-85420호에는 빔 형태의 절연 부재를 이용하여 각 캐패시터의 하부 전극을 서로 연결함으로써, 캐패시터의 기계적 강도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법이 개시되어 있다.In order to solve this problem, US Patent Publication No. 2003-85420 discloses a semiconductor memory device and a method of manufacturing the same, which can improve the mechanical strength of the capacitor by connecting the lower electrodes of each capacitor to each other using a beam-type insulating member. Is disclosed.

도 1a는 상기 미국 공개특허에 개시된 반도체 메모리 장치의 단면도를 도시한 것이며, 도 1b는 도 1a에 도시한 반도체 메모리 장치의 평면도이다.FIG. 1A illustrates a cross-sectional view of a semiconductor memory device disclosed in the U.S. Patent Application Publication. FIG. 1B is a plan view of the semiconductor memory device illustrated in FIG. 1A.

도 1a 및 도 1b를 참조하면, 반도체 기판(10) 상에 소자 분리막(13)을 형성하여 반도체 기판(10)을 액티브 영역 및 필드 영역으로 구분한 다음, 상기 액티브 영역에 각기 게이트 산화막 패턴, 게이트 전극 및 마스크 패턴을 포함하는 게이트 구조물들(22)을 형성한다.1A and 1B, an isolation layer 13 is formed on a semiconductor substrate 10 to divide the semiconductor substrate 10 into an active region and a field region, and then a gate oxide pattern and a gate are formed in the active region, respectively. Gate structures 22 including an electrode and a mask pattern are formed.

게이트 구조물들(22)을 마스크로 이용하여 게이트 구조물들(22) 사이의 반도체 기판(10)의 표면에 불순물을 이온 주입하어 소오스/드레인 영역(16, 19)을 형성함으로써, 반도체 기판(10) 상에 MOS 트랜지스터들을 형성한다.The semiconductor substrate 10 is formed by forming source / drain regions 16 and 19 by implanting impurities into the surface of the semiconductor substrate 10 between the gate structures 22 using the gate structures 22 as a mask. MOS transistors are formed on the substrate.

상기 MOS 트랜지스터들이 형성된 반도체 기판(10) 상에 제1 층간 절연막(37)을 형성한 다음, 제1 층간 절연막(37)을 관통하여 소오스/드레인 영역(16, 19)에 각기 접촉되는 캐패시터 플러그(25) 및 비트 라인 플러그(28)를 형성한다. After forming the first interlayer insulating layer 37 on the semiconductor substrate 10 on which the MOS transistors are formed, the capacitor plug penetrates the first interlayer insulating layer 37 and contacts the source / drain regions 16 and 19, respectively. 25 and bit line plug 28.

제1 층간 절연막(37) 상에 제2 층간 절연막(40)을 형성한 후, 제2 층간 절연막(40)을 부분적으로 식각하여 제2 층간 절연막(40)에 비트 라인 플러그(28)에 연결되는 비트 라인 콘택 플러그(31)를 형성한다. 제2 층간 절연막(40) 상에 제3 층간 절연막(43)을 형성하고, 제3 및 제2 층간 절연막(43, 40)을 순차적으로 식각하여, 제3 및 제2 층간 절연막(43, 40)을 관통하여 캐패시터 플러그(25)에 접촉되는 캐패시터 콘택 플러그(34)를 형성한다.After forming the second interlayer insulating film 40 on the first interlayer insulating film 37, the second interlayer insulating film 40 is partially etched to be connected to the bit line plug 28 to the second interlayer insulating film 40. The bit line contact plug 31 is formed. The third interlayer insulating film 43 is formed on the second interlayer insulating film 40, and the third and second interlayer insulating films 43 and 40 are sequentially etched to form the third and second interlayer insulating films 43 and 40. A capacitor contact plug 34 is formed to penetrate through and contact the capacitor plug 25.

캐패시터 콘택 플러그(34) 및 제3 층간 절연막(43) 상에 식각 저지막(46)을 형성한 다음, 식각 저지막(46)을 식각하여 캐패시터 콘택 플러그(34)를 노출시키는 홀(49)을 형성한다. 이러한 홀(49) 내에 캐패시터 콘택 플러그(34)에 접촉되는 실린더 형상의 하부 전극(52)을 형성한다. 이 경우, 실린더형 하부 전극(52)은 캐패시터 콘택 플러그(34) 및 캐패시터 플러그(25)를 통하여 소오스/드레인 영역(16)에 전기적으로 연결된다.An etch stop layer 46 is formed on the capacitor contact plug 34 and the third interlayer insulating layer 43, and then the etch stop layer 46 is etched to expose the hole 49 for exposing the capacitor contact plug 34. Form. In the hole 49, a cylindrical lower electrode 52 contacting the capacitor contact plug 34 is formed. In this case, the cylindrical lower electrode 52 is electrically connected to the source / drain region 16 through the capacitor contact plug 34 and the capacitor plug 25.

인접하는 캐패시터들의 하부 전극들(52)의 측벽들 사이에서 하부 전극들(52)을 서로 연결하는 빔 형태의 절연 부재(64)를 형성한 다음, 각 캐패시터의 하부 전극(52) 상에 유전막(55) 및 상부 전극(58)을 순차적으로 형성하여 캐패시터(61)를 완성한다. 이어서, 각 캐패시터(61)의 내부 및 외부에 후속하여 형성되는 상부 배선과의 전기적 절연을 위한 절연막을 형성한다. 이에 따라, 캐패시터들(61)은 그 하부 전극들(52)이 각기 그 측벽들 사이에 형성된 빔 형상의 절연 부재들(64)을 통하여 서로 연결된 구조로 형성된다.An insulating member 64 in the form of a beam connecting the lower electrodes 52 to each other is formed between the sidewalls of the lower electrodes 52 of the adjacent capacitors, and then a dielectric film (on the lower electrode 52 of each capacitor) is formed. 55 and the upper electrode 58 are sequentially formed to complete the capacitor 61. Subsequently, an insulating film for electrical insulation with upper wirings formed subsequent to the inside and outside of each capacitor 61 is formed. Accordingly, the capacitors 61 are formed in a structure in which the lower electrodes 52 are connected to each other through beam-shaped insulating members 64 respectively formed between the sidewalls thereof.

그러나, 상술한 반도체 메모리 장치에 있어서, 비록 빔 형상의 절연 부재(64)를 적용하여 캐패시터(61)의 기계적 강도를 향상시킬 수는 있으나, 하부 전극들(52)을 서로 연결하기 위하여 다수의 빔 형상의 절연 부재들(64)을 하부 전극들(52)의 측벽들 사이에 형성하기 때문에 캐패시터들(61)을 제조하는 공정이 지나치게 복잡해진다. 이에 따라, 반도체 메모리 제조 장치의 제조에 소요되는 비용과 시간이 크게 증가하게 된다. 또한, 캐패시터(61)가 내부 및 외부로 구분되는 복잡한 구조를 가지기 때문에, 이러한 구조를 가지는 캐패시터(61)를 제조하는 과정이 어려워질 뿐만 아니라 캐패시터(61)와 상부 배선(67) 사이의 전기적 절연을 위한 절연막의 형성 시에, 캐패시터(61)의 내부에는 절연막이 제대로 형성되지 못할 가능성이 매우 높아진다. 더욱이, 이와 같은 캐패시터(61)의 구조의 복잡성은 결국 반도체 메모리 제조 장치의 수율을 저하시키는 문제점을 가져오게 된다.However, in the above-described semiconductor memory device, although the beam-shaped insulating member 64 can be applied to improve the mechanical strength of the capacitor 61, a plurality of beams are connected to connect the lower electrodes 52 to each other. Since the insulating members 64 of the shape are formed between the sidewalls of the lower electrodes 52, the process of manufacturing the capacitors 61 becomes too complicated. As a result, the cost and time required for manufacturing the semiconductor memory manufacturing apparatus are greatly increased. In addition, since the capacitor 61 has a complicated structure that is divided into internal and external, the process of manufacturing the capacitor 61 having such a structure is not only difficult, but also the electrical insulation between the capacitor 61 and the upper wiring 67. At the time of forming the insulating film for the purpose, the possibility of the insulating film not being properly formed inside the capacitor 61 becomes very high. In addition, the complexity of the structure of the capacitor 61 inevitably leads to a problem of lowering the yield of the semiconductor memory manufacturing apparatus.

본 발명의 제1 목적은 단순한 구조의 안정화 부재를 이용하여 향상된 구조적 안정성을 가지는 한편 내부 면적의 확장을 통하여 증가된 캐패시턴스를 갖는 캐패시터를 제공하는 것이다.It is a first object of the present invention to provide a capacitor having an improved structural stability by using a stabilizing member of a simple structure, while having an increased capacitance through the expansion of an internal area.

본 발명의 제2 목적은 용이한 공정을 통해 안정화 부재를 형성하는 한편 캐패시터의 내부 면적을 확장하여 향상된 구조적 안정성 및 캐패시턴스를 갖는 캐패시터의 제조 방법을 제공하는 것이다.It is a second object of the present invention to provide a method of manufacturing a capacitor having improved structural stability and capacitance by forming a stabilizing member through an easy process while expanding the internal area of the capacitor.

본 발명의 제3 목적은 개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는 캐패시터를 구비하는 반도체 장치를 제공하는 것이다.It is a third object of the present invention to provide a semiconductor device having a capacitor having improved structural stability and improved capacitance.

본 발명의 제4 목적은 개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는 캐패시터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다It is a fourth object of the present invention to provide a method of manufacturing a semiconductor device comprising a capacitor having improved structural stability and improved capacitance.

상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 캐패시터는, 실린더형 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 상부에 형성되는 연결 부재를 포함하며 인접하는 스토리지 전극의 연결 부재와 상기 연결 부재가 서로 연결되는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다. 바람직하게는, 단위 셀 내의 모든 스토리지 전극들이 각기 연결 부재들을 통하여 서로 연결된다. 이 경우, 상기 연결 부재와 상기 인접하는 스토리지 전극의 연결 부재는 상기 스토리지 전극들이 배열된 방향에 대하여 좌측 및 우측 사선 방향을 따라 서로 연결된다.In order to achieve the first object of the present invention described above, a capacitor according to a preferred embodiment of the present invention includes a cylindrical storage conductive layer pattern and a connection member formed on the storage conductive layer pattern, And a storage electrode to which the connection member and the connection member are connected to each other, a dielectric layer formed on the storage electrode, and a plate electrode formed on the dielectric layer. Preferably, all of the storage electrodes in the unit cell are connected to each other through connecting members. In this case, the connecting member and the connecting member of the adjacent storage electrode are connected to each other along the left and right diagonal directions with respect to the direction in which the storage electrodes are arranged.

전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 캐패시터의 제조 방법에 따르면, 반도체 기판 상에 콘택 영역을 형성하고, 상기 반도체 기판 상에 몰드막을 형성한 다음, 상기 몰드막 중 아래에 상기 콘택이 위치하는 부분에 개구를 형성하고, 상기 개구의 내벽 상에 인접하는 스토리지 전극들을 서로 연결하는 연결 부재를 형성한다. 상기 연결 부재 및 상기 콘택 영역을 노출시키는 콘택 홀을 형성하고, 상기 연결 부재의 내벽 및 상기 콘택 홀의 내벽 상에 상기 콘택 영역에 접촉되는 스토리지 도전막 패턴을 형성한 후, 상기 몰드막을 제거하여 상기 연결 부재 및 상기 스토리지 도전막 패턴을 포함하는 스토리지 전극을 형성한다. 이어서, 상기 스토리지 전극 상에 유전막을 형성한 후, 상기 유전막 상에 플레이트 전극을 형성한다. According to a method of manufacturing a capacitor according to a preferred embodiment of the present invention in order to achieve the above-described second object of the present invention, a contact region is formed on a semiconductor substrate, a mold film is formed on the semiconductor substrate, and then the mold is formed. An opening is formed at a portion of the film where the contact is located, and a connection member is formed on the inner wall of the opening to connect adjacent storage electrodes to each other. Forming a contact hole exposing the connection member and the contact region, forming a storage conductive layer pattern contacting the contact region on an inner wall of the connection member and an inner wall of the contact hole, and then removing the mold layer A storage electrode including the member and the storage conductive layer pattern is formed. Subsequently, after forming a dielectric film on the storage electrode, a plate electrode is formed on the dielectric film.

상술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 장치, 반도체 기판 상에 형성된 워드 라인들, 상기 워드 라인들 사이의 상기 반도체 기판에 형성된 제1 콘택 영역 및 제2 콘택 영역, 상기 제1 콘택 영역에 접촉되는 제1 패드, 상기 제2 콘택 영역에 접촉되는 제2 패드, 상기 제2 패드에 접촉되는 비트 라인, 상기 제1 패드에 접촉되는 실린더형 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 상부에 형성되는 연결 부재를 구비하는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다. 여기서, 단위 셀 내의 모든 스토리지 전극들이 각기 연결 부재들을 통하여 서로 연결된다.In order to achieve the above-described third object of the present invention, a semiconductor device according to a preferred embodiment of the present invention, word lines formed on a semiconductor substrate, a first contact region and a second contact region formed on the semiconductor substrate between the word lines. A contact region, a first pad in contact with the first contact region, a second pad in contact with the second contact region, a bit line in contact with the second pad, and a cylindrical storage conductive layer pattern in contact with the first pad And a storage electrode having a connection member formed on the storage conductive layer pattern, a dielectric layer formed on the storage electrode, and a plate electrode formed on the dielectric layer. Here, all the storage electrodes in the unit cell are connected to each other through the connecting members.

전술한 본 발명의 제4 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 상에 워드 라인들을 형성한 후, 상기 워드 라인들 사이의 상기 반도체 기판에 제1 콘택 영역 및 제2 콘택 영역을 형성한다. 이어서, 상기 제1 콘택 영역에 접촉되는 제1 패드를 형성한 다음, 상기 제2 콘택 영역에 접촉되는 제2 패드를 형성한다. 계속하여, 상기 제2 패드에 접촉되는 비트 라인을 형성한 후, 상기 비트 라인을 덮으면서 상기 반도체 기판 상에 몰드막을 형성한다. 다음에, 상기 몰드막 중 아래에 상기 제1 패드가 위치하는 부분에 개구를 형성한 후, 상기 개구의 내벽 상에 인접하는 스토리지 전극들을 서로 연결하는 연결 부재를 형성한다. 이어서, 상기 연결 부재의 내벽 및 상기 제1 패드를 노출시키는 콘택홀을 형성한 다음, 상기 연결 부재의 내벽, 상기 콘택홀의 내벽, 상기 제1 패드 상에 스토리지 도전막 패턴을 형성한다. 상기 몰드막을 제거하여 상기 연결 부재 및 상기 스토리지 도전막 패턴을 구비하는 스토리지 전극을 형성한다. 그리고, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성한다. According to a method of manufacturing a semiconductor device according to a preferred embodiment of the present invention in order to achieve the fourth object of the present invention described above, after forming word lines on a semiconductor substrate, the semiconductor substrate between the word lines is formed on the semiconductor substrate. The first contact region and the second contact region are formed. Subsequently, a first pad in contact with the first contact region is formed, and then a second pad in contact with the second contact region is formed. Subsequently, after forming a bit line in contact with the second pad, a mold film is formed on the semiconductor substrate while covering the bit line. Next, an opening is formed in a portion of the mold layer in which the first pad is located, and then a connecting member is formed to connect adjacent storage electrodes to each other on an inner wall of the opening. Subsequently, a contact hole exposing the inner wall of the connection member and the first pad is formed, and then a storage conductive layer pattern is formed on the inner wall of the connection member, the inner wall of the contact hole, and the first pad. The mold layer is removed to form a storage electrode having the connection member and the storage conductive layer pattern. A dielectric film and a plate electrode are sequentially formed on the storage electrode.

본 발명에 따르면, 스토리지 도전막 패턴들 및 연결 부재를 구비하는 실린더형 스토리지 전극들을 형성하여 단위 셀 내의 모든 캐패시터들을 서로 연결함으로써, 캐패시터가 높은 종횡비를 갖는 경우에도 캐패시터들이 쓰러지는 현상을 원천적으로 방지할 수 있다. 따라서, 요구되는 수준까지 캐패시터의 캐패시턴스를 향상시킬 수 있으며, 캐패시터들의 쓰러짐으로 인한 캐패시터들 사이의 2-bit 단락을 방지할 수 있다. 결국, 이러한 캐패시터들을 구비하는 반도체 장치의 신뢰성 및 반도체 제조 공정의 수율을 향상시킬 수 있다. 또한, 확장된 스토리지 노드 콘택홀 내에 스토리지 도전막 패턴을 형성하기 때문에, 확장된 면적을 갖는 스토리지 도전막 패턴을 구비하는 캐패시터의 면적도 확장되어 캐패시터의 캐패시턴스를 더욱 크게 증가시킬 수 있다.According to the present invention, the cylindrical storage electrodes including the storage conductive layer patterns and the connecting member are formed to connect all the capacitors in the unit cell to each other, thereby preventing the capacitors from falling down even when the capacitors have a high aspect ratio. Can be. Thus, the capacitance of the capacitor can be improved to the required level, and 2-bit short circuit between the capacitors due to the collapse of the capacitors can be prevented. As a result, it is possible to improve the reliability of the semiconductor device having such capacitors and the yield of the semiconductor manufacturing process. In addition, since the storage conductive layer pattern is formed in the extended storage node contact hole, the area of the capacitor having the storage conductive layer pattern having the enlarged area is also expanded, thereby further increasing the capacitance of the capacitor.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는 캐패시터를 포함하는 반도체 장치 및 그 제조 방법을 상세하게 설명하지만, 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.Hereinafter, a semiconductor device including a capacitor having improved structural stability and improved capacitance and a method of manufacturing the same according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is not limited or restricted by.

도 2a 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도들 도시한 것이다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 13a는 반도체 장치를 비트 라인을 따라 자른 단면도들이며, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 13b는 반도체 장치를 워드 라인을 따라 자른 단면도들이다. 도 6c, 도 8c 및 도 11c는 각기 도 6b, 도 8b 및 도 11b에 도시한 반도체 장치의 평면도들이다. 또한, 도 12는 도 11b에 도시한 반도체 장치 중 연결 부재 및 스토리지 도전막 패턴을 포함하는 스토리지 전극의 사시도이다. 도 2a 내지 도 13b에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.2A to 13B illustrate cross-sectional views, plan views, and perspective views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, and 13A are cross-sectional views of semiconductor devices taken along bit lines. 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, and 13B are cross-sectional views of semiconductor devices taken along a word line. 6C, 8C, and 11C are plan views of the semiconductor device shown in FIGS. 6B, 8B, and 11B, respectively. 12 is a perspective view of a storage electrode including a connection member and a storage conductive layer pattern of the semiconductor device illustrated in FIG. 11B. 2A to 13B, the same reference numerals are used for the same members.

도 2a 및 도 2b는 게이트 구조물(115)을 포함하는 워드 라인(130)이 형성된 반도체 기판(100) 상에 제1 패드(121) 및 제2 패드(124)를 형성하는 단계를 설명하기 위한 단면도들이다.2A and 2B are cross-sectional views illustrating a process of forming a first pad 121 and a second pad 124 on a semiconductor substrate 100 on which a word line 130 including a gate structure 115 is formed. admit.

도 2a 및 도 2b를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(103)을 형성하여, 반도체 기판(100)에 액티브 영역 및 필드 영역을 정의한다.2A and 2B, a device isolation layer 103 is formed on a semiconductor substrate 100 by using a device isolation process such as a shallow trench device isolation (STI) process or a silicon partial oxidation method (LOCOS). An active region and a field region are defined in the substrate 100.

열 산화법이나 화학 기상 증착(CVD) 공정으로 소자 분리막(103)이 형성된 반도체 기판(100) 상에 얇은 두께의 게이트 산화막(도시되지 않음)을 형성한다. 이 경우, 상기 게이트 산화막은 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다.A thin gate oxide film (not shown) is formed on the semiconductor substrate 100 on which the device isolation film 103 is formed by thermal oxidation or chemical vapor deposition (CVD). In this case, the gate oxide film is formed only in the active region defined by the device isolation film 103.

상기 게이트 산화막 상에 제1 도전막(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 차례로 형성한다. 여기서, 상기 제1 도전막 및 제1 마스크층은 각기 게이트 도전막 및 게이트 마스크층에 해당된다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며 후에 게이트 도전막 패턴(109)으로 패터닝된다. 또한, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다.A first conductive film (not shown) and a first mask layer (not shown) are sequentially formed on the gate oxide film. The first conductive layer and the first mask layer correspond to the gate conductive layer and the gate mask layer, respectively. The first conductive layer is made of polysilicon doped with an impurity and is subsequently patterned into a gate conductive layer pattern 109. In addition, the first conductive layer may be formed of a polyside structure consisting of doped polysilicon and metal silicide.

상기 제1 마스크층은 후에 게이트 마스크(112)로 패터닝되며, 후에 형성되는 제1 층간 절연막(ILD)(127)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(127)이 산화물로 이루어질 경우에 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.The first mask layer is later patterned with a gate mask 112, and is formed using a material having an etch selectivity with respect to the first interlayer dielectric (ILD) 127 formed later. For example, when the first interlayer insulating layer 127 is formed of an oxide, the first mask layer is formed of a nitride such as silicon nitride.

상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 각기 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물(115)들을 형성한다. 즉, 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 연속적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물(115)들을 형성한다. 본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크 (112)를 먼저 형성한다. 이어서, 게이트 마스크(112) 상의 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물(115)을 형성할 수 있다.After forming a first photoresist pattern (not shown) on the first mask layer, the first mask layer, the first conductive layer, and the gate oxide layer are sequentially formed using the first photoresist pattern as an etching mask. By patterning, the gate structures 115 including the gate oxide layer pattern 106, the gate conductive layer pattern 109, and the gate mask 112 are formed on the semiconductor substrate 100, respectively. That is, the gate structures 115 are formed on the semiconductor substrate 100 by successively patterning the first mask layer, the first conductive layer, and the gate oxide layer using the first photoresist pattern as an etching mask. According to another embodiment of the present invention, the first mask layer is patterned using the first photoresist pattern as an etching mask, thereby forming a gate mask 112 on the first conductive layer first. Subsequently, after the first photoresist pattern on the gate mask 112 is removed, the first conductive layer and the gate oxide layer are sequentially patterned using the gate mask 112 as an etch mask to form a gate oxide layer on the semiconductor substrate 100. The gate structure 115 including the pattern 106, the gate conductive layer pattern 109, and the gate mask 112 may be formed.

게이트 구조물들(115)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(도시되지 않음)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물(115)들의 측면에 게이트 스페이서인 제1 스페이서(118)를 형성한다. 이에 따라, 반도체 기판(100) 상에는 서로 나란하게 배치되는 복수 개의 워드 라인들(130)이 형성된다. 여기서, 반도체 기판(100)의 액티브 영역에 형성된 워드 라인들(130)은 각기 그 측벽에 형성된 제1 스페이서(112)에 의하여 인접하는 워드 라인(130)과 서로 전기적으로 분리된다. 즉, 각 워드 라인(130)의 상면 및 측면에는 각기 절연물로 구성된 게이트 마스크(112) 및 제1 스페이서(118)가 형성되기 때문에 인접하는 워드 라인들(130)이 서로 전기적으로 절연된다.After forming a first insulating film (not shown) made of nitride, such as silicon nitride, on the semiconductor substrate 100 on which the gate structures 115 are formed, the first insulating film is anisotropically etched to form each of the gate structures 115. A first spacer 118 that is a gate spacer is formed on the side surface. As a result, a plurality of word lines 130 are formed on the semiconductor substrate 100 to be parallel to each other. Here, the word lines 130 formed in the active region of the semiconductor substrate 100 are electrically separated from each other by the adjacent word lines 130 by the first spacers 112 formed on the sidewalls thereof. That is, since the gate mask 112 and the first spacer 118 formed of an insulator are formed on the top and side surfaces of each word line 130, adjacent word lines 130 are electrically insulated from each other.

워드 라인들(130)을 이온 주입 마스크로 이용하여 워드 라인들(130) 사이에 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소오스/드레인 영역들에 해당되는 제1 및 제2 콘택 영역들(121, 124)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 제1 및 제2 콘택 영역들(121, 124) 및 게이트 구조물들(115)을 포함하는 MOS 트랜지스터 구조물들이 형성된다. 여기서, 소오스/드레인 영역들인 제1 및 제2 콘택 영역들(121, 124)은 캐패시터(205)(도 13a 및 도 13b 참조)를 위한 제1 패드(133)와 비트 라인(154)(도 4a 및 도 4b 참조)을 위한 제2 패드(136)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 제1 콘택 영역(121)은 제1 패드(133)가 접촉되는 스토리지 노드 콘택 영역에 해당되며, 제2 콘택 영역(124)은 제2 패드(136)가 접속되는 비트 라인 콘택 영역에 해당된다.The semiconductor substrate 100 is formed by implanting impurities into the semiconductor substrate 100 exposed between the word lines 130 using the word lines 130 as an ion implantation mask by an ion implantation process, and then performing a heat treatment process. The first and second contact regions 121 and 124 corresponding to the source / drain regions are formed in the substrate. Accordingly, MOS transistor structures including the first and second contact regions 121 and 124 and the gate structures 115 are formed on the semiconductor substrate 100. Here, the first and second contact regions 121 and 124, which are source / drain regions, may include the first pad 133 and the bit line 154 for the capacitor 205 (see FIGS. 13A and 13B) (FIG. 4A). And a second pad 136 for each of which is in contact with each other, a capacitor contact region and a bit line contact region. For example, the first contact region 121 corresponds to a storage node contact region to which the first pad 133 is in contact, and the second contact region 124 is a bit line contact region to which the second pad 136 is connected. Corresponds to

상기 MOS 트랜지스터 구조물들을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(127)을 형성한다. 제1 층간 절연막(127)은 BPSG, PSG, SOG, USG 또는 HDP-CVD 산화물을 사용하여 형성한다. 계속하여, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(127)의 상부를 식각함으로써, 제1 층간 절연막(127)의 상면을 평탄화시킨다. 이 경우, 제1 층간 절연막(127)은 워드 라인(130)의 상면으로부터 소정의 높이로 형성된다. 본 발명의 다른 실시예에 따르면, 워드 라인(130)의 상면이 노출될 때까지 제1 층간 절연막(127)을 식각하여 제1 층간 절연막(127)의 상면을 평탄화할 수 있다.The first interlayer insulating layer 127 made of oxide is formed on the entire surface of the semiconductor substrate 100 while covering the MOS transistor structures. The first interlayer insulating film 127 is formed using BPSG, PSG, SOG, USG, or HDP-CVD oxide. Subsequently, the upper portion of the first interlayer insulating film 127 is etched by using a chemical mechanical polishing (CMP) process, an etch back process, or a process combining a chemical mechanical polishing (CMP) and an etch back to form a first interlayer insulating film 127. Planarize the top surface. In this case, the first interlayer insulating layer 127 is formed at a predetermined height from the top surface of the word line 130. According to another exemplary embodiment, the first interlayer insulating layer 127 may be etched until the top surface of the word line 130 is exposed to planarize the top surface of the first interlayer insulating layer 127.

상기 평탄화된 제1 층간 절연막(127) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(127)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(127)에 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택 홀들(도시되지 않음)을 형성한다. 바람직하게는, 산화물로 이루어진 제1 층간 절연막(127)을 식각할 때, 질화물로 이루어진 워드 라인(130)의 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(127)을 식각한다. 이에 따라, 상기 제1 콘택 홀들이 워드 라인(130)에 대하여 자기 정렬 방식으로 형성되면서 제1 및 제2 콘택 영역(121, 124)을 노출시키게 된다. 여기서, 상기 제1 콘택 홀들 가운데 일부는 스토리지 노드 콘택 영역인 제1 콘택 영역(121)을 노출시키며, 상기 제1 콘택 홀들 중 다른 부분은 비트 라인 콘택 영역인 제2 콘택 영역(124)을 노출시킨다.After forming a second photoresist pattern (not shown) on the planarized first interlayer insulating layer 127, the first interlayer insulating layer 127 is partially anisotropic using the second photoresist pattern as an etching mask. By etching, first contact holes (not illustrated) are formed in the first interlayer insulating layer 127 to expose the first and second contact regions 121 and 124. Preferably, when etching the first interlayer insulating layer 127 made of an oxide, the first interlayer insulating layer using an etching gas having a high etching selectivity with respect to the gate mask 112 of the word line 130 made of nitride. Etch (127). Accordingly, the first contact holes are formed in a self-aligning manner with respect to the word line 130 to expose the first and second contact regions 121 and 124. Here, some of the first contact holes expose the first contact area 121, which is a storage node contact area, and another part of the first contact holes, expose the second contact area 124, which is a bit line contact area. .

상기 제1 포토레지스트 패턴을 애싱 및 스트립 공정을 통하여 제거한 다음, 제1 및 제2 콘택 영역(121, 124)을 노출시키는 상기 제1 콘택 홀들을 채우면서 제1 층간 절연막(127) 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다.After removing the first photoresist pattern through an ashing and stripping process, a second layer is formed on the first interlayer insulating layer 127 while filling the first contact holes exposing the first and second contact regions 121 and 124. A conductive film (not shown) is formed. The second conductive film is formed using polysilicon or metal doped with a high concentration of impurities.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(127)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 각기 제1 콘택 홀들을 매립하는 자기 정렬된 콘택(SAC) 패드인 제1 패드(133) 및 제2 패드(136)를 형성한다. 여기서, 제1 스토리지 노드 콘택 패드인 제1 패드(133)는 스토리지 노드 콘택 영역인 제1 콘택 영역(121)에 접촉되며, 제1 비트 라인 콘택 패드인 제2 패드(136)는 비트 라인 콘택 영역인 제2 콘택 영역(124)에 접촉된다. 제1 층간 절연막(127)을 워드 라인(130)의 상면이 노출될 때까지 평탄화시킨 경우, 상기 제2 도전막을 워드 라인(130)의 상면이 노출될 때까지 식각하여 제1 및 제2 콘택 영역(121, 124)에 각기 접촉되는 자기 정렬된(SAC) 패드인 제1 및 제2 패드(133, 136)를 형성할 수 있다.The first conductive hole may be etched by etching the second conductive layer until the top surface of the planarized first interlayer insulating layer 127 is exposed using a chemical mechanical polishing process, an etch back process, or a combination of chemical mechanical polishing and etch back. The first pad 133 and the second pad 136, which are self-aligned contact (SAC) pads, are formed to fill the gaps. Here, the first pad 133, which is a first storage node contact pad, contacts the first contact area 121, which is a storage node contact area, and the second pad 136, which is a first bit line contact pad, is a bit line contact area. Is in contact with the second contact region 124. When the first interlayer insulating layer 127 is planarized until the top surface of the word line 130 is exposed, the second conductive layer is etched until the top surface of the word line 130 is exposed to expose the first and second contact regions. First and second pads 133 and 136, which are self aligned (SAC) pads, may be formed to be in contact with the 121 and 124, respectively.

도 3a 및 도 3b는 반도체 기판(100) 상에 비트 라인(154) 및 제4 패드(157)를 형성하는 단계들을 설명하기 위한 단면도들이다.3A and 3B are cross-sectional views for describing the steps of forming the bit line 154 and the fourth pad 157 on the semiconductor substrate 100.

도 3a 및 도 3b를 참조하면, 제1 및 제2 패드(133, 136)를 포함하는 제1 층간 절연막(127) 상에 제2 층간 절연막(139)을 형성한다. 제2 층간 절연막(139)은 후속하여 형성되는 비트 라인(154)과 제1 패드(133)를 전기적으로 절연시킨다. 제2 층간 절연막(139)은 BPSG, PSG, SOG, USG 또는 HDP-CVD 산화물을 사용하여 형성한다. 제1 및 제2 층간 절연막(127, 139)은 상술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있으나, 서로 다른 물질을 사용하여 형성할 수도 있다.3A and 3B, a second interlayer insulating layer 139 is formed on the first interlayer insulating layer 127 including the first and second pads 133 and 136. The second interlayer insulating layer 139 electrically insulates the subsequently formed bit line 154 from the first pad 133. The second interlayer insulating film 139 is formed using BPSG, PSG, SOG, USG, or HDP-CVD oxide. The first and second interlayer insulating films 127 and 139 may be formed using the same material among the above-described oxides, but may be formed using different materials.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(139)을 식각함으로써, 제2 층간 절연막(139)의 상면을 평탄화시킨다.The upper surface of the second interlayer insulating film 139 is planarized by etching the second interlayer insulating film 139 using a chemical mechanical polishing process, an etch back process, or a process combining a chemical mechanical polishing and an etch back.

제2 층간 절연막(139) 상에 제3 포토레지스트 패턴(도시되지 않음)을 도포한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제2 층간 절연막(139)에 제1 층간 절연막(127)에 매립된 제2 패드(136)를 노출시키는 제2 콘택 홀(도시되지 않음)을 형성한다. 이러한 제2 콘택 홀은 후속하여 형성되는 비트 라인(154)과 제2 패드(136)를 서로 전기적으로 연결하기 위한 비트 라인 콘택 홀에 해당한다. 본 발명의 다른 실시예에 따르면, 제2 층간 절연막(139)과 상기 제3 포토레지스트 패턴 사이에 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 제1 반사 방지막(Anti-Reflection Layer: ARL)을 추가적으로 형성한 후, 상술한 사진 식각 공정을 진행하여 상기 제2 콘택 홀을 형성할 수 있다.After applying a third photoresist pattern (not shown) on the second interlayer insulating layer 139, the second interlayer insulating layer 139 is partially etched by using the third photoresist pattern as an etching mask. A second contact hole (not shown) is formed in the second interlayer insulating layer 139 to expose the second pad 136 embedded in the first interlayer insulating layer 127. The second contact hole corresponds to a bit line contact hole for electrically connecting the subsequently formed bit line 154 and the second pad 136 to each other. According to another embodiment of the present invention, a first anti-reflection layer (ALL) is formed between the second interlayer insulating layer 139 and the third photoresist pattern by using silicon oxide, silicon nitride, or silicon oxynitride. After further forming, the second contact hole may be formed by performing the photolithography process described above.

상기 제3 포토레지스트 패턴을 애싱 및 스트립 공정을 이용하여 제거한 후, 상기 제2 콘택 홀을 채우면서 제2 층간 절연막(139) 상에 제3 도전막(도시되지 않음) 및 제2 마스크층(도시되지 않음)을 차례로 형성한다. 상기 제3 도전막 및 제2 마스크층은 후속하여 각기 비트 라인 도전막 패턴(145) 및 비트 라인 마스크(148)로 패터닝된다.After removing the third photoresist pattern using an ashing and stripping process, a third conductive layer (not shown) and a second mask layer (not shown) are formed on the second interlayer insulating layer 139 while filling the second contact hole. Not formed). The third conductive layer and the second mask layer are subsequently patterned with a bit line conductive layer pattern 145 and a bit line mask 148, respectively.

상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 순차적으로 패터닝함으로써, 상기 제2 콘택 홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(145) 및 비트 라인 마스크(148)를 포함하는 비트 라인(154)을 형성한다. 상기 제3 패드는 비트 라인(154)과 제2 패드(136)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다.Forming a fourth photoresist pattern (not shown) on the second mask layer, and then sequentially patterning the second mask layer and the third conductive layer using the fourth photoresist pattern as an etching mask; Bit line 154 including a bit line conductive layer pattern 145 and a bit line mask 148 on the second interlayer insulating layer 139 while forming a third pad (not shown) filling the second contact hole. To form. The third pad corresponds to a second bit line contact pad that electrically connects the bit line 154 and the second pad 136 to each other.

비트 라인 도전막 패턴(145)은 대체로 금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 이 때, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 비트 라인 마스크(148)는 후속하는 스토리지 노드 콘택 홀인 제4 콘택 홀(184)(도 8a 내지 도 8c 참조)을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(145)을 보호한다. 여기서, 비트 라인 마스크(148)는 산화물로 구성된 제4 층간 절연막(160) 및 몰드막(166)(도 4a 및 도 4b 참조)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(148)는 실리콘 질화물과 같은 질화물로 이루어진다. 본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층을 패터닝함으로써, 상기 제3 도전막 상에 비트 라인 마스크(148)를 먼저 형성한다. 이어서, 상기 제4 포토레지스트 패턴을 제거한 후, 비트 라인 마스크(148)를 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써, 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(145)을 형성할 수 있다. 이 경우, 제2 층간 절연막(139)에 형성된 상기 제2 콘택 홀을 매립하여 비트 라인 도전막 패턴(145)과 제2 패드(136)를 전기적으로 연결하는 제2 비트 라인 콘택 패드인 상기 제3 패드가 동시에 형성된다.The bit line conductive film pattern 145 is generally composed of a first layer made of a metal compound and a second layer made of a metal. In this case, the first layer is made of titanium / titanium nitride (Ti / TiN), and the second layer is made of tungsten (W). The bit line mask 148 protects the bit line conductive layer pattern 145 during the etching process for forming the fourth contact hole 184 (see FIGS. 8A to 8C), which is a subsequent storage node contact hole. Here, the bit line mask 148 is made of a material having an etch selectivity with respect to the fourth interlayer insulating layer 160 and the mold layer 166 (see FIGS. 4A and 4B) formed of an oxide. For example, the bit line mask 148 is made of nitride, such as silicon nitride. According to another embodiment of the present invention, the second mask layer is patterned by using the fourth photoresist pattern as an etching mask, thereby first forming a bit line mask 148 on the third conductive layer. Subsequently, after the fourth photoresist pattern is removed, the third conductive layer is patterned using the bit line mask 148 as an etching mask, thereby forming the bit line conductive layer pattern 145 on the second interlayer insulating layer 139. Can be formed. In this case, the third bit line contact pad electrically filling the second contact hole formed in the second interlayer insulating layer 139 to electrically connect the bit line conductive layer pattern 145 and the second pad 136. The pads are formed at the same time.

또한, 본 발명의 또 다른 실시예에 따르면, 상기 제2 콘택 홀을 채우면서 제2 층간 절연막(139) 상에 추가적인 도전막을 형성한 후, 제2 층간 절연막(139)의 상면이 노출될 때까지 상기 도전막을 식각하여 제2 패드(136)에 접촉되는 상기 제3 패드를 먼저 형성한다. 계속하여, 상기 제3 패드가 형성된 제2 층간 절연막(139) 상에 상기 제3 도전막 및 제2 마스크층을 형성한 후, 상기 제3 도전막 및 제2 마스크층을 패터닝하여 비트 라인(154)을 형성할 수 있다. 즉, 상기 제3 패드를 노출시키는 상기 제2 콘택 홀을 채우면서 제2 층간 절연막(139) 상에 티타늄/티타늄 질화물로 이루어진 장벽 금속막 및 텅스텐으로 이루어진 금속막을 순차적으로 형성한 후, 화학 기계적 연마 공정 또는 에치 백 공정으로 제2 층간 절연막(139)의 상부가 노출될 때까지 상기 장벽 금속막 및 금속막을 식각하여 상기 제2 콘택 홀을 매립하는 상기 제3 패드를 형성한다. 이에 따라, 상기 제3 패드는 제2 패드(136)에 전기적으로 연결된다. 이어서, 상기 제3 패드 상에 텅스텐과 같은 금속으로 이루어진 제3 도전막 및 제2 마스크층을 형성한 다음, 상기 제3 도전막 및 제2 마스크층을 패터닝하여, 비트 라인 도전막 패턴(145) 및 비트 라인 마스크(148)로 구성되는 비트 라인(154)을 형성한다. 이 경우, 비트 라인 도전막 패턴(145)이 하나의 금속막으로 이루어진다.Further, according to another embodiment of the present invention, after forming an additional conductive film on the second interlayer insulating film 139 while filling the second contact hole, until the top surface of the second interlayer insulating film 139 is exposed The third pad that is in contact with the second pad 136 is first formed by etching the conductive layer. Subsequently, after the third conductive layer and the second mask layer are formed on the second interlayer insulating layer 139 on which the third pad is formed, the third conductive layer and the second mask layer are patterned to form a bit line 154. ) Can be formed. That is, after forming the barrier metal film made of titanium / titanium nitride and the metal film made of tungsten on the second interlayer insulating film 139 while filling the second contact hole exposing the third pad, chemical mechanical polishing The barrier metal layer and the metal layer are etched until the upper portion of the second interlayer insulating layer 139 is exposed through a process or an etch back process to form the third pad filling the second contact hole. Accordingly, the third pad is electrically connected to the second pad 136. Subsequently, a third conductive layer and a second mask layer made of a metal such as tungsten are formed on the third pad, and then the third conductive layer and the second mask layer are patterned to form the bit line conductive layer pattern 145. And a bit line 154 composed of a bit line mask 148. In this case, the bit line conductive film pattern 145 is made of one metal film.

비트 라인들(154) 및 제2 층간 절연막(139) 상에 제2 절연막(도시되지 않음)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인(154)의 측벽에 비트 라인 스페이서인 제2 스페이서(151)를 형성한다. 제2 스페이서(151)는 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성하는 동안 비트 라인(154)을 보호하기 위하여 제2 층간 절연막(139) 및 제3 층간 절연막(142)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 제2 스페이서(151)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.After forming a second insulating film (not shown) on the bit lines 154 and the second interlayer insulating film 139, the second insulating film is anisotropically etched to form a bit line spacer on the sidewall of each bit line 154. 2 spacers 151 are formed. The second spacer 151 may be formed on the second interlayer insulating layer 139 and the third interlayer insulating layer 142 to protect the bit lines 154 while forming the fourth pad 157, which is the second storage node contact pad. It is made of a material having an etching selectivity. For example, the second spacer 151 is formed using a nitride such as silicon nitride.

측벽에 제2 스페이서(151)가 형성된 비트 라인(154)을 덮으면서 제2 층간 절연막(139) 상에 제3 층간 절연막(142)을 형성한다. 제3 층간 절연막(142)은 BPSG, PSG, SOF, USG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 제3 층간 절연막(142)은 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있으며, 제3 층간 절연막(142)은 제2 층간 절연막(139)과 다른 물질을 사용하여 형성할 수도 있다.The third interlayer insulating layer 142 is formed on the second interlayer insulating layer 139 while covering the bit line 154 having the second spacer 151 formed on the sidewall. The third interlayer insulating film 142 is formed of an oxide such as BPSG, PSG, SOF, USG, or HDP-CVD oxide. The third interlayer insulating layer 142 may be formed using the same material as the second interlayer insulating layer 139, and the third interlayer insulating layer 142 may be formed using a material different from that of the second interlayer insulating layer 139. have.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(148)의 상면이 노출될 때까지 제3 층간 절연막(142)을 식각하여 제3 층간 절연막(142)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 비트 라인 마스크(148)를 노출시키지 않고 제3 층간 절연막(142)이 비트 라인(154) 상에서 소정의 두께를 가지도록 제3 층간 절연막(142)을 평탄화시킬 수도 있다. 본 발명의 또 다른 실시예에 따르면, 인접하는 비트 라인(154)들 사이에 위치하는 제3 층간 절연막(142) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(154) 및 제2 층간 절연막(142) 상에 약 50∼200Å 정도의 두께를 갖는 질화물로 이루어진 추가적인 절연막을 형성한 다음, 이러한 추가적인 절연막 상에 제3 층간 절연막(142)을 형성할 수도 있다.The third interlayer insulating layer 142 may be etched by etching the third interlayer insulating layer 142 until the upper surface of the bit line mask 148 is exposed by a chemical mechanical polishing process, an etch back process, or a combination of chemical mechanical polishing and etch back. Flatten the top surface of. According to another embodiment of the present invention, the third interlayer insulating film 142 may be planarized so that the third interlayer insulating film 142 has a predetermined thickness on the bit line 154 without exposing the bit line mask 148. have. According to another embodiment of the present invention, in order to prevent the occurrence of voids in the third interlayer insulating layer 142 located between the adjacent bit lines 154, the bit line 154 and the second interlayer insulating layer An additional insulating film made of nitride having a thickness of about 50 to 200 Å may be formed on 142, and then a third interlayer insulating film 142 may be formed on the additional insulating film.

전술한 바와 같이 평탄화된 제3 층간 절연막(142) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(142) 및 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제1 패드들(133)을 노출시키는 제3 콘택 홀들(도시되지 않음)을 형성한다. 상기 제3 콘택 홀들은 제1 스토리지 노드 콘택 홀들에 해당된다. 여기서, 상기 제3 콘택 홀들은 비트 라인(154)의 측벽에 형성된 제2 스페이서(151)에 의하여 자기 정렬 방식으로 형성된다. 본 발명의 다른 실시예에 따르면, 후속하는 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(142) 상에 제2 반사 방지막(ARL)을 추가적으로 형성한 후, 전술한 사진 식각 공정을 진행할 수 있다. 본 발명의 또 다른 실시예에 따르면, 제1 스토리지 노드 콘택 홀들인 상기 제3 콘택 홀들을 형성한 다음, 추가적인 세정 공정을 수행하여 상기 제3 콘택 홀들을 통해 노출되는 제1 패드들(133)의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.After the fifth photoresist pattern (not shown) is formed on the planarized third interlayer insulating layer 142 as described above, the third interlayer insulating layer 142 and the fifth photoresist pattern are used as an etching mask. By partially etching the second interlayer insulating layer 139, third contact holes (not shown) exposing the first pads 133 are formed. The third contact holes correspond to first storage node contact holes. Here, the third contact holes are formed in a self-aligning manner by the second spacer 151 formed on the sidewall of the bit line 154. According to another embodiment of the present invention, the second anti-reflection film ARL is additionally formed on the third interlayer insulating layer 142 to secure the process margin of the subsequent photolithography process, and then the photolithography process described above is performed. You can proceed. According to another embodiment of the present invention, after forming the third contact holes that are the first storage node contact holes, and then performing an additional cleaning process of the first pads 133 exposed through the third contact holes. The natural oxide film, the polymer, or various foreign matters on the surface can be removed.

상기 제3 콘택 홀들을 채우면서 제3 층간 절연막(142) 상에 제4 도전막을 형성한 다음, 화학 기계적 연마, 에치 백 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(142) 및 비트 라인(154)의 상면이 노출될 때까지 상기 제4 도전막을 식각하여 상기 제3 콘택 홀들 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성한다. 제4 패드(157)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(133)와 후속하여 형성되는 스토리지 전극(196)(도 13a 및 도 13b 참조)을 전기적으로 연결시킨다. 이에 따라, 스토리지 전극(360)은 제4 패드(157) 및 제1 패드(133)를 통하여 제1 콘택 영역(121)에 전기적으로 연결된다. After forming the fourth conductive layer on the third interlayer insulating layer 142 while filling the third contact holes, the third interlayer insulating layer 142 and the bit line may be formed by chemical mechanical polishing, etch back, or a combination thereof. The fourth conductive layer is etched until the upper surface of 154 is exposed to form fourth pads 157 which are second storage node contact pads in the third contact holes, respectively. The fourth pad 157 is generally made of polysilicon doped with impurities, and electrically connects the first pad 133 and the storage electrode 196 (see FIGS. 13A and 13B) subsequently formed. Accordingly, the storage electrode 360 is electrically connected to the first contact region 121 through the fourth pad 157 and the first pad 133.

도 4a 및 도 4b는 몰드막(166) 및 제3 마스크층(169)을 형성하는 단계들을 설명하기 위한 단면도들이다.4A and 4B are cross-sectional views for describing steps of forming the mold layer 166 and the third mask layer 169.

도 4a 및 도 4b를 참조하면, 제4 패드(157), 비트 라인(154) 및 제3 층간 절연막(142) 상에 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 제4 층간 절연막(160)을 형성한다. 제4 층간 절연막(160)은 비트 라인(154)과 스토리지 전극(196)을 전기적으로 절연시킨다. 전술한 바와 마찬가지로, 제4 층간 절연막(160)은 제3 층간 절연막(142) 및/또는 제2 층간 절연막(139)과 동일한 물질 또는 상이한 물질을 사용하여 형성할 수 있다.4A and 4B, a fourth interlayer insulating film using BPSG, PSG, USG, SOG, or HDP-CVD oxide on the fourth pad 157, the bit line 154, and the third interlayer insulating film 142. To form 160. The fourth interlayer insulating layer 160 electrically insulates the bit line 154 from the storage electrode 196. As described above, the fourth interlayer insulating layer 160 may be formed using the same material as or different from the third interlayer insulating layer 142 and / or the second interlayer insulating layer 139.

제4 층간 절연막(160) 상에 식각 저지막(163)을 형성한다. 식각 저지막(163)은 제4 층간 절연막(160) 및 몰드막(166)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(163)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 이 경우, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(160)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(160) 상에 식각 저지막(163)을 형성할 수 있다.An etch stop layer 163 is formed on the fourth interlayer insulating layer 160. The etch stop layer 163 is formed using a material having an etch selectivity with respect to the fourth interlayer insulating layer 160 and the mold layer 166. For example, the etch stop layer 163 is formed using a nitride such as silicon nitride. In this case, the upper surface of the fourth interlayer insulating layer 160 is planarized using a chemical mechanical polishing process, an etch back process, or a combination thereof, and then the etch stop layer 163 is formed on the planarized fourth interlayer insulating layer 160. Can be formed.

식각 저지막(163) 상에 스토리지 전극(196)을 형성하기 위한 몰드막(166)을 형성한다. 몰드막(166)은 HDP-CVD 산화물, USG, BPSG, PSG 또는 SOG를 사용하여 형성한다. 이 경우, 몰드막(166)은 식각 저지막(163)의 상면을 기준으로 약 5,000∼50,000Å 정도의 두께를 갖도록 형성된다. 본 발명에 있어서, 몰드막(166)의 두께는 캐패시터(205)(도 13a 및 도 13b 참조)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 캐패시터(205)의 높이는 몰드막(166)의 두께에 의하여 결정되므로, 요구되는 캐패시턴스를 갖는 캐패시터(205)를 형성하기 위하여 몰드막(166)의 두께를 적절하게 조절 가능하다. 본 발명에 있어서, 캐패시터들(205)의 구조적 안정성을 현저하게 향상시킬 수 있도록 단위 셀 내에서 일체로 형성된 연결 부재들(181)이 제공되기 때문에, 캐패시턴스의 향상을 위하여 비록 높은 종횡비를 갖는 경우에라도 캐패시터들(205)이 쓰러지는 현상 없이 동일한 직경을 가지면서도 크게 높아진 높이를 가지는 캐패시터들(205)을 구현할 수 있다. 따라서, 본 발명에 따른 캐패시터(205)는 동일한 면적 내에서 종래의 캐패시터에 비하여 크게 향상된 캐패시턴스를 가진다.A mold layer 166 is formed on the etch stop layer 163 to form the storage electrode 196. The mold film 166 is formed using HDP-CVD oxide, USG, BPSG, PSG or SOG. In this case, the mold layer 166 is formed to have a thickness of about 5,000 to 50,000 mm based on the upper surface of the etch stop layer 163. In the present invention, the thickness of the mold film 166 can be appropriately adjusted according to the capacitance required for the capacitor 205 (see FIGS. 13A and 13B). Since the height of the capacitor 205 is determined by the thickness of the mold film 166, the thickness of the mold film 166 can be appropriately adjusted in order to form the capacitor 205 having the required capacitance. In the present invention, since the connecting members 181 integrally formed in the unit cell are provided to remarkably improve the structural stability of the capacitors 205, even in the case of having a high aspect ratio for improving the capacitance. Capacitors 205 may have the same diameter and have a substantially higher height without falling down. Thus, the capacitor 205 according to the present invention has a greatly improved capacitance compared to the conventional capacitor in the same area.

다시 도 4a 및 도 4b를 참조하면, 몰드막(166) 상에 제3 마스크층(169)을 형성한다. 제3 마스크층(169)은 산화물로 이루어진 몰드막(166)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 제3 마스크층(169)은 폴리실리콘이나 실리콘 질화물과 질화물을 사용하여 형성한다. 4A and 4B, a third mask layer 169 is formed on the mold layer 166. The third mask layer 169 is formed using a material having an etch selectivity with respect to the mold film 166 made of an oxide. For example, the third mask layer 169 is formed using polysilicon, silicon nitride and nitride.

제3 마스크층(169)은 몰드막(166)의 상면으로부터 약 100∼6,000Å 정도의 두께를 가지도록 형성된다. 따라서, 몰드막(166)과 제3 마스크층(169)의 두께 비는 약 8：1∼50：1 정도가 된다. 이와 같은, 몰드막(166)과 제3 마스크층(169)의 두께 비는 임의로 조절 가능하다. 즉, 몰드막(166)의 두께에 따라 제3 마스크층(169)의 두께도 증가하거나 감소할 수 있다. 여기서, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(166)의 상면을 평탄화시킨 후, 평탄화된 몰드막(166) 상에 제3 마스크층(169)을 형성할 수 있다.The third mask layer 169 is formed to have a thickness of about 100 to 6,000 GPa from the upper surface of the mold film 166. Therefore, the thickness ratio of the mold film 166 and the third mask layer 169 is about 8: 1 to 50: 1. Such a thickness ratio between the mold film 166 and the third mask layer 169 can be arbitrarily adjusted. That is, the thickness of the third mask layer 169 may also increase or decrease according to the thickness of the mold layer 166. Here, after the top surface of the mold film 166 is planarized using a chemical mechanical polishing process, an etch back process, or a combination thereof, the third mask layer 169 may be formed on the planarized mold film 166. have.

도 5a 및 도 5b는 몰드막(166)에 제1 개구들(172)을 형성하는 단계를 설명하기 위한 단면도들이며, 도 5c는 도 5b에 도시한 제1 개구들(172)이 형성된 반도체 장치의 평면도이다.5A and 5B are cross-sectional views illustrating a process of forming the first openings 172 in the mold layer 166, and FIG. 5C illustrates a semiconductor device in which the first openings 172 shown in FIG. 5B are formed. Top view.

도 5a 내지 도 5c를 참조하면, 제3 마스크층(169) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 제3 마스크층(169)을 패터닝함으로써, 몰드막(166) 상에 스토리지 노드 마스크 (169a)를 형성한다. 이어서, 애싱 및 스트립 공정을 통하여 상기 제6 포토레지스트 패턴을 제거한다. 본 발명의 다른 실시예에 따르면, 상기 제6 포토레지스트 패턴을 제거하기 위한 애싱 및 스트립 공정을 수행하지 않고 몰드막(166)에 제1 개구들(172)을 형성하는 식각 동안 상기 제6 포토레지스트 패턴이 소모되어 사라지게 할 수 있다. 본 발명의 또 다른 실시예에 따르면, 상기 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 마스크층(169) 상에 제3 반사 방지막(ARL)을 형성한 다음, 상술한 사진 식각 공정을 진행하여 몰드막(166)에 제1 개구들(172)을 형성할 수 있다.5A through 5C, after forming a sixth photoresist pattern (not shown) on the third mask layer 169, the third mask layer (using the sixth photoresist pattern as an etch mask) is formed. By patterning 169, a storage node mask 169a is formed on the mold film 166. Subsequently, the sixth photoresist pattern is removed through an ashing and stripping process. According to another embodiment of the present invention, the sixth photoresist during etching to form the first openings 172 in the mold layer 166 without performing an ashing and stripping process for removing the sixth photoresist pattern. The pattern can be consumed and disappeared. According to another embodiment of the present invention, the third anti-reflection film (ARL) is formed on the third mask layer 169 to secure the process margin of the photolithography process, and then proceeds with the photolithography process described above. The first openings 172 may be formed in the mold layer 166.

스토리지 노드 마스크(169a)를 식각 마스크로 이용하는 제1 식각 공정을 통해 몰드막(166)의 상부를 부분적으로 식각하여 몰드막(166)에 제1 폭(W1) 및 제1 깊이(D1)를 갖는 제1 개구들(172)을 형성한다. 이 경우, 상기 제1 식각 공정은 이방성 식각 공정으로 진행된다. 제1 개구들(172)은 몰드막(166) 중 아래에 제2 스토리지 노드 콘택 패드인 제4 패드(157) 및 제1 스토리지 노드 콘택 패드인 제1 패드(133)가 위치하는 부분에 형성된다.The upper portion of the mold layer 166 is partially etched through a first etching process using the storage node mask 169a as an etch mask to form a first width W 1 and a first depth D 1 in the mold layer 166. First openings 172 having a shape are formed. In this case, the first etching process is an anisotropic etching process. The first openings 172 are formed in a portion of the mold layer 166 in which the fourth pad 157, which is a second storage node contact pad, and the first pad 133, which is a first storage node contact pad, are positioned. .

도 5c에 도시한 바와 같이, 몰드막(166)의 상부에 형성되는 제1 폭(W1)을 갖는 제1 개구들(172)은 서로 소정의 간격으로 이격되어 형성된다. 다시 말하면, 제1 개구들(172)은 서로 접촉되지 않고 각기 비트 라인(154)이 배열된 방향과 워드 라인(130)이 배열된 방향을 따라 균등한 간격으로 서로 이격되게 배치된다.As illustrated in FIG. 5C, the first openings 172 having the first width W 1 formed on the mold layer 166 are spaced apart from each other at predetermined intervals. In other words, the first openings 172 may be disposed to be spaced apart from each other at equal intervals in the direction in which the bit lines 154 are arranged and in the direction in which the word lines 130 are arranged, without contacting each other.

도 6a 및 도 6b는 몰드막(166)에 제2 개구들(175)을 형성하는 단계들을 설명하기 위한 단면도들이며, 도 6c는 도 6b에 도시한 제2 개구들(175)이 형성된 반도체 장치의 평면도이다.6A and 6B are cross-sectional views illustrating the steps of forming the second openings 175 in the mold layer 166, and FIG. 6C illustrates a semiconductor device in which the second openings 175 shown in FIG. 6B are formed. Top view.

도 6a 내지 도 6c를 참조하면, 스토리지 노드 마스크(169a)를 식각 마스크로 이용하는 제2 식각 공정을 통하여 제1 개구들(172)이 형성된 몰드막(166)을 식각하여 몰드막(166)에 제2 폭(W2) 및 제2 깊이(D2)를 갖는 제2 개구들(175)을 형성한다. 상기 제2 식각 공정은 습식 식각 공정, 건식 식각 공정 또는 플라즈마 식각 공정을 이용하는 등방성 식각 공정으로 진행된다. 이 경우, 제2 개구들(175)의 제2 폭(W2)은 제1 개구들(172)의 제1 폭(W1) 보다 넓게 형성되며, 제2 개구들(175)의 제2 깊이(D2)는 제1 개구들(172)의 제1 깊이(D1) 보다 깊게 형성된다. 전술한 등방성 식각 공정인 상기 제2 식각 공정을 통하여 제1 개구(172)의 폭(W1)과 깊이(D1)에 비하여 확장된 폭(W2)과 깊이(D2)를 갖는 제2 개구(175)가 몰드막(166)의 상부에 형성된다. 이에 따라, 인접하는 제2 개구들(175)의 측면 상부는 서로 연통되며, 제2 개구들(175)의 측면 하부는 소정의 곡률로 라운드지게 형성된다. 즉, 상기 제2 식각 공정을 통하여 제2 개구들(175)은 각기 상부가 서로 연결되어 하나의 단위 셀 내에 존재하는 전체 제2 개구들(175)이 모두 연통된다. 이 때, 인접하는 제2 개구들(175)은 각기 그 측벽의 약 1/3 내지 약 1/2 정도 되는 높이에서 서로 연통된다. 따라서, 후술하는 바와 같이, 인접하는 연결 부재들(181)(도 8a 내지 도 8c 참조)도 각기 그 측벽이 약 1/3 내지 약 1/2 정도 겹쳐지고, 상부의 외경이 하부의 외경보다 실질적으로 큰 구조로 형성되어 하나의 단위 셀 내에 존재하여 모든 연결 부재들(181)이 서로 연결된다.6A through 6C, the mold layer 166 having the first openings 172 may be etched through the second etching process using the storage node mask 169a as an etch mask to form the mold layer 166. Form second openings 175 having a second width W 2 and a second depth D 2 . The second etching process is an isotropic etching process using a wet etching process, a dry etching process or a plasma etching process. In this case, the second width W 2 of the second openings 175 is formed to be wider than the first width W 1 of the first openings 172 and the second depth of the second openings 175. D 2 is formed deeper than the first depth D 1 of the first openings 172. A second having an expanded width W 2 and a depth D 2 compared to the width W 1 and the depth D 1 of the first opening 172 through the second etching process, which is the aforementioned isotropic etching process. The opening 175 is formed on the mold film 166. Accordingly, upper side surfaces of the adjacent second openings 175 communicate with each other, and lower side surfaces of the second openings 175 are rounded to a predetermined curvature. That is, through the second etching process, the upper portions of the second openings 175 are connected to each other so that all of the second openings 175 existing in one unit cell communicate with each other. At this time, the adjacent second openings 175 communicate with each other at a height that is about 1/3 to about 1/2 of the sidewalls, respectively. Accordingly, as will be described later, adjacent connecting members 181 (see FIGS. 8A to 8C) also have their sidewalls overlapping by about 1/3 to about 1/2, and the outer diameter of the upper portion is smaller than the outer diameter of the lower portion. It is formed in a substantially large structure and is present in one unit cell so that all the connecting members 181 are connected to each other.

도 6c에 도시한 바와 같이, 제2 개구들(175)은 제2 폭(W2)을 갖도록 확장되기 때문에, 인접하는 제2 개구들(175)은 각기 측면의 상부가 연통된다. 즉, 아래에 위치하는 워드 라인들(130)이 배열된 방향(즉, 비트 라인들(154)이 배열된 방향에 대하여 직교하는 방향)으로 배열되는 제2 개구들(175)은 서로 소정의 간격으로 이격되는 반면, 워드 라인들(130)이 배열된 방향을 기준으로 우측 및 좌측 사선 방향으로 배열되는 인접하는 제2 개구들(175)끼리는 서로 상부가 연통되도록 형성된다. 이에 따라, 몰드막(166)에 형성되는 모든 제2 개구들(175)은 워드 라인들(130)에 대하여 좌측 및 우측 사선 방향을 따라 서로 연결된다. 즉, 워드 라인들(130)이 배열된 방향에 대하여 우측 및 좌측 사선 방향을 따라 형성되는 모든 제2 개구들(175)은 서로 그 측면이 약 1/2 내지 약 1/3 정도 겹쳐지게 형성된다. 결국, 반도체 장치를 구성하는 하나의 단위 셀 내에 형성되는 모든 제2 개구들(175)이 서로 연결된다.As shown in FIG. 6C, since the second openings 175 extend to have a second width W 2 , the adjacent second openings 175 communicate with the upper side of each side. That is, the second openings 175 arranged in the direction in which the word lines 130 positioned below (ie, orthogonal to the direction in which the bit lines 154 are arranged) are spaced apart from each other by a predetermined distance from each other. While spaced apart from each other, adjacent second openings 175 arranged in right and left diagonal directions with respect to the direction in which the word lines 130 are arranged are formed to communicate with each other. Accordingly, all of the second openings 175 formed in the mold layer 166 are connected to each other along the left and right diagonal directions with respect to the word lines 130. That is, all of the second openings 175 formed along the right and left diagonal directions with respect to the direction in which the word lines 130 are arranged are formed such that side surfaces thereof overlap each other by about 1/2 to about 1/3. . As a result, all of the second openings 175 formed in one unit cell constituting the semiconductor device are connected to each other.

도 7a 및 도 7b는 제3 절연막(178)을 형성하는 단계를 설명하기 위한 단면도들이다.7A and 7B are cross-sectional views for describing a step of forming the third insulating layer 178.

도 7a 및 도 7b를 참조하면, 서로 연통된 제2 개구들(175)을 채우면서 스토리지 노드 마스크(169a) 상에 제3 절연막(178)을 형성한다. 제3 절연막(178)은 실리콘 질화물과 같은 질화물 또는 폴리실리콘을 사용하여 형성한다. 바람직하게는, 제3 절연막(178)은 스토리지 노드 마스크(169a) 및 몰드막(166)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 즉, 몰드막(166)이 산화물로 이루어지고 스토리지 노드 마스크(169a)가 폴리실리콘으로 구성될 경우에는 제3 절연막(178)은 질화물로 이루어진다.7A and 7B, the third insulating layer 178 is formed on the storage node mask 169a while filling the second openings 175 communicating with each other. The third insulating layer 178 is formed using a nitride such as silicon nitride or polysilicon. Preferably, the third insulating layer 178 is made of a material having an etching selectivity with respect to the storage node mask 169a and the mold layer 166. That is, when the mold layer 166 is made of oxide and the storage node mask 169a is made of polysilicon, the third insulating layer 178 is made of nitride.

도 8a 및 도 8b는 연결 부재(181) 및 제4 콘택홀(184)을 형성하는 단계들을 설명하기 위한 단면도들이며, 도 8c는 도 8b에 도시한 연결 부재(181)를 갖는 반도체 장치의 평면도이다.8A and 8B are cross-sectional views illustrating the steps of forming the connecting member 181 and the fourth contact hole 184, and FIG. 8C is a plan view of a semiconductor device having the connecting member 181 shown in FIG. 8B. .

도 8a 내지 도 8c를 참조하면, 제3 절연막(178)을 이방성 식각 공정으로 식각하여 확장된 직경을 갖는 제2 개구들(175)의 내벽 상에 각기 연결 부재들(181)을 형성한다. 반도체 장치의 단위 셀 내에 형성되는 캐패시터들(205)의 스토리지 전극들(196)을 연결하는 연결 부재들(181)은 제2 개구들(175)의 라운드진 측벽 형상을 따라 형성되기 때문에 링 형상의 횡단면을 갖고 상부의 외경이 하부의 외경보다 실질적으로 큰 구조를 가진다. 이러한 연결 부재들(181)이 형성됨에 따라서, 몰드막(166)의 일부가 노출된다. 하나의 단위 셀 내에 형성되는 모든 연결 부재들(181)이 서로 일체로 형성되기 때문에, 캐패시터들(205)이 서로 연결 부재들(181)을 통하여 서로 지지되어, 비록 높은 종횡비를 갖는 경우라도 캐패시터들(205)이 쓰러지지 않는다.8A to 8C, the third insulating layer 178 is etched by an anisotropic etching process to form connecting members 181 on inner walls of the second openings 175 having the expanded diameter. Since the connecting members 181 connecting the storage electrodes 196 of the capacitors 205 formed in the unit cell of the semiconductor device are formed along the rounded sidewall shape of the second openings 175, the ring members have a ring shape. It has a cross section and the outer diameter of the upper portion has a structure substantially larger than the outer diameter of the lower portion . As the connection members 181 are formed, a part of the mold layer 166 is exposed. Since all the connecting members 181 formed in one unit cell are integrally formed with each other, the capacitors 205 are supported with each other through the connecting members 181, so that the capacitors may have a high aspect ratio even if they have a high aspect ratio. 205 does not fall.

도 8c에 도시한 바와 같이, 연결 부재들(181)은 워드 라인들(130)에 대하여 좌측 및 우측 사선 방향을 따라 서로 연통되는 제2 개구들(175) 내에 형성되기 때문에, 인접하는 연결 부재들(181)끼리 서로 연결되는 구조로 형성된다. 이에 따라, 단위 셀 내에 존재하는 모든 연결 부재들(181)이 서로 일체로 형성된다.As shown in FIG. 8C, since the connecting members 181 are formed in the second openings 175 communicating with each other along the left and right diagonal directions with respect to the word lines 130, adjacent connecting members are formed. 181 is formed in a structure that is connected to each other. Accordingly, all connecting members 181 existing in the unit cell are integrally formed with each other.

이와 같이, 인접하는 연결 부재들(335)끼리 서로 접촉됨으로써, 몰드막(166)의 상부에 형성된 모든 연결 부재들(335)은 서로 연결되는 구조를 가진다.As such, the adjacent connecting members 335 are in contact with each other, such that all the connecting members 335 formed on the mold layer 166 are connected to each other.

다시 도 8a 및 도 8b를 참조하면, 스토리지 노드 마스크(169a)를 식각 마스크로 이용하여 연결 부재(181)의 형성에 따라 노출되는 몰드막(166), 식각 저지막(163) 및 제4 층간 절연막(160)을 순차적으로 식각함으로써, 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 노출시키는 제4 콘택홀(184)을 형성한다. 이 경우, 제4 콘택 홀(184)은 상대적으로 좁은 제1 직경(D1)으로 형성된다. 본 발명의 다른 실시예에 따르면, 제4 층간 절연막(160) 상에 식각 저지막(163)을 형성하지 않고, 몰드막(166) 및 제4 층간 절연막(160)을 연속적으로 식각하여 제1 직경(D1)을 갖는 제4 콘택홀(184)을 형성할 수 있다. 여기서, 링 형상의 횡단면을 갖고 상부의 외경이 하부의 외경보다 실질적으로 큰 구조를 갖는 연결 부재(181)는 제1 직경(D1)을 갖는 제4 콘택홀(184)의 상부에 위치한다.Referring again to FIGS. 8A and 8B, the mold layer 166, the etch stop layer 163, and the fourth interlayer insulating layer exposed by the formation of the connection member 181 using the storage node mask 169a as an etch mask may be used. By sequentially etching the 160, the fourth contact hole 184 exposing the fourth pad 157 that is the second storage node contact pad is formed. In this case, the fourth contact hole 184 is formed with a relatively narrow first diameter D 1 . According to another exemplary embodiment, the mold layer 166 and the fourth interlayer insulating layer 160 may be continuously etched to form a first diameter without forming the etch stop layer 163 on the fourth interlayer insulating layer 160. A fourth contact hole 184 having a (D 1 ) can be formed. Here, the connection member 181 having a ring-shaped cross section and having a structure whose outer diameter is substantially larger than the outer diameter of the lower portion is positioned above the fourth contact hole 184 having the first diameter D 1 . .

도 9a 및 도 9b는 제5 콘택홀(187)을 형성하는 단계를 설명하기 위한 단면도들이다.9A and 9B are cross-sectional views for describing a step of forming the fifth contact hole 187.

도 9a 및 도 9b를 참조하면, 세정 공정을 통하여 제4 콘택홀(184)이 형성된 몰드막(166)을 포함하는 반도체 기판(200)을 세정하는 한편 제1 직경(D1)을 갖는 제4 콘택홀(184)을 확장시킴으로써, 몰드막(166)에 제2 직경(D2)을 가지는 확장된 제2 스토리지 노드 콘택 홀인 제5 콘택홀(187)을 형성한다. 이 경우, 상기 세정 공정은 탈이온수 및 암모니아 수용액 또는 황산 가운데 적어도 두 가지 이상의 성분을 포함하는 세정액을 사용하여 약 5∼20분 정도 수행된다. 본 발명에 있어서, 상기 세정 공정을 통하여 제5 콘택홀(187)은 제4 콘택홀(184)에 비하여 약 50∼100nm 정도까지 그 직경이 확장된다. 즉, 제5 콘택홀(187)의 제2 직경(D2)은 제4 콘택홀(184)의 제1 직경(D1)에 비하여 약 50∼100nm 정도로 증가된다. 예를 들면, 기가급 이상의 용량을 갖는 반도체 메모리 장치에 있어서, 캐패시터를 위하여 형성되는 콘택홀은 대체로 약 100∼200nm 정도의 평균 직경을 가진다. 본 발명에 있어서, 스토리지 전극(196)을 형성하기 위하여 비트 라인들(154)이 배열된 방향을 따라 형성된 제5 콘택홀들(187) 사이의 간격은 약 160∼200nm 정도가 되며, 워드 라인들(130)이 배열된 방향을 따라 형성된 제5 콘택홀들(187) 사이의 간격은 약 130∼170nm정도가 된다. 또한, 워드 라인들(130)에 대하여 사선 방향으로 배열된 제5 콘택홀들(187) 사이의 간격은 약 60∼100nm정도가 된다. 도 8a 및 도 9a에 도시한 바와 같이 본 발명에 따르면, 상기 세정 공정을 통하여 제1 직경(D1)을 갖는 제4 콘택홀(184)의 사이즈를 확장시켜 제2 직경(D2)을 갖는 제5 콘택홀(187)을 형성함으로써, 제5 콘택홀(187)이 약 50% 정도로부터 약 100% 정도까지 증가된 내부 면적을 가지게 된다. 캐패시터(205)의 캐패시턴스는 그 면적에 비례하기 때문에, 확장된 제5 콘택홀(187)을 바탕으로 하여 형성되는 캐패시터(205)는 적어도 약 50% 정도에서부터 약 100% 정도까지 크게 증가된 캐패시턴스를 가지게 된다.9A and 9B, a fourth substrate having a first diameter D 1 while cleaning a semiconductor substrate 200 including a mold layer 166 having a fourth contact hole 184 formed therein through a cleaning process. By expanding the contact hole 184, a fifth contact hole 187, which is an extended second storage node contact hole having a second diameter D 2 , is formed in the mold layer 166. In this case, the cleaning process is performed for about 5 to 20 minutes using a cleaning solution containing at least two or more components of deionized water and aqueous ammonia solution or sulfuric acid. In the present invention, the diameter of the fifth contact hole 187 is increased to about 50 to 100 nm compared to the fourth contact hole 184 through the cleaning process. That is, the second diameter D 2 of the fifth contact hole 187 is increased by about 50 to 100 nm compared to the first diameter D 1 of the fourth contact hole 184. For example, in a semiconductor memory device having a giga capacity or more, the contact holes formed for the capacitors generally have an average diameter of about 100 to 200 nm. In the present invention, the interval between the fifth contact holes 187 formed along the direction in which the bit lines 154 are arranged to form the storage electrode 196 is about 160 to 200 nm. The interval between the fifth contact holes 187 formed along the direction in which the 130 is arranged is about 130 to 170 nm. In addition, the interval between the fifth contact holes 187 arranged diagonally with respect to the word lines 130 may be about 60 to 100 nm. 8A and 9A, according to the present invention, the size of the fourth contact hole 184 having the first diameter D 1 is expanded through the cleaning process to have the second diameter D 2 . By forming the fifth contact hole 187, the fifth contact hole 187 has an increased internal area from about 50% to about 100%. Since the capacitance of the capacitor 205 is proportional to its area, the capacitor 205 formed based on the expanded fifth contact hole 187 has a greatly increased capacitance from at least about 50% to about 100%. Have.

전술한 바와 같이 제5 콘택홀(187)이 형성됨에 따라 연결 부재(181)의 저면이 부분적으로 또는 전체적으로 노출된다. 다시 말하면, 연결 부재(181)의 저면의 일부 또는 전부가 확장된 직경을 갖는 제5 콘택홀(187)을 통하여 노출된다. 이러한 노출된 연결 부재(187)의 저면의 일부 또는 전부는 스토리지 도전막 패턴(193)에 의해 안정적으로 지지되며, 이에 대해서는 후술한다.As described above, as the fifth contact hole 187 is formed, the bottom surface of the connection member 181 is partially or wholly exposed. In other words, part or all of the bottom surface of the connecting member 181 is exposed through the fifth contact hole 187 having the expanded diameter. Some or all of the bottom surface of the exposed connection member 187 is stably supported by the storage conductive layer pattern 193, which will be described later.

도 10a 및 도 10b는 제5 콘택홀(187)에 제5 도전막(190)을 형성하는 단계를 설명하기 위한 단면도들이다.10A and 10B are cross-sectional views illustrating a step of forming a fifth conductive layer 190 in the fifth contact hole 187.

도 10a 및 도 10b를 참조하면, 증가된 제2 직경(D2)을 갖는 제5 콘택홀(187)의 내벽, 연결 부재(181)의 내벽, 연결 부재(181)의 노출된 저면, 제4 패드(157) 및 스토리지 노드 마스크(169a) 상에 제5 도전막(190)을 형성한다. 제5 도전막(190)은 불순물로 도핑된 폴리실리콘, 티타늄/질화 티타늄, 또는 구리 등과 같은 도전성 물질로 이루어진다. 이 경우, 연결 부재(181)의 측벽은 제5 도전막(190)에 부착되는 한편, 연결 부재(181)의 저면은 제5 도전막(190)에 의해 지지된다. 즉, 제5 도전막(190)이 연결 부재(181)의 측벽을 누르는 동시에 연결 부재(181)의 저면을 지지하는 구조로 형성되기 때문에, 연결 부재(181)가 제5 도전막(190)에 안정적으로 고정된다.10A and 10B, an inner wall of the fifth contact hole 187 having an increased second diameter D 2 , an inner wall of the connecting member 181, an exposed bottom surface of the connecting member 181, and a fourth The fifth conductive layer 190 is formed on the pad 157 and the storage node mask 169a. The fifth conductive layer 190 is made of a conductive material such as polysilicon, titanium / titanium nitride, or copper doped with impurities. In this case, the sidewall of the connection member 181 is attached to the fifth conductive film 190, while the bottom surface of the connection member 181 is supported by the fifth conductive film 190. That is, since the fifth conductive film 190 is formed to have a structure that supports the bottom surface of the connecting member 181 while pressing the sidewall of the connecting member 181, the connecting member 181 is formed on the fifth conductive film 190. It is fixed stably.

도 11a 및 도 11b는 스토리지 도전막 패턴(196)을 형성하는 단계를 설명하기 위한 단면도들이며, 도 11c는 도 11b에 도시한 스토로지 도전막 패턴(196)을 갖는 반도체 장치의 평면도이다.11A and 11B are cross-sectional views for describing a step of forming the storage conductive film pattern 196, and FIG. 11C is a plan view of a semiconductor device having the storage conductive film pattern 196 illustrated in FIG. 11B.

도 11a 내지 도 11c를 참조하면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(166)의 상면이 노출될 때까지 제5 도전막(190) 및 스토리지 노드 마스크(169a)를 식각함으로써, 스토리지 도전막 패턴(196)을 형성한다. 스토리지 도전막 패턴(196)의 상부는 연결 부재(181)의 측벽에 부착되면서 연결 부재(181)를 지지한다. 또한, 스토리지 도전막 패턴(196)의 하부는 제5 콘택홀(187)의 확장에 따라 제5 콘택홀(187)의 내부로 약간 돌출되면서 제4 패드(157)에 접촉된다. 스토리지 도전막 패턴(181)은 실린더형의 구조로 형성된다. 여기서, 상부의 외경이 하부의 외경보다 실질적으로 큰 구조의 연결 부재(181)는 스토리지 도전막 패턴(181)의 상부를 감싸게 형성된다.11A to 11C, the fifth conductive layer 190 and the storage node mask 169a are exposed until the top surface of the mold layer 166 is exposed using a chemical mechanical polishing process, an etch back process, or a combination thereof. ) Is etched to form the storage conductive film pattern 196. An upper portion of the storage conductive layer pattern 196 is attached to the sidewall of the connection member 181 to support the connection member 181. In addition, the lower portion of the storage conductive layer pattern 196 contacts the fourth pad 157 while slightly protruding into the fifth contact hole 187 as the fifth contact hole 187 expands. The storage conductive layer pattern 181 has a cylindrical structure. Here, the connection member 181 having a structure whose outer diameter is substantially larger than the outer diameter of the lower portion is formed to surround the upper portion of the storage conductive layer pattern 181.

도 12는 도 11b에 도시한 반도체 장치 중 스토리지 도전막 패턴(193) 및 연결 부재(181)를 포함하는 스토리지 전극(196)의 개략적인 사시도이다. FIG. 12 is a schematic perspective view of the storage electrode 196 including the storage conductive layer pattern 193 and the connection member 181 of the semiconductor device illustrated in FIG. 11B.

도 11b 및 도 12를 참조하면, 스토리지 도전막 패턴(193)이 연결 부재(181)의 내벽으로부터 저면을 지지하도록 형성되기 때문에, 연결 부재(181)는 스토리지 도전막 패턴(193)에 부착되는 한편 스토리지 도전막 패턴(193)에 의해 지지된다. 즉, 스토리지 도전막 패턴(193)의 상부가 연결 부재(181)의 내벽을 누르는 동시에 연결 부재(181)의 바닥을 지지하기 때문에, 연결 부재(181)가 스토리지 도전막 패턴(193)에 안정적으로 고정된다. 본 발명에 있어서, 워드 라인들(130)이 배열된 방향에 대하여 우측 및 좌측 사선 방향을 따라 인접하는 모든 캐패시터들(205)의 연결 부재들(181)이 서로 일체로 형성되기 때문에, 스토리지 도전막 패턴(193)을 형성하는 공정을 포함하여 후속되는 제조 공정 동안 비록 스토리지 도전막 패턴(193)이 높은 종횡비를 갖는 경우에도 스토리지 전극(193)이 쓰러지는 현상을 원천적으로 방지할 수 있다. 또한, 확장된 직경을 갖는 제5 콘택홀(187) 내에 스토리지 도전막 패턴(193)을 형성하여 스토리지 전극(196)의 면적을 더욱 확장시킬 수 있으므로, 제한된 면적 내에서 안정적인 구조를 가질 뿐만 아니라 극대화된 캐패시턴스를 갖는 캐패시터들(205)을 형성할 수 있다.11B and 12, since the storage conductive film pattern 193 is formed to support the bottom surface from the inner wall of the connecting member 181, the connecting member 181 is attached to the storage conductive film pattern 193. Supported by the storage conductive film pattern 193. That is, since the upper portion of the storage conductive film pattern 193 presses the inner wall of the connecting member 181 and supports the bottom of the connecting member 181, the connecting member 181 is stably attached to the storage conductive film pattern 193. It is fixed. In the present invention, since the connection members 181 of all the capacitors 205 adjacent to each other along the right and left diagonal directions with respect to the direction in which the word lines 130 are arranged are integrally formed with each other, the storage conductive film During the subsequent manufacturing process, including the process of forming the pattern 193, the storage electrode 193 may be prevented from falling down even if the storage conductive layer pattern 193 has a high aspect ratio. In addition, since the storage conductive layer pattern 193 may be formed in the fifth contact hole 187 having the expanded diameter, the area of the storage electrode 196 may be further expanded, thereby maximizing not only a stable structure within a limited area but also a maximum It is possible to form capacitors 205 having the capacitances.

도 13a 및 도 13b는 반도체 기판(100) 상에 캐패시터(205)를 형성하는 단계들을 설명하기 위한 단면도들이다.13A and 13B are cross-sectional views for describing the steps of forming the capacitor 205 on the semiconductor substrate 100.

도 13a 및 도 13b를 참조하면, 습식 식각 공정 또는 건식 식각 공정으로 몰드막(166)을 제거하여, 연결 부재(181) 및 스토리지 도전막 패턴(181)을 구비하는 실린더형 스토리지 전극(196)을 형성한다. 이러한 스토리지 도전막 패턴(196) 및 연결 부재(181)를 포함하는 스토리지 전극(196)의 증가된 면적 및 향상된 구조적 안정성은 전술한 바와 같다. 13A and 13B, the mold layer 166 may be removed by a wet etching process or a dry etching process to form a cylindrical storage electrode 196 including a connection member 181 and a storage conductive layer pattern 181. Form. The increased area and improved structural stability of the storage electrode 196 including the storage conductive layer pattern 196 and the connection member 181 are as described above.

스토리지 전극(196) 상에 유전막(199) 및 플레이트 전극(202)을 순차적으로 형성하여 캐패시터(205)를 완성한다. 본 발명에 있어서, 하나의 단위 셀 내에 존재하는 모든 캐패시터들(205)의 스토리지 전극들(196)이 각기 연결 부재(181)를 통하여 워드 라인(130)에 대해 우측 및 좌측 사선 방향으로 서로 연결되기 때문에, 캐패시터들(205)이 쓰러지는 현상을 근본적으로 차단할 수 있다. 또한, 스토리지 전도전막 패턴(193)을 도핑된 폴리 실리콘 또는 금속을 사용하여 형성하기 때문에, 본 발명에 따른 캐패시터(205)는 전형적인 SIS 구조뿐만 아니라 MIM 내지 MIS 구조에도 충분히 적용될 수 있다.The capacitor 205 is completed by sequentially forming the dielectric film 199 and the plate electrode 202 on the storage electrode 196. In the present invention, the storage electrodes 196 of all capacitors 205 present in one unit cell are connected to each other in the right and left diagonal directions with respect to the word line 130 through the connection member 181, respectively. Therefore, the phenomenon in which the capacitors 205 fall down can be essentially blocked. In addition, since the storage conductive film pattern 193 is formed using doped polysilicon or metal, the capacitor 205 according to the present invention can be sufficiently applied to MIM to MIS structures as well as typical SIS structures.

캐패시터(205) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막(도시되지 않음)을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.A fifth interlayer insulating film (not shown) is formed on the capacitor 205 for electrical insulation with the upper wiring, and then an upper wiring is formed on the fifth interlayer insulating film to complete the semiconductor device.

상술한 바와 같이 본 발명에 따르면, 스토리지 도전막 패턴들 및 연결 부재를 구비하는 실린더형 스토리지 전극들을 형성하여 단위 셀 내의 모든 캐패시터들이 서로를 지지하게 함으로써, 캐패시터가 높은 종횡비를 갖는 경우에도 캐패시터들이 쓰러지는 현상을 원천적으로 방지할 수 있다. 따라서, 요구되는 수준까지 캐패시터의 캐패시턴스를 향상시킬 수 있으며, 캐패시터들의 쓰러짐으로 인한 캐패시터들 사이의 2-bit 단락을 방지할 수 있다. 결국, 이러한 캐패시터들을 구비하는 반도체 장치의 신뢰성 및 반도체 제조 공정의 수율을 향상시킬 수 있다.As described above, according to the present invention, the cylindrical storage electrodes including the storage conductive layer patterns and the connecting member are formed so that all the capacitors in the unit cell support each other, so that the capacitors collapse even when the capacitor has a high aspect ratio. The phenomenon can be prevented at the source. Thus, the capacitance of the capacitor can be improved to the required level, and 2-bit short circuit between the capacitors due to the collapse of the capacitors can be prevented. As a result, it is possible to improve the reliability of the semiconductor device having such capacitors and the yield of the semiconductor manufacturing process.

또한, 확장된 스토리지 노드 콘택홀 내에 스토리지 도전막 패턴을 형성하기 때문에, 확장된 면적을 갖는 스토리지 도전막 패턴을 구비하는 캐패시터의 면적도 확장되어 캐패시터의 캐패시턴스를 더욱 크게 증가시킬 수 있다.In addition, since the storage conductive layer pattern is formed in the extended storage node contact hole, the area of the capacitor having the storage conductive layer pattern having the enlarged area is also expanded, thereby further increasing the capacitance of the capacitor.

상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to preferred embodiments of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

도 1a는 종래의 실린더형 캐패시터를 포함하는 반도체 메모리 장치의 단면도이다.1A is a cross-sectional view of a semiconductor memory device including a conventional cylindrical capacitor.

도 1b는 도 1a에 도시한 반도체 메모리 장치의 평면도이다.FIG. 1B is a plan view of the semiconductor memory device shown in FIG. 1A.

도 2a 내지 도 13b는 본 발명의 바람직한 실시예에 따른 캐패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도이다.2A to 13B are cross-sectional views, plan views, and perspective views illustrating a method of manufacturing a semiconductor device including a capacitor according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100：반도체 기판 103：소자 분리막100: semiconductor substrate 103: device isolation film

106：게이트 산화막 패턴 109：게이트 도전막 패턴106: gate oxide film pattern 109: gate conductive film pattern

112：게이트 마스크 115：게이트 구조물112: gate mask 115: gate structure

118：제1 스페이서 130：워드 라인118 ： First spacer 130 ： Word line

121：제1 콘택 영역 124：제2 콘택 영역121: first contact area 124: second contact area

127：제1 층간 절연막 133：제1 패드127: first interlayer insulating film 133: first pad

136：제2 패드 139： 제2 층간 절연막136: second pad 139: second interlayer insulating film

142：제3 층간 절연막 145：비트 라인 도전막 패턴142: third interlayer insulating film 145: bit line conductive film pattern

148：비트 라인 마스크 154：비트 라인148: bit line mask 154: bit line

151：제2 스페이서 157：제4 패드151: Second spacer 157: Fourth pad

160：제4 층간 절연막 163：식각 저지막160: fourth interlayer insulating film 163: etch stop film

166：몰드막 169：제3 마스크층166: mold film 169: third mask layer

169a：스토리지 노드 마스크 172：제1 개구169a: storage node mask 172: first opening

175：제2 개구 181：연결 부재175: second opening 181: connecting member

184：제4 콘택홀 187：제5 콘택홀184: Fourth contact hole 187: Fifth contact hole

190：제5 도전막 196：스토리지 전극190: fifth conductive film 196: storage electrode

199：유전막 202：플레이트 전극199: Dielectric film 202: Plate electrode

205：캐패시터205: Capacitor

Claims (29)

실린더형 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 상부에 형성되는 연결 부재를 구비하는 스토리지 전극;Cylindrical storage conductive film pattern and a storage electrode is provided with a coupling member formed at an upper portion of the storage conductive layer pattern; 상기 스토리지 전극 상에 형성된 유전막; 및A dielectric film formed on the storage electrode; And 상기 유전막 상에 형성된 플레이트 전극을 포함하고, A plate electrode formed on the dielectric layer ; 상기 연결 부재는 이웃하는 연결 부재와 연결되어 일체로 형성되는 것을 특징으로 하는 캐패시터. And the connection member is connected to a neighboring connection member and formed integrally with the capacitor. 제1항에 있어서, 단위 셀 내의 모든 스토리지 전극들이 각기 일체로 형성된 연결 부재들을 통하여 서로 연결되는 것을 특징으로 하는 캐패시터.The capacitor of claim 1, wherein all of the storage electrodes in the unit cell are connected to each other through an integrally formed connecting member. 제2항에 있어서, 상기 연결 부재와 상기 인접하는 스토리지 전극의 연결 부재는 상기 스토리지 전극들이 배열된 방향에 대하여 좌측 및 우측 사선 방향을 따라 서로 일체로 형성되는 것을 특징으로 하는 캐패시터.The capacitor of claim 2, wherein the connecting member and the connecting member of the adjacent storage electrode are integrally formed with each other along the left and right diagonal directions with respect to the direction in which the storage electrodes are arranged. 제1항에 있어서, 상기 연결 부재는 상기 스토리지 도전막 패턴의 상부를 감싸고, 상기 연결 부재의 상부의 외경은 상기 연결 부재의 하부의 외경보다 실질적으로 큰 것을 특징으로 하는 캐패시터.The capacitor of claim 1, wherein the connection member surrounds an upper portion of the storage conductive layer pattern, and an outer diameter of an upper portion of the connection member is substantially larger than an outer diameter of a lower portion of the connection member . 제4항에 있어서, 상기 연결 부재의 측벽은 상기 스토리지 도전막 패턴에 의해 눌려지며, 상기 연결 부재의 저면은 상기 스토리지 도전막 패턴에 의해 지지되는 구조를 갖는 것을 특징으로 하는 캐패시터.The capacitor of claim 4, wherein a sidewall of the connection member is pressed by the storage conductive layer pattern, and a bottom surface of the connection member has a structure supported by the storage conductive layer pattern. 삭제delete 제4항에 있어서, 상기 연결 부재는 링 형상의 횡단면을 갖는 것을 특징으로 하는 캐패시터.5. The capacitor of claim 4 wherein said connecting member has a ring-shaped cross section. 삭제delete 반도체 기판 상에 콘택 영역을 형성하는 단계;Forming a contact region on the semiconductor substrate; 상기 반도체 기판 상에 몰드막을 형성하는 단계;Forming a mold film on the semiconductor substrate; 상기 몰드막 중 아래에 상기 콘택이 위치하는 부분에 개구를 형성하는 단계;Forming an opening in a portion of the mold layer at which the contact is located; 상기 개구의 내벽 상에 인접하는 스토리지 전극들을 서로 연결하는 연결 부재를 형성하는 단계;Forming a connecting member connecting adjacent storage electrodes to each other on an inner wall of the opening; 상기 연결 부재 및 상기 콘택 영역을 노출시키는 콘택 홀을 형성하는 단계;Forming a contact hole exposing the connection member and the contact region; 상기 연결 부재의 내벽 및 상기 콘택 홀의 내벽 상에 상기 콘택 영역에 접촉되는 스토리지 도전막 패턴을 형성하는 단계;Forming a storage conductive layer pattern on the inner wall of the connection member and on the inner wall of the contact hole; 상기 몰드막을 제거하여 상기 연결 부재 및 상기 스토리지 도전막 패턴을 포함하는 스토리지 전극을 형성하는 단계; Removing the mold layer to form a storage electrode including the connection member and the storage conductive layer pattern; 상기 스토리지 전극 상에 유전막을 형성하는 단계; 및Forming a dielectric layer on the storage electrode; And 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.Forming a plate electrode on the dielectric layer. 제9항에 있어서, 상기 개구를 형성하는 단계는,The method of claim 9, wherein forming the opening comprises: 상기 몰드막 상에 마스크층을 형성하는 단계;Forming a mask layer on the mold layer; 상기 마스크층을 식각하여 마스크를 형성하는 단계;Etching the mask layer to form a mask; 상기 마스크를 이용하여 상기 몰드막을 식각하여 상기 몰드막의 상부에 제1 폭 및 제1 깊이를 갖는 제1 개구를 형성하는 단계; 및Etching the mold layer using the mask to form a first opening having a first width and a first depth on the mold layer; And 상기 제1 개구를 확장하여 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 깊이 보다 깊은 제2 깊이를 갖는 제2 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.Expanding the first opening to form a second opening having a second width that is wider than the first width and a second depth that is deeper than the first depth. 제10항에 있어서, 인접하는 상기 제2 개구들은 측면이 각기 1/3 내지 1/3 정도의 높이에서 서로 겹쳐지는 것을 특징으로 하는 캐패시터의 제조 방법.The method of claim 10, wherein the adjacent second openings overlap each other at a height of about 1/3 to 1/3 of each other. 제11항에 있어서, 상기 연결 부재를 형성하는 단계는,The method of claim 11, wherein the forming of the connecting member comprises: 상기 제2 개구의 내부 및 상기 몰드막 상에 절연막을 형성하는 단계; 및Forming an insulating film in the second opening and on the mold film; And 상기 절연막을 이방성 식각하여 상기 제2 개구의 내벽에 상기 연결 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.And anisotropically etching the insulating film to form the connection member on an inner wall of the second opening. 제12항에 있어서, 상기 절연막은 상기 몰드막 및 상기 마스크에 대하여 식각 선택비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.The method of claim 12, wherein the insulating layer is formed using a material having an etch selectivity with respect to the mold layer and the mask. 제13항에 있어서, 상기 몰드막은 산화물로 이루어지고, 상기 마스크는 폴리실리콘으로 구성되며, 상기 절연막은 질화물로 구성되는 것을 특징으로 하는 캐패시터의 제조 방법.The method of manufacturing a capacitor according to claim 13, wherein the mold film is made of oxide, the mask is made of polysilicon, and the insulating film is made of nitride. 제13항에 있어서, 상기 콘택홀을 형성하는 단계는, 상기 콘택홀의 면적을 확장시키는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.The method of claim 13, wherein the forming of the contact hole further comprises expanding an area of the contact hole. 제15항에 있어서, 상기 콘택홀의 면적은 상기 콘택홀이 형성된 상기 몰드막을 세정하여 확장되는 것을 특징으로 하는 캐패시터의 제조 방법.The method of claim 15, wherein an area of the contact hole is expanded by cleaning the mold film in which the contact hole is formed. 제15항에 있어서, 상기 스토리지 도전막 패턴을 형성하는 단계는, The method of claim 15, wherein the forming of the storage conductive layer pattern comprises: 상기 연결 부재의 측벽, 상기 확장된 콘택홀의 내벽 및 상기 콘택 상에 도전막을 형성하는 단계; 및Forming a conductive film on the sidewall of the connection member, the inner wall of the extended contact hole, and the contact; And 상기 연결 부재가 노출될 때까지 상기 도전막 및 상기 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.And removing the conductive film and the mask until the connection member is exposed. 제17항에 있어서, 상기 도전막 및 상기 마스크를 제거하는 단계는 에치 백 공정, 화학 기계적 연마 공정 또는 이들을 조합한 공정을 이용하여 수행되는 것을 특징으로 하는 캐패시터의 제조 방법. The method of claim 17, wherein the removing of the conductive film and the mask is performed using an etch back process, a chemical mechanical polishing process, or a combination thereof. 반도체 기판 상에 형성된 워드 라인들;Word lines formed on the semiconductor substrate; 상기 워드 라인들 사이의 상기 반도체 기판에 형성된 제1 콘택 영역 및 제2 콘택 영역;First and second contact regions formed on the semiconductor substrate between the word lines; 상기 제1 콘택 영역에 접촉되는 제1 패드;A first pad in contact with the first contact area; 상기 제2 콘택 영역에 접촉되는 제2 패드;A second pad in contact with the second contact region; 상기 제2 패드에 접촉되는 비트 라인;A bit line in contact with the second pad; 상기 제1 패드에 접촉되는 실린더형 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 상부에 형성되는 연결 부재를 구비하는 스토리지 전극;Storage electrode is provided with a connecting member formed on the top of the cylindrical storage conductive layer pattern and the conductive layer pattern storage in contact with the first pad; 상기 스토리지 전극 상에 형성된 유전막; 및A dielectric film formed on the storage electrode; And 상기 유전막 상에 형성된 플레이트 전극을 포함하고, A plate electrode formed on the dielectric layer ; 상기 연결 부재는 이웃하는 연결 부재와 연결되어 일체로 형성되는 것을 특징으로 하는 반도체 장치. The connecting member is a semiconductor device and that is connected to the connecting member neighboring integrally formed with FEATURES. 제19항에 있어서, 인접하는 상기 스토리지 전극들의 상기 연결 부재들은 상기 스토리지 전극들이 배열된 방향에 대하여 좌측 및 우측 사선 방향을 따라 서로 일체로 형성되는 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 19, wherein the connecting members of the adjacent storage electrodes are integrally formed with each other along a left and right diagonal directions with respect to a direction in which the storage electrodes are arranged. 제19항에 있어서, 상기 연결 부재는 상기 스토리지 도전막 패턴의 상부를 감싸고, 상기 연결 부재의 상부의 외경은 상기 연결 부재의 하부의 외경보다 실질적으로 큰 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 19, wherein the connection member surrounds an upper portion of the storage conductive layer pattern, and an outer diameter of an upper portion of the connection member is substantially larger than an outer diameter of a lower portion of the connection member . 삭제delete 제21항에 있어서, 상기 연결 부재의 측벽은 상기 스토리지 도전막 패턴에 부착되며, 상기 연결 부재의 저면은 상기 스토리지 도전막 패턴에 의해 지지되는 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 21, wherein a sidewall of the connection member is attached to the storage conductive layer pattern, and a bottom surface of the connection member is supported by the storage conductive layer pattern. 반도체 기판 상에 워드 라인들을 형성하는 단계;Forming word lines on a semiconductor substrate; 상기 워드 라인들 사이의 상기 반도체 기판에 제1 콘택 영역 및 제2 콘택 영역을 형성하는 단계;Forming a first contact region and a second contact region in the semiconductor substrate between the word lines; 상기 제1 콘택 영역에 접촉되는 제1 패드를 형성하는 단계;Forming a first pad in contact with the first contact region; 상기 제2 콘택 영역에 접촉되는 제2 패드를 형성하는 단계;Forming a second pad in contact with the second contact region; 상기 제2 패드에 접촉되는 비트 라인을 형성하는 단계;Forming a bit line in contact with the second pad; 상기 비트 라인을 덮으면서 상기 반도체 기판 상에 몰드막을 형성하는 단계;Forming a mold film on the semiconductor substrate while covering the bit line; 상기 몰드막 중 아래에 상기 제1 패드가 위치하는 부분에 개구를 형성하는 단계;Forming an opening in a portion of the mold layer in which the first pad is located; 상기 개구의 내벽 상에 인접하는 스토리지 전극들을 서로 연결하는 연결 부재를 형성하는 단계;Forming a connecting member connecting adjacent storage electrodes to each other on an inner wall of the opening; 상기 연결 부재의 내벽 및 상기 제1 패드를 노출시키는 콘택홀을 형성하는 단계;Forming a contact hole exposing an inner wall of the connection member and the first pad; 상기 연결 부재의 내벽, 상기 콘택홀의 내벽, 상기 제1 패드 상에 스토리지 도전막 패턴을 형성하는 단계;Forming a storage conductive layer pattern on an inner wall of the connection member, an inner wall of the contact hole, and the first pad; 상기 몰드막을 제거하여 상기 연결 부재 및 상기 스토리지 도전막 패턴을 구비하는 스토리지 전극을 형성하는 단계;Removing the mold layer to form a storage electrode having the connection member and the storage conductive layer pattern; 상기 스토리지 전극 상에 유전막을 형성하는 단계; 및Forming a dielectric layer on the storage electrode; And 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.Forming a plate electrode on the dielectric film. 제24항에 있어서, 상기 개구를 형성하는 단계는,The method of claim 24, wherein forming the opening comprises: 상기 몰드막 상에 마스크층을 형성하는 단계;Forming a mask layer on the mold layer; 상기 마스크층을 식각하여 마스크를 형성하는 단계;Etching the mask layer to form a mask; 상기 마스크를 이용하여 상기 몰드막을 식각하여 상기 몰드막의 상부에 제1 폭 및 제1 깊이를 갖는 제1 개구를 형성하는 단계; 및Etching the mold layer using the mask to form a first opening having a first width and a first depth on the mold layer; And 상기 제1 개구를 확장하여 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 깊이 보다 깊은 제2 깊이를 갖는 제2 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And expanding the first opening to form a second opening having a second width that is wider than the first width and a second depth that is deeper than the first depth. 제25항에 있어서, 인접하는 상기 제2 개구들의 측면이 각기 1/3 내지 1/2의 놀이에서 서로 겹쳐지는 것을 특징으로 하는 반도체 장치의 제조 방법.26. The method of claim 25, wherein the side surfaces of the adjacent second openings overlap each other in a play of 1/3 to 1/2, respectively. 제26항에 있어서, 상기 연결 부재를 형성하는 단계는,The method of claim 26, wherein forming the connecting member, 상기 제2 개구의 내부 및 상기 몰드막 상에 절연막을 형성하는 단계; 및Forming an insulating film in the second opening and on the mold film; And 상기 절연막을 이방성 식각하여 상기 제2 개구의 내벽에 상기 연결 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And anisotropically etching the insulating film to form the connection member on an inner wall of the second opening. 제25항에 있어서, 상기 콘택홀을 형성하는 단계는, 상기 콘택홀이 형성된 상기 몰드막을 세정하여 상기 콘택홀의 면적을 확장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 25, wherein the forming of the contact hole further comprises cleaning the mold layer on which the contact hole is formed to expand an area of the contact hole. 제25항에 있어서, 상기 스토리지 도전막 패턴을 형성하는 단계는, The method of claim 25, wherein the forming of the storage conductive layer pattern comprises: 상기 연결 부재의 측벽, 상기 확장된 콘택홀의 내벽 및 상기 콘택 상에 도전막을 형성하는 단계; 및Forming a conductive film on the sidewall of the connection member, the inner wall of the extended contact hole, and the contact; And 상기 연결 부재가 노출될 때까지 상기 도전막 및 상기 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.And removing the conductive film and the mask until the connection member is exposed.
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