KR100586607B1 - Method for protecting by using blocking plate - Google Patents
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Abstract
본 발명은 반도체 소자의 표면을 보호하는 방법에 관한 것으로서, 이미 제조된 반도체 소자의 불량 분석을 위해 반도체 소자를 분해하는 과정에서 칩 표면이 손상되는 것을 방지한다. 본 발명의 표면 보호 방법은, 패키지된 반도체 소자의 패키지 몸체를 제거하는 단계와, 제거된 패키지 몸체로부터 노출된 반도체 칩의 활성면에 형성되어 있는 전극 패드 영역에 차단판을 배치하는 단계와, 반도체 칩의 활성면에 도포되어 있는 보호막(예컨대, 패시베이션층과 폴리이미드층)을 제거하는 단계를 포함한다. 차단판은 반도체 칩을 제조하기 위한 반도체 웨이퍼를 후면 연마하여 그 두께를 1~2μm로 한 다음, 연마된 웨이퍼를 소정의 길이와 폭으로 절단함으로써 제조될 수 있다. 차단판을 전극 패드 영역에 배치한 다음, 보호막 제거 공정(예컨대, 플라즈마 식각 공정 또는 반응성 이온 식각 공정)을 진행하기 때문에, 전극 패드와 이 전극 패드에 본딩되어 있는 본딩 와이어는 반응성 입자나 반응성 이온으로부터 보호된다. 또한, 전극 패드나 본딩 와이어의 손상이나 경화가 방지되어 불량 분석을 위한 신호의 인가나 입출력이 좀 더 정확하게 이루어질 수 있다.The present invention relates to a method of protecting a surface of a semiconductor device, and prevents damage to the chip surface in the process of disassembling the semiconductor device for failure analysis of the already manufactured semiconductor device. The surface protection method of the present invention includes removing a package body of a packaged semiconductor device, disposing a blocking plate on an electrode pad region formed on an active surface of the semiconductor chip exposed from the removed package body, and Removing a protective film (eg, a passivation layer and a polyimide layer) applied to the active surface of the chip. The blocking plate may be manufactured by back-grinding a semiconductor wafer for manufacturing a semiconductor chip to make the thickness of 1 to 2 m, and then cutting the polished wafer into a predetermined length and width. Since the blocking plate is placed in the electrode pad region and then the protective film removal process (for example, plasma etching process or reactive ion etching process) is performed, the electrode pad and the bonding wire bonded to the electrode pad are separated from the reactive particles or reactive ions. Protected. In addition, damage or hardening of the electrode pad or the bonding wire may be prevented, so that the application or input / output of a signal for failure analysis may be performed more accurately.
분해 공정(decapsulation), 표면 보호, 전극 패드, 반응성 이온 식각Decapsulation, Surface Protection, Electrode Pads, Reactive Ion Etching
Description
도 1a는 패키지된 반도체 칩의 분해(decapsulation) 공정 과정을 설명하기 위한 평면도이고, 도 1b는 도 1a를 선 1B-1B`를 따라 절단한 단면도.FIG. 1A is a plan view illustrating a process of decapsulation of a packaged semiconductor chip, and FIG. 1B is a cross-sectional view of FIG. 1A taken along
도 2a와 도 2b는 본 발명의 차단판을 제조하는 과정을 설명하기 위한 개략도.Figure 2a and Figure 2b is a schematic diagram for explaining the process of manufacturing the blocking plate of the present invention.
도 3a는 패키지된 반도체 칩의 분해 과정에서 본 발명의 차단판을 배치한 상태를 보여주는 부분 평면도이고, 도 3b는 도 3a를 선 3B-3B`를 따라 절단한 단면도.3A is a partial plan view showing a state in which a blocking plate of the present invention is disposed in a process of disassembling a packaged semiconductor chip, and FIG. 3B is a cross-sectional view taken along
<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>
10: 반도체 칩 패키지 12: 패키지 몸체10: semiconductor chip package 12: package body
14: 리드 프레임 리드 16: 본딩 와이어14: lead frame lead 16: bonding wire
17: 볼 본딩 20: 반도체 칩17: ball bonding 20: semiconductor chip
22: 반도체 칩의 활성면 24: 보호막22: active surface of semiconductor chip 24: protective film
26: 전극 패드 50: 차단판 제조용 웨이퍼26: electrode pad 50: wafer for manufacturing a blocking plate
52a~52d: 차단판 60: 연마기52a-52d: Block 60: Polishing machine
70: 절단 척 80: 절단기70: cutting chuck 80: cutting machine
본 발명은 반도체 기술에 관한 것으로서, 좀 더 구체적으로는 반도체 소자의 불량 분석을 위한 분해(decapsulation) 과정에서 반도체 칩의 표면을 보호하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a method of protecting a surface of a semiconductor chip during a decapsulation process for failure analysis of a semiconductor device.
패키지(package) 공정이 완료된 칩의 불량을 분석하기 위해서는 EMC (Epoxy Molding Compound)와 같은 패키지 몸체를 제거하고 칩의 활성면(active surface) 표면에 도포되어 있는 폴리이미드(PIX) 막과 패시베이션층(passivation layer)으로 된 보호막을 제거하는 분해decapsulation) 작업이 필요하다. EMC와 같은 패키지 몸체는 발연질산(fuming nitric acid)이나 발연황산을 사용하여 제거하며, 폴리이미드 막과 보호막은 식각 공정 예컨대, 반응성 이온 식각(RIE: Reactive Ion Etching)으로 제거한다.In order to analyze the defect of the chip after the package process, the package body such as the epoxy molding compound (EMC) is removed and the polyimide (PIX) film and the passivation layer (coated on the active surface of the chip) Decapsulation is necessary to remove the passivation layer. Package bodies such as EMC are removed using fuming nitric acid or fuming sulfuric acid, and the polyimide film and protective film are removed by an etching process such as Reactive Ion Etching (RIE).
반응성 이온 식각 공정에서는 RF 방전에 따른 가스 이온들이 플라즈마 상태에서 시료(반도체 칩)의 표면에 충돌하여 표면의 원자간 결합력을 약화시키거나 원자간 결합을 제거하여 식각 작업이 이루어진다. 그러나, 식각 챔버 내부에 주입된 CF4, O2가스와 이 가스들을 이온화하는 과정에서 RF 방전이 일어나게 하기 위하여 200~300 W의 전력을 인가하면 칩 표면의 보호 물질은 물론 보호 물질이 도포되어 있지 않은 영역 즉, 전극 패드(electrode pad)에도 이온 손상을 주게 된다. 전극 패드에는 반도체 칩 내부의 회로 소자를 외부(예컨대, 리드 프레임(lead frame)의 리드)와 연결하는 본딩 와이어(bonding wire)가 볼(ball) 본딩되어 있는데, 볼 본딩이나 전극 패드가 이온 손상을 입게 되면 불량 분석을 하고자 하는 반도체 칩의 전기적 특성을 확인하거나 불량 분석에 필요한 신호를 반도체 칩에 인가하는 것이 불가능하게 된다. 또한, 볼 본딩이나 전극 패드가 신호의 인가가 불가능할 정도로 손상을 받지는 않는다고 하더라도, 임피던스 값이 변하여 정확한 신호의 전달이 되지 않기 때문에 반도체 칩의 전기적 특성을 정확하고 정밀하게 알아내 불량을 분석하는 것이 어렵게 된다는 문제가 있다.In the reactive ion etching process, gas ions due to RF discharge collide with the surface of a sample (semiconductor chip) in a plasma state, thereby weakening the interatomic bonding force on the surface or removing the interatomic bonding. However, if the CF 4 , O 2 gas injected into the etching chamber and 200 ~ 300 W are applied in order to cause RF discharge in the process of ionizing these gases, the protection material as well as the protection material of the chip surface is not applied. Ion damage is caused to the non-region, that is, the electrode pad. The electrode pads have ball bonding wires that connect the circuit elements inside the semiconductor chip to the outside (for example, leads of lead frames), and ball bonding or electrode pads are used to prevent ion damage. In this case, it is impossible to check the electrical characteristics of the semiconductor chip to be analyzed for failure or to apply a signal necessary for the failure analysis to the semiconductor chip. In addition, even though ball bonding or electrode pads are not damaged to the extent that the signal cannot be applied, it is difficult to accurately and accurately analyze the electrical characteristics of the semiconductor chip to analyze the defects because the impedance value is not transferred correctly. There is a problem that it becomes difficult.
본 발명은 이러한 종래의 문제점을 해결하여 반도체 소자의 불량 분석이 좀 더 정확하게 이루어질 수 있도록 하는 것이다.The present invention solves this conventional problem so that failure analysis of a semiconductor device can be made more accurately.
본 발명의 다른 목적은 반도체 칩의 표면을 보호하는 유기 물질 즉, 폴리이미드와 보호막을 제거할 때 발생하는 본딩 와이어와 전극 패드의 손상을 방지하는 것이다.Another object of the present invention is to prevent damage to the bonding wire and the electrode pad generated when the organic material protecting the surface of the semiconductor chip, that is, the polyimide and the protective film.
본 발명에 따른 반도체 소자의 표면 보호 방법은, 패키지된 반도체 소자의 패키지 몸체를 제거하는 단계와, 제거된 패키지 몸체로부터 노출된 반도체 칩의 활성면에 형성되어 있는 전극 패드 영역에 차단판을 배치하는 단계와, 반도체 칩의 활성면에 도포되어 있는 보호막(예컨대, 패시베이션층과 폴리이미드층)을 제거하는 단계를 포함한다. 차단판은 반도체 칩을 제조하기 위한 반도체 웨이퍼를 후면 연 마하여 그 두께를 1~2μm로 한 다음, 연마된 웨이퍼를 소정의 길이와 폭으로 절단함으로써 제조될 수 있다. 차단판을 전극 패드 영역에 배치한 다음, 보호막 제거 공정(예컨대, 플라즈마 식각 공정 또는 반응성 이온 식각 공정)을 진행하기 때문에, 전극 패드와 이 전극 패드에 본딩되어 있는 본딩 와이어는 반응성 입자나 반응성 이온으로부터 보호된다.The method for protecting a surface of a semiconductor device according to the present invention includes removing a package body of a packaged semiconductor device, and placing a blocking plate on an electrode pad region formed on an active surface of a semiconductor chip exposed from the removed package body. And removing a protective film (eg, a passivation layer and a polyimide layer) applied to the active surface of the semiconductor chip. The blocking plate may be manufactured by back-grinding a semiconductor wafer for manufacturing a semiconductor chip to make the thickness of 1 to 2 탆, and then cutting the polished wafer into a predetermined length and width. Since the blocking plate is placed in the electrode pad region and then the protective film removal process (for example, plasma etching process or reactive ion etching process) is performed, the electrode pad and the bonding wire bonded to the electrode pad are separated from the reactive particles or reactive ions. Protected.
구현예Embodiment
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.Embodiments of the present invention will be described below with reference to the drawings.
도 1a는 불량 분석을 위해 패키지된 반도체 칩을 일부 분해한 상태의 평면도이고, 도 1b는 도 1a의 선 1B-1B`을 따라 절단한 단면도이다.FIG. 1A is a plan view of a partially disassembled semiconductor chip packaged for defect analysis, and FIG. 1B is a cross-sectional view taken along
도 1에서 보는 것처럼, 반도체 칩 패키지(10)는 반도체 칩(20)이 예컨대, 에폭시 몰딩 수지와 같은 패키지 몸체(12)로 밀봉되어 보호되는 구조로 되어 있다. 따라서 패키지가 완료된 반도체 칩을 검사한 결과 불량으로 판단된 경우 그 불량 원인을 규명하기 위한 분해 작업을 하려면, 패키지 몸체(12)를 먼저 제거하여야 한다. 반도체 소자는 서로 다른 물질로 이루어진 여러 층들이 적층된 구조로 되어 있는데, 이러한 다층으로 된 반도체 칩은 제조 과정의 오류나 미세한 불순물로 인한 오염으로 불량이 날 가능성이 높기 때문에 제조 공정 도중에 구조 분석을 하거나 패키지가 완료된 완성품의 전수 검사를 하여 불량의 원인을 파악하는 것이 보통이다. 불량 분석은 크게 구조 분석과 회로 분석 또는 설계 분석으로 나눌 수 있는데, 이러한 분석을 위해서는 반도체 소자를 형성하는 적층막을 벗겨내고 칩 내부의 불량 원인을 찾는 작업이 필요하다. 불량 분석을 통해 패키지 조립 공정에 불량의 원인이 있는지, 웨이퍼 가공 공정 또는 회로 설계 단계에서 문제가 생겼는지를 알 수 있으며, 그 결과를 조립 공정이나 웨이퍼 가공 공정, 설계 공정에 반영하여 반도체 소자의 수율을 높이고, 제품의 신뢰성, 생산성을 개선할 수 있다.As shown in FIG. 1, the
이러한 불량 분석을 위한 분해 공정에서 패키지 몸체(12)는 예컨대, 발연질산이나 발연황산을 사용하여 수작업으로 제거하거나, 자동화 장비를 이용하여 제거한다. 도 1a는 패키지 몸체(12)의 일부가 제거되어 드러난 반도체 칩(20) 및 리드 프레임 리드(14)의 일부를 보여준다.In the decomposition process for the failure analysis, the
반도체 칩(20)의 활성면(22, active surface)에는 보호막(24)이 면 전체에 도포되어 있다. 보호막(24) 아래에는 반도체 칩(20)의 동작을 위한 적층 구조가 형성되어 있는데 도면을 간단히 하기 위해 적층 구조는 생략하였다. 보호막(24)은 예컨대 질화막으로 된 패시베이션층과 폴리이미드층으로 이루어져 있으며, 폴리이미드층은 패키지 몸체를 형성하는 과정에서 생기는 스트레스로 인한 깨짐을 방지하기 위한 일종의 완충층이다. 보호막(24)을 제거하는 통상적인 방법은 플라즈마 식각이나 반응성 이온 식각이다. 이외에도 습식 화학적 식각법을 이용할 수도 있다. 플라즈마 식각은 건식 이방성 식각으로서, 백열 방전을 통해 비교적 비활성인 가스(예컨대, O2, C2F6, CF4, CHF3, SF6, CCLF2-CF3)로부터 화학적으로 반응성인 입자를 만들고, 이 반응성 입자가 식각할 보호막(24)의 표면에 확산되고 흡수되도록 한 다음, 이 입자의 반응을 통해 휘발성 부산물을 만들고 이 부산물을 표면에서 떨어지 게 함으로써 보호막(24)을 제거한다. 한편, 반응성 이온 식각은 플라즈마 식각과 유사하지만 가속된 반응성 이온들을 식각할 표면에 투하한다는 점에서 차이가 있다. 가속된 반응성 이온은 보호막(24)과 화학적으로도 반응할 뿐만 아니라 보호막(24)의 표면을 때리는 스퍼터링(sputtering) 과정을 통해서 보호막(24)이 제거되도록 한다. 즉, 반응성 이온 식각은 보호막(24)을 화학적 반응과 스퍼터링 과정을 통해 제거한다.On the
이와 같이 플라즈마 식각이나 반응성 이온 식각으로 반도체 칩(20)의 활성면(22)으로부터 보호막(24)을 제거하는 경우, 반응성 입자나 가속된 반응성 이온이 보호막(24)에만 영향을 미치는 것이 아니라, 활성면(22)의 4개의 변에 배열되어 있는 전극 패드(26)와 이 전극 패드(26)를 리드 프레임 리드(14)와 연결하는 본딩 와이어(16)에도 영향을 미친다. 도 1에서 보는 것처럼, 본딩 와이어(16)는 전극 패드(26)에 볼 본딩(ball bonding)되고 리드(14)에는 스티치 본딩(stitch bonding)되는데, 보호막(14)을 제거하는 과정에서 알루미늄이나 구리와 같은 금속으로 된 전극 패드(26)가 반응성 입자나 반응성 이온에 의해 손상을 받아 경화될 수 있고, 금(Au)으로 된 본딩 와이어(16) 및 볼 본딩(17)도 손상을 받을 수 있다. 전극 패드(26)와 본딩 와이어(16)는 반도체 칩(20)의 내부 회로를 외부와 연결하는 역할을 하는데, 이러한 연결 부위가 손상을 받으면 불량 분석을 위해 반도체 칩(20)에 검사 신호를 입력하거나 반도체 칩(20)의 출력 신호를 읽을 수 없게 되거나, 신호가 입출력 된다고 하더라도 연결 부위의 임피던스가 변하여 정확한 신호의 입출력이 불가능하여 불량 분석이 제대로 이루어질 수 없게 된다.When the
이러한 문제가 발생하지 않도록 하기 위하여 본 발명에서는 보호막(24)을 제거할 때 전극 패드(26)와 본딩 와이어(16) 및 볼 본딩(17) 영역이 반응성 입자나 가속된 반응성 이온으로부터 보호되도록 하는 차단판을 사용한다. 이러한 차단판의 제조 과정은 도 2를 참조로 설명한다.In order to prevent such a problem from occurring, in the present invention, when the
도 2a를 참조하면, 먼저 반도체 웨이퍼(50)를 준비한다. 반도체 웨이퍼(50)로는 도 1의 반도체 칩(20)을 제조하는 데에 사용한 웨이퍼와 동일한 재질로 된 웨이퍼를 사용할 수 있다. 웨이퍼(50)의 한쪽면에 테이프(65)를 부착하고 연마기(60)로 후면 연마(back grinding) 공정을 한다. 후면 연마 공정에서는 연마기(60)를 고속으로 회전시키면서 식각제를 공급하여 웨이퍼(50)를 연마한다. 현재 반도체 웨이어퍼는 그 두께가 50 μm 이하가 될 정도로 얇아져 있는데, 본 발명에서는 웨이퍼 연마 공정으로 연마하고 남는 웨이퍼(50)의 두께 'd1'이 약 1~2 μm가 되도록 하는 것이 바람직하다. 연마된 웨이퍼(50)의 두께 'd1'이 3 μm 이상이 되면 차단판에 의해 본딩 와이어가 손상될 수 있다(도 3b 참조).Referring to FIG. 2A, a
다음으로 도 2b를 참조하면, 차단판 제조를 위해 연마된 웨이퍼(50)를 절단용 척(70, chuck)에 고정하고 예컨대, 다이아몬드 날이 형성되어 있는 고속으로 회전하는 절단기(80)를 사용하여 웨이퍼(50)를 소정의 길이와 폭으로 절단한다. 이렇게 하여 하나의 웨이퍼(50)로 여러 개의 차단판(52a~52d)을 만들 수 있다. 차단판(52)의 길이와 폭은 이것이 사용될 반도체 칩의 전극 패드 영역의 길이와 폭에 따라 결정된다.Next, referring to FIG. 2B, the
도 3a에서 보는 것처럼, 차단판(52a~52d) 각각을 반도체 칩(10) 활성면(22) 의 4개의 변 즉, 전극 패드(26)가 형성된 영역에 배열한다. 차단판(52)을 전극 패드(26) 영역에 배열한 상태에서 앞에서 설명했던 플라즈마 식각이나 반응성 이온 식각 공정을 통해 보호막(24)를 제거하더라도 도 3b에서 보는 것처럼, 전극 패드(26)와 본딩 와이어(16), 볼 본딩(17)은 차단판(52)에 의해 보호가 되어 반응성 입자나 반응성 이온에 직접 영향을 받지 않으므로 손상이 생기지 않는다. 도 3b에서 화살표 바로 위에 있는 검은 점은 반응성 입자나 반응성 이온을 나타낸다.As shown in FIG. 3A, each of the blocking
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다. 예컨대, 본 발명의 차단판(52)은 반드시 반도체 웨이퍼로만 제조하여야 하는 것이 아니라 반응성 입자나 반응성 이온을 차단할 수 있는 다른 재질로 만들 수도 있고, 반도체 칩의 전극 패드 영역도 반드시 칩 활성 영역의 4개의 변에 모두 형성되어야 하는 것이 아니라, 2개의 변에 형성될 수도 있고 활성 영역 중앙에 형성될 수도 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention. For example, the blocking plate 52 of the present invention is not necessarily made of a semiconductor wafer, but may be made of another material capable of blocking reactive particles or reactive ions. It is not necessary to form both sides, but may be formed on two sides or may be formed in the center of the active region.
본 발명에 따르면 반도체 소자의 불량 분석을 위한 분해 공정에서 반도체 칩 표면에 보호막이 덮혀 있지 않고 노출된 전극 패드나 본딩 와이어를 보호함으로써 그 손상을 방지할 수 있다. According to the present invention, damage may be prevented by protecting an exposed electrode pad or bonding wire without a protective film being covered on the surface of the semiconductor chip in a decomposition process for defect analysis of a semiconductor device.
또한, 본 발명에 따르면 반도체 칩을 외부와 전기적으로 연결하기 위한 전극 패드나 본딩 와이어의 손상이나 경화를 방지여 불량 분석을 위한 신호의 인가가 신호의 입출력이 정확하게 이루어지게 함으로써, 좀 더 정확하고 정밀한 불량 분석이 가능하다.In addition, according to the present invention prevents damage or hardening of the electrode pad or bonding wire for electrically connecting the semiconductor chip to the outside, and the application of the signal for failure analysis is made to accurately input and output the signal, more accurate and precise Defect analysis is possible.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040114481A KR100586607B1 (en) | 2004-12-28 | 2004-12-28 | Method for protecting by using blocking plate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040114481A KR100586607B1 (en) | 2004-12-28 | 2004-12-28 | Method for protecting by using blocking plate |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100586607B1 true KR100586607B1 (en) | 2006-06-07 |
Family
ID=37182301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040114481A KR100586607B1 (en) | 2004-12-28 | 2004-12-28 | Method for protecting by using blocking plate |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100586607B1 (en) |
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