KR100585554B1 - Method of forming capacitor in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로 본 발명에 따른 반도체 소자의 커패시터 제조 방법은, 반도체 기판에 하부 금속층을 형성하는 단계와, 하부 금속층 위에 층간 절연막을 도포하고 이 층간 절연막을 선택 식각하여 층간 절연막에 트렌치를 형성하는 단계와, 트렌치에 의해 노출된 하부 금속층과 접촉하도록 유전층을 도포하는 단계와, 유전층 위에 중간 금속층을 도포하는 단계와, 트렌치를 모두 채우며 상기 중간 금속층과 접촉하도록 절연층을 도포하고, 트렌치를 채운 부분을 제외한 나머지 영역의 절연층을 제거하는 단계와, 상기 중간 금속층이 부분적으로 개방되도록 절연층에 제1 비아를 형성하고,상기 하부 금속층이 부분적으로 개방되도록 층간 절연막에 제2 비아를 형성하는 단계와, 상기 제1 비아와 접촉하도록 상부 금속층을 패턴 형성하고, 제2 비아와 접촉하도록 접속 금속층을 형성하는 단계를 포함하며, 상기 트렌치를 채운 절연층의 상부 표면은 상기 층간 절연막의 상부 표면과 그 높이가 동일하여 종래 트렌치 구조의 MIM 커패시터에서 발생하던 단차를 보상한다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, the method of manufacturing a capacitor of a semiconductor device according to the present invention, forming a lower metal layer on a semiconductor substrate, applying an interlayer insulating film on the lower metal layer and selectively etching the interlayer insulating film Forming a trench in the interlayer insulating film, applying a dielectric layer to contact the lower metal layer exposed by the trench, applying an intermediate metal layer over the dielectric layer, and filling the trench to contact the intermediate metal layer with the trench filled in. Removing the insulating layer in the remaining region except for the portion filled with the trench, forming a first via in the insulating layer to partially open the intermediate metal layer, and forming a first via in the interlayer insulating layer to partially open the lower metal layer. Forming two vias, the top to contact the first vias Patterning a metal layer, and forming a connection metal layer to contact the second via, wherein the upper surface of the insulating layer filling the trench has the same height as the upper surface of the interlayer insulating layer, and thus has a conventional trench structure MIM capacitor. Compensate for the step that occurred in.

커패시터, 단차(step), 트렌치(trench), MIM capacitorCapacitors, Steps, Trench, MIM Capacitor

Description

반도체 소자의 커패시터 제조 방법{Method of Forming Capacitor in Semiconductor Device}Method of manufacturing capacitor of semiconductor device {Method of Forming Capacitor in Semiconductor Device}

도 1 내지 도 3은 종래 트렌치(trench) 구조를 적용한 MIM 방식의 커패시터 제조 과정을 설명하기 위한 단면도.1 to 3 are cross-sectional views for explaining a capacitor manufacturing process of the MIM method using a conventional trench (trench) structure.

도 4 내지 도 8은 본 발명에 따른 MIM 방식의 커패시터 제조 과정을 설명하기 위한 단면도4 to 8 are cross-sectional views for explaining a capacitor manufacturing process of the MIM method according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 금속 배선 20 : 층간 절연막10 metal wiring 20 interlayer insulating film

30 : 절연막 40 : 장벽 금속층30 insulating film 40 barrier metal layer

50 : 텅스텐 60 : 산화막50: tungsten 60: oxide film

70A, 70B : 비아홀 80 : 상부 MIM 도체70A, 70B: Via hole 80: Upper MIM conductor

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로 좀 더 구체적ㅇ로는, 트렌치(trench) 구조를 이용하는 MIM(metal insulator metal) 커패시터(capacitor) 영역에서 발생하는 구조적인 단차 현상을 방지하여 안정적인 상부 금 속 배선 및 비아(via)를 형성하는 반도체 소자의 커패시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to prevent a structural step occurring in a region of a metal insulator metal (MIM) capacitor using a trench structure. The present invention relates to a capacitor manufacturing method of a semiconductor device to form a fast wiring and a via.

반도체 소자에서 커패시터를 형성하는 방식은 크게 PIP (poly insulator poly) 방식과 MIM (metal insulator metal) 방식이 있다.In the semiconductor device, a capacitor is largely classified into a poly insulator poly (PIP) method and a metal insulator metal (MIM) method.

MIM 방식의 커패시터는 높은 동작 속도가 요구되거나 좋은 전압 특성이 필요한 아날로그 소자에 적합하기 때문이다. 또한, 반도체 소자의 집적도가 높아짐에 따라 충분한 정전용량을 확보하기 위해 커패시터의 구조를 실린더(Cylinder), 핀(Pin), 적층(Stack) 또는 반구형 실리콘(HSG) 등의 복잡한 구조로 형성하여 전하 저장 면적을 증가시키거나, SiO2나 Si3N4에 비해 유전상수가 큰 Ta2 O5, TiO2, SrTiO3, (Ba,Sr)TiO 등의 고유전물질에 대한 연구가 활발히 진행되고 있다.MIM capacitors are suitable for analog devices that require high operating speeds or good voltage characteristics. In addition, as the degree of integration of semiconductor devices increases, the capacitor structure is formed into a complex structure such as a cylinder, a pin, a stack, or a hemispherical silicon (HSG) in order to secure sufficient capacitance. Higher dielectric materials such as Ta 2 O 5 , TiO 2 , SrTiO 3 , and (Ba, Sr) TiO, which increase the area or have a higher dielectric constant than SiO 2 or Si 3 N 4 , are being actively researched.

MIM 방식의 커패시터는 소자 집적도가 낮은 경우에는 트렌치 구조를 적용하고 집적도가 높은 반도체 소자의 경우에는 평판 구조를 적용하는데, 도 1 내지 도 3은 종래 트렌치 구조를 적용한 MIM방식의 커패시터 제조 과정을 나타낸다.The capacitor of the MIM method uses a trench structure when the device integration degree is low, and a flat plate structure when the semiconductor device has a high integration degree. FIGS. 1 to 3 illustrate a process of manufacturing a capacitor of the MIM method using the conventional trench structure.

도 1을 참조하면, 캐패티서의 하부 전극 역할을 하는 금속 배선층(1)을 반도체 기판에 형성하고, 층간 절연막(2)을 도포한다. 층간 절연막(2) 위에 감광막(도시하지 않음)을 도포하고, 트렌치 패턴을 갖는 마스크를 이용하여 감광막을 노광, 현상하여 트렌치 패턴을 감광막에 전사(transfer)한 다음, 이 감광막 패턴을 장벽층으로 하여 층간 절연막(2)을 선택 식각하여 층간 절연막(2)에 트렌치를 형성한다. 따라서, 이 트렌치에 의해 하부 금속 배선층(1)의 일부가 노출된다.Referring to FIG. 1, a metal wiring layer 1 serving as a lower electrode of a capacitor is formed on a semiconductor substrate, and an interlayer insulating film 2 is coated. Applying a photoresist film (not shown) on the interlayer insulating film 2, exposing and developing the photoresist film using a mask having a trench pattern, transferring the trench pattern to the photoresist film, and then using the photoresist pattern as a barrier layer. The interlayer insulating film 2 is selectively etched to form trenches in the interlayer insulating film 2. Therefore, a part of the lower metal wiring layer 1 is exposed by this trench.

그 다음, 커패시터의 유전막 역할을 하는 절연막(3)을 PECVD (Plasma Enhanced Chemical Vapor Deposition) 방법으로 증착한다. 절연막으로는 산화막이나 질화막을 사용할 수 있다. Next, an insulating film 3 serving as a dielectric film of the capacitor is deposited by a plasma enhanced chemical vapor deposition (PECVD) method. An oxide film or a nitride film can be used as the insulating film.

절연막(3) 위에 TiN 장벽 금속층(4)을 도포하고, 그 위에 텅스텐 금속층(5)을 형성한다.The TiN barrier metal layer 4 is applied on the insulating film 3, and the tungsten metal layer 5 is formed thereon.

그 다음 도 2에 나타낸 것처럼, CMP (Chemical Mechanical Polishing) 방법으로 표면을 연마하여 트렌치 내부에만 절연막(3), TiN 장벽 금속층(4), 텅스텐 금속층(5)이 남도록 다른 영역의 막들을 제거한다.Then, as shown in FIG. 2, the surface is polished by a chemical mechanical polishing (CMP) method to remove films in other regions such that the insulating film 3, the TiN barrier metal layer 4, and the tungsten metal layer 5 remain only inside the trench.

평탄화 공정이 끝나면, 도 3에 나타낸 것처럼 트렌치 내부의 텅스텐 금속층(5)과 연결되도록 커패시터의 상부 전극용 금속층(7)을 패턴 형성하고, 하부 금속층(1)을 외부와 전기적으로 연결하기 위한 비아(6)를 형성한 다음, 비아(6)를 통해 하부 금속층(1)과 연결되는 접속 금속층(8)을 패턴 형성한다.After the planarization process, as shown in FIG. 3, a pattern for forming the upper electrode metal layer 7 of the capacitor to be connected to the tungsten metal layer 5 inside the trench, and a via for electrically connecting the lower metal layer 1 to the outside ( 6), a patterned connection metal layer 8 connected to the lower metal layer 1 through the via 6 is formed.

도 3에서 보는 것처럼 종래 커패시터는 트렌치를 중심으로 형성되어 있고, 하부 금속층(1)과 상부 금속층(7) 사이에 절연막(3)이 배치된 MIM 구조인데, 트렌치를 중심으로 기판 표면에 단차가 크게 발생하여 상부 금속층(7)에도 단차가 생긴다.As shown in FIG. 3, a conventional capacitor is formed around a trench, and has a MIM structure in which an insulating film 3 is disposed between the lower metal layer 1 and the upper metal layer 7. And a step also occurs in the upper metal layer 7.

이처럼 MIM 커패시터 영역의 상부 금속층(7)에 단차가 존재하면, 이 금속층(7)을 지나가는 전하의 몰림 현상이 생길 수 있고, 심한 경우에는 금속층이 트렌치 구조의 단차 위에 균일하게 형성되지 못할 수도 있다. 또한, 커패시터의 상부 금속층(7)을 다른 층과 연결하는 비아(도시하지 않음)를 상부 금속층(7) 바로 위에 형성할 때, 비아가 제대로 뚫리지 못할 수도 있으며, 상부 금속층(7) 위에 형성되는 층의 패턴의 중심이 어긋나 금속 배선의 끊어짐이나 합선 현상이 생길 수도 있다. 이것은 공정 여유분(margin)을 감소시키고, 반도체 소자의 치명적인 불량을 초래할 수 있다.As such, when a step is present in the upper metal layer 7 of the MIM capacitor region, a lump of charge passing through the metal layer 7 may occur, and in severe cases, the metal layer may not be uniformly formed on the step of the trench structure. In addition, when forming a via (not shown) connecting the upper metal layer 7 of the capacitor with another layer directly above the upper metal layer 7, the via may not be properly penetrated, and the layer formed on the upper metal layer 7 The center of the pattern may be displaced and breakage of the metal wiring or short circuit may occur. This reduces process margins and can result in fatal defects of the semiconductor device.

본 발명의 목적은 트렌치 구조의 반도체 커패시터에서 단차가 최대한 생기지 않도록 하는 것이다.An object of the present invention is to minimize the step difference in the semiconductor capacitor of the trench structure.

본 발명의 다른 목적은 트렌치 구조의 MIM 커패시터에서 표면 평탄도를 높여, 이 커패시터 위에 다른 층이나 막을 안정적으로 형성하는 것이다.Another object of the present invention is to increase the surface flatness in a trench structure MIM capacitor, thereby stably forming another layer or film on the capacitor.

이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 제조 방법은, 반도체 기판에 하부 금속층을 형성하는 단계와, 하부 금속층 위에 층간 절연막을 도포하고 이 층간 절연막을 선택 식각하여 층간 절연막에 트렌치를 형성하는 단계와, 트렌치에 의해 노출된 하부 금속층과 접촉하도록 유전층을 도포하는 단계와, 유전층 위에 중간 금속층을 도포하는 단계와, 트렌치를 모두 채우며 상기 중간 금속층과 접촉하도록 절연층을 도포하고, 트렌치를 채운 부분을 제외한 나머지 영역의 절연층을 제거하는 단계와, 상기 중간 금속층이 부분적으로 개방되도록 절연층에 제1 비아를 형성하고,상기 하부 금속층이 부분적으로 개방되도록 층간 절연막에 제2 비아를 형성하는 단계와, 상기 제1 비아와 접촉하도록 상부 금속층을 패턴 형성하고, 제2 비아와 접촉하도록 접속 금속층을 형성하는 단계를 포함하며, 상기 트렌치를 채운 절연층의 상부 표면은 상기 층간 절연막의 상부 표면과 그 높이가 동일하여 종래 트렌치 구조의 MIM 커패시터에서 발생하던 단차를 보상한다.In order to achieve the above object, a method of manufacturing a capacitor of a semiconductor device according to the present invention includes forming a lower metal layer on a semiconductor substrate, applying an interlayer insulating film over the lower metal layer, and selectively etching the interlayer insulating film to form a trench in the interlayer insulating film. Applying a dielectric layer to contact the underlying metal layer exposed by the trench, applying an intermediate metal layer over the dielectric layer, applying an insulating layer to fill the trench and contacting the intermediate metal layer, and filling the trench. Removing the insulating layer in the remaining regions except for the portion, forming a first via in the insulating layer to partially open the intermediate metal layer, and forming a second via in the interlayer insulating layer to partially open the lower metal layer. And patterning an upper metal layer to contact the first via, and forming a second And forming a connection metal layer in contact with the O, the upper surface of the insulating layer filled in the trench is to compensate for the level difference that occurred in the MIM capacitor of the conventional trench structure to the same top surface and the height of the interlayer insulating film.

이하, 도면을 참조로 본 발명의 구현예에 대해 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

먼저 도 4를 참조하면, 캐패티서의 하부 전극 역할을 하는 금속 배선층(10)을 반도체 기판에 형성하고, 층간 절연막(20)을 도포한다. 층간 절연막(20) 위에 감광막(도시하지 않음)을 도포하고, 트렌치 패턴을 갖는 마스크를 이용하여 감광막을 노광, 현상하여 트렌치 패턴을 감광막에 전사(transfer)한 다음, 이 감광막 패턴을 장벽층으로 하여 층간 절연막(20)을 선택 식각하여 층간 절연막(20)에 트렌치를 형성한다. 따라서, 이 트렌치에 의해 하부 금속 배선층(10)의 일부가 노출된다. 층간 절연막(20)은 예컨대, 실렌 가스(silane gas, SiH4)를 이용하여 도핑된 CVD SiO2 막이나, 인(P)으로 도핑된 실렌 가스에 기초한 PSG (Phosphsilicate Glass) 막을 APCVD (Atmospheric Pressure Chemical Vapor Deposition), LPCVD (Low Pressure Chemical Vapor Deposition), PECVD (Plasma Enhanced Chemical Vapor Deposition) 등의 방법으로 도포될 수 있다. 이와 달리 스텝 커버리지 특성이 좋은 BSG (Borosilicate Glass)나 TEOS (tetraethylorthosilane)를 이용한 BPSG (Borophosphosilicate Glass)으로 층간 절연막(20)을 형성할 수도 있다.First, referring to FIG. 4, a metal wiring layer 10 serving as a lower electrode of a capacitor is formed on a semiconductor substrate, and an interlayer insulating film 20 is coated. Applying a photoresist film (not shown) on the interlayer insulating film 20, exposing and developing the photoresist film using a mask having a trench pattern, transferring the trench pattern to the photoresist film, and then using the photoresist pattern as a barrier layer. The interlayer insulating film 20 is selectively etched to form trenches in the interlayer insulating film 20. Therefore, a part of the lower metal wiring layer 10 is exposed by this trench. The interlayer insulating film 20 may be formed of, for example, an CVD SiO 2 film doped with silane gas (SiH 4 ) or a Phosphsilicate Glass (PSG) film based on silane gas doped with phosphorus (P). Vapor Deposition), LPCVD (Low Pressure Chemical Vapor Deposition), PECVD (Plasma Enhanced Chemical Vapor Deposition) and the like can be applied. Alternatively, the interlayer insulating film 20 may be formed of BSG (Borosilicate Glass) or Borophosphosilicate Glass (BPSG) using TEOS (tetraethylorthosilane) having good step coverage.

그 다음, 커패시터의 유전막 역할을 하는 절연막(30)을 PECVD (Plasma Enhanced Chemical Vapor Deposition) 방법으로 증착한다. 절연막(30)으로는 산화막이나 질화막을 사용할 수 있으며, 절연막(30)은 트렌치 내부에서 상기 노출된 하 부 금속 배선층(10)과 접촉된다. 절연막(30)은 예컨대 산화막(SiO2), PSG (Phosphosilicate Glass) 또는 CVD(Chemical Vapor Deposition)에 의한 Si3N4 질화막이다.Next, an insulating film 30 serving as a dielectric film of the capacitor is deposited by a plasma enhanced chemical vapor deposition (PECVD) method. An insulating film or a nitride film may be used as the insulating film 30, and the insulating film 30 is in contact with the exposed lower metal wiring layer 10 inside the trench. The insulating film 30 is, for example, an Si 3 N 4 nitride film by an oxide film (SiO 2), Phosphosilicate Glass (PSG), or chemical vapor deposition (CVD).

그 다음 절연막(30) 위에 장벽 금속층(40), 예컨대 TiN 장벽 금속층을 도포하고, 장벽 금속층(40) 위에 텅스텐 금속층(50)을 형성한다. 텅스텐은 최소선폭이 1㎛ 이하인 실리콘 집적회로에 많이 사용되는 접속 재료로서, 비저항이 5.3Ω·㎝로 낮고 열팽창 계수가 4.6·10-6/℃로 실리콘의 열팽창 계수와 비슷하다. 또한, 텅스텐은 고융점 금속이기 때문에 전자 유실 현상을 억제할 수 있고 고온 공정에 적용될 수 있는 장점이 있으며 CDV로 만들어지는 텅스텐은 스텝 커버리지(step coverage)가 좋아 진공 증착이나 스퍼터링에 의한 것보다 특성이 좋다. TiN 장벽 금속층(40)은 텅스텐을 도포할 때 발생할 수 있는 플로린(fluorine)의 공격을 막아주는 동시에 오믹 콘택(ohmic contact)을 유지시켜 주며, 티타늄(Ti)을 질소(N2) 분위기에서 PVD 또는 CVD 방식으로 도포함으로써 형성된다. A barrier metal layer 40, for example a TiN barrier metal layer, is then applied over the insulating film 30, and a tungsten metal layer 50 is formed over the barrier metal layer 40. Tungsten is a connection material commonly used in silicon integrated circuits having a minimum line width of 1 µm or less, and has a low resistivity of 5.3 Ω · cm and a thermal expansion coefficient of 4.6 · 10-6 / ° C., which is similar to that of silicon. In addition, since tungsten is a high melting point metal, it can suppress electron loss and can be applied to high temperature processes. Tungsten, which is made of CDV, has better step coverage, which is more characteristic than vacuum deposition or sputtering. good. TiN barrier metal layer 40 is at the same time to protect against attack by Florin (fluorine) that may occur when applying the tungsten It maintains the ohmic contact (ohmic contact), titanium (Ti) in a nitrogen (N 2) atmosphere PVD or It is formed by applying by CVD method.

그 다음 도 5에 나타낸 것처럼, CMP (Chemical Mechanical Polishing) 방법으로 표면을 연마하여 트렌치 내부에만 절연막(30), TiN 장벽 금속층(40), 텅스텐 금속층(50)이 남도록 하고, 층간 절연막(20) 위에 형성되어 있던 절연막(30), TiN 장벽 금속층(40), 텅스텐 금속층(50)은 제거한다.Then, as shown in FIG. 5, the surface is polished by a chemical mechanical polishing (CMP) method to leave the insulating film 30, the TiN barrier metal layer 40, and the tungsten metal layer 50 only inside the trench, and then on the interlayer insulating film 20. The formed insulating film 30, the TiN barrier metal layer 40, and the tungsten metal layer 50 are removed.

도 6을 참조하면, 트렌치 구조 위에 산화막(60)을 도포한다. 산화막(60)의 두께는 트렌치의 단차를 모두 보상할 수 있는 정도의 두께이어야 한다.Referring to FIG. 6, an oxide film 60 is coated on the trench structure. The thickness of the oxide film 60 should be such that the thickness of the trench 60 can compensate for all the steps of the trench.

그 다음 도 7에서 보는 것처럼, 산화막(60)을 예컨대 CMP 공정으로 표면 연마하여 트렌치 내부에만 산화막(60)이 남도록 다른 영역의 산화막(60)을 제거한다.Then, as shown in FIG. 7, the oxide film 60 is surface polished, for example, by a CMP process, to remove the oxide film 60 in another region so that the oxide film 60 remains only inside the trench.

이렇게 하여 형성된 산화막(60)은 트렌치를 모두 채우며 산화막(60)의 상부 표면은 층간 절연막(20)의 상부 표면과 그 높이가 일치한다.The oxide film 60 thus formed fills the trenches, and the upper surface of the oxide film 60 coincides with the upper surface of the interlayer insulating film 20.

도 8을 참조하면, 트렌치를 채우고 있는 산화막(60)에 비아(70A)를 형성한다. 비아(70A)는 반도체 소자에서 접속 구조를 구현하는 일반적인 방법으로 형성될 수 있으며, 산화막(60)에 의해 차단된 텅스텐 금속층(50)을 상부 금속층(도 9의 '80')과 연결하기 위한 것이다. 비아(70A)의 내부는 금속으로 채워진다. 비아(70A)는 트렌치 내부에 복수개 형성될 수 있다.Referring to FIG. 8, vias 70A are formed in the oxide film 60 filling the trenches. The via 70A may be formed by a general method of implementing a connection structure in a semiconductor device, and is for connecting the tungsten metal layer 50 blocked by the oxide film 60 to the upper metal layer ('80 'in FIG. 9). . The interior of via 70A is filled with metal. A plurality of vias 70A may be formed in the trench.

본 발명의 일구현예에 따르면, 비아(70A)는 하부 금속층(10)을 외부와 전기적으로 연결하기 위한 비아(70B)를 형성할 때 동시에 형성된다.According to one embodiment of the present invention, the vias 70A are formed simultaneously when forming the vias 70B for electrically connecting the lower metal layer 10 to the outside.

비아(70A, 70B)를 형성한 다음에는 제1 비아(70A)와 연결되는 상부 금속층(80)과 제2 비아(70B)와 연결되는 접속 금속층(90)을 패턴 형성한다. 상부 금속층(80)은 산화막(60)에 의해 표면 단차가 보상된 편평한 면 위에 형성되기 때문에, 종래와 같은 트렌치 단차에 의한 문제는 발생하지 아니한다.After the vias 70A and 70B are formed, the upper metal layer 80 connected to the first via 70A and the connection metal layer 90 connected to the second via 70B are patterned. Since the upper metal layer 80 is formed on a flat surface where the surface step is compensated by the oxide film 60, the problem due to the trench step as in the prior art does not occur.

이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 커패시터 제조 방법에 따르면, 트렌치 구조의 종래 MIM 커패시터에서는 필연적으로 발생하는 단차를 트렌치 내부의 절연측으로 보상함으로써 단차가 생기지 않으며, 후속 비아 및 금속 배선 공정에서 충분한 공정 마진(margin)을 확보할 수 있어서 반도체 소자의 안정 적인 동작과 신뢰성 향상에 기여할 수 있다.According to the method of manufacturing a capacitor of a semiconductor device according to the present invention as described above, in the conventional MIM capacitor of the trench structure by compensating the inevitable step to the insulating side inside the trench, the step is not generated, in the subsequent via and metal wiring process Sufficient process margin can be secured, which can contribute to stable operation and reliability of semiconductor devices.

Claims (2)

반도체 소자의 커패시터를 제조하는 방법으로서,As a method of manufacturing a capacitor of a semiconductor device, 반도체 기판에 하부 금속층을 형성하는 단계와,Forming a lower metal layer on the semiconductor substrate, 하부 금속층 위에 층간 절연막을 도포하고 이 층간 절연막을 선택 식각하여 층간 절연막에 트렌치를 형성하는 단계와,Applying an interlayer insulating film on the lower metal layer and selectively etching the interlayer insulating film to form a trench in the interlayer insulating film; 트렌치에 의해 노출된 하부 금속층과 접촉하도록 유전층을 도포하는 단계와,Applying a dielectric layer in contact with the underlying metal layer exposed by the trench, 유전층 위에 중간 금속층을 도포하는 단계와,Applying an intermediate metal layer over the dielectric layer, 트렌치를 모두 채우며 상기 중간 금속층과 접촉하도록 절연층을 도포하고, 트렌치를 채운 부분을 제외한 나머지 영역의 절연층을 제거하는 단계와,Applying an insulating layer to fill the trench and contacting the intermediate metal layer, and removing the insulating layer in the remaining region except for the portion filling the trench; 상기 중간 금속층이 부분적으로 개방되도록 절연층에 제1 비아를 형성하고,상기 하부 금속층이 부분적으로 개방되도록 층간 절연막에 제2 비아를 형성하는 단계와,Forming a first via in the insulating layer to partially open the intermediate metal layer, and forming a second via in the interlayer insulating film to partially open the lower metal layer; 상기 제1 비아와 접촉하도록 상부 금속층을 패턴 형성하고, 제2 비아와 접촉하도록 접속 금속층을 형성하는 단계를 포함하며,Patterning an upper metal layer to contact the first via, and forming a connecting metal layer to contact the second via, 상기 트렌치를 채운 절연층의 상부 표면은 상기 층간 절연막의 상부 표면과 그 높이가 동일한 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And the upper surface of the insulating layer filling the trench has the same height as the upper surface of the interlayer insulating film. 제1항에서,In claim 1, 상기 중간 금속층은 텅스텐 금속이며,The intermediate metal layer is tungsten metal, 상기 유전층을 도포한 다음에는 장벽 금속층을 유전층 위에 도포하는 단계가 추가되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And applying a barrier metal layer over the dielectric layer after applying the dielectric layer.
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