KR100583729B1 - Flash memory cell having a dual gate insulator and method of forming the same - Google Patents

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Abstract

듀얼 게이트 절연막을 갖는 플래시 메모리 셀 및 그 형성 방법을 제공한다. 이 메모리 셀은 기판 상에 수직으로 신장된 핀과, 상기 핀의 측벽 및 상부면에 형성된 게이트 절연막을 포함한다. 상기 게이트 절연막 상에 부유게이트가 형성되어 상기 핀의 측벽 및 상부면을 감싼다. 상기 부유게이트 상부에 게이트 층간유전막이 형성되고, 상기 게이트 층간유전막 상에 제어 게이트 전극이 형성되어 상기 핀의 상부를 가로지른다. 상기 게이트 절연막은 상기 핀의 측벽에 형성되는 두꺼운 절연부분(insulating portion)과 상기 핀의 상부면에 형성된 얇은 터널링부분(tunneling portion)으로 이루어진다.A flash memory cell having a dual gate insulating film and a method of forming the same are provided. The memory cell includes fins extending vertically on a substrate and gate insulating films formed on sidewalls and top surfaces of the fins. A floating gate is formed on the gate insulating layer to surround the sidewall and the top surface of the fin. A gate interlayer dielectric film is formed on the floating gate, and a control gate electrode is formed on the gate interlayer dielectric film to cross the upper portion of the fin. The gate insulating layer includes a thick insulating portion formed on the sidewall of the fin and a thin tunneling portion formed on the upper surface of the fin.

Description

듀얼 게이트 절연막을 갖는 플래시 메모리 셀 및 그 형성 방법{FLASH MEMORY CELL HAVING A DUAL GATE INSULATOR AND METHOD OF FORMING THE SAME}Flash memory cell having a dual gate insulating film and a method of forming the same {FLASH MEMORY CELL HAVING A DUAL GATE INSULATOR AND METHOD OF FORMING THE SAME}

도 1은 일반적인 낸드형 플래시 메모리 셀 스트링을 나타낸 등가회로도이다.1 is an equivalent circuit diagram illustrating a general NAND flash memory cell string.

도 2 내지 도 6은 본 발명의 바람직한 실시예를 설명하기 위한 단면도들이다.2 to 6 are cross-sectional views for describing a preferred embodiment of the present invention.

본 발명은 플래시 메모리 셀에 관한 것으로써, 더 구체적으로는 두께가 다른 부분을 포함하는 듀얼 게이트 절연막을 갖는 플래시 메모리 셀에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flash memory cells, and more particularly, to a flash memory cell having a dual gate insulating film including portions having different thicknesses.

메모리 소자의 고집적화에 따라 셀 전류가 감소하여 데이타의 판독이 어려워지는 문제가 발생된다.As the memory devices are highly integrated, a problem arises in that the cell current decreases and data is difficult to read.

도 1을 참조하면, 종래의 플래시 메모리 소자, 특히 낸드형 플래시 메모리 소자는 공통 소오스 라인(CSL)과 비트 라인(B/L) 사이에 복수개의 기억 셀이 직렬로 연결되고, 기억셀등 양측에는 공통 소오스 라인(CSL) 측에 접지 선택 트랜지스터(GSL) 비트 라인(B/L) 측에 스트링 선택 트랜지스터(GSL)가 연결된다. 데이타 판독 시 선택된 워드라인(Sel W/L)에는 0 볼트가 인가되고, 나머지 비선택 워드라인(Pass W/L)에는 읽기 전압이 약 5 볼트 정도 인가된다. 이 때, 비선택 워드라인(Pass W/L)에 연결된 트랜지스터들은 모두 턴-온이 되고, 선택 워드라인(Sel W/L)의 저장된 정보에 따라 '0' 또는 '1'의 논리값이 판독될 수 있다. 그러나, 선택 워드라인(Sel W/L)과 공통 소오스 라인(CSL) 사이에 연결된 트랜지스터에서 전압 강하가 발생하여 공통 소오스 라인(CSL)의 접지 전압이 선택 워드라인(Sel W/L)에 그대로 전달되지 못하고 소오스 전압이 상승하게 되는데, 이로 인한 플로팅 바디효과에 의해 문턱전압이 상승하여 센싱 전류의 약화로 인한 데이타의 판독이 어려워 지는 문제가 발생할 수 있다. 이러한 문제는 특히, 공통 소오스 라인(CSL)으로 부터 멀리 떨어져 있는 셀 트랜지스터에서 발생할 가능성이 높다.Referring to FIG. 1, in a conventional flash memory device, particularly a NAND flash memory device, a plurality of memory cells are connected in series between a common source line CSL and a bit line B / L. The string select transistor GSL is connected to the ground select transistor GSL bit line B / L at the common source line CSL. When reading data, 0 volt is applied to the selected word line (Sel W / L), and a read voltage is applied to about 5 volts to the remaining unselected word line (Pass W / L). At this time, the transistors connected to the non-selection word line Pass W / L are all turned on, and a logic value of '0' or '1' is read according to the stored information of the selection word line Sel W / L. Can be. However, a voltage drop occurs in the transistor connected between the select word line Sel W / L and the common source line CSL, so that the ground voltage of the common source line CSL is transferred to the select word line Sel W / L as it is. As a result, the source voltage is increased and the threshold voltage is increased due to the floating body effect, thereby making it difficult to read data due to the weakening of the sensing current. This problem is particularly likely in cell transistors that are far from the common source line (CSL).

고집화된 셀 트랜지스터의 센싱 전류 감소를 개선하기 위한 목적으로 단위면적당 채널 폭을 증가시킬 수 있는 구조를 가지는 핀형 전계효과 트랜지스터를 플래시 메모리 소자의 셀 트랜지스터에 도입하는 기술들이 제안되고 있다. 그러나, 통상적으로 (100) 기판을 사용하는 핀 전계효과 트랜지스터의 핀 측벽은 표면 결함 밀도가 높은 (110)면이기 때문에 게이트 절연막의 결함 밀도가 높다. 따라서, 핀 측벽의 게이트 절연막을 통한 터널링이 이루어지는 경우 내구성(endurance)이 낮아지고, 이 면을 통하여 전하의 누설이 발생되어 데이타 유지특성(data retention) 또한 낮아지는 문제를 유발할 수 있다.In order to improve the sensing current reduction of highly integrated cell transistors, techniques for introducing a fin type field effect transistor having a structure capable of increasing a channel width per unit area to a cell transistor of a flash memory device have been proposed. However, since the fin sidewall of the fin field effect transistor using the (100) substrate is a (110) plane having a high surface defect density, the defect density of the gate insulating film is high. Therefore, when tunneling is performed through the gate insulating layer of the fin sidewall, endurance is lowered, and leakage of charge is generated through this surface, which may cause a problem of lowering data retention.

본 발명이 이루고자 하는 기술적 과제는 셀 전류를 증가시킬 수 있는 핀 전계효과 트랜지스터를 적용함에 있어서 내구성 및 데이타 유지특성을 향상시킬 수 있는 플래시 메모리 셀을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a flash memory cell capable of improving durability and data retention in applying a fin field effect transistor capable of increasing cell current.

상기 기술적 과제를 달성하기 위하여 본 발명은 듀얼 게이트 절연막을 가지는 플래시 메모리 셀을 제공한다. 이 메모리 셀은 기판 상에 수직으로 신장된 핀과, 상기 핀의 측벽 및 상부면에 형성된 게이트 절연막을 포함한다. 상기 게이트 절연막 상에 부유게이트가 형성되어 상기 핀의 측벽 및 상부면을 감싼다. 상기 부유게이트 상부에 게이트 층간유전막이 형성되고, 상기 게이트 층간유전막 상에 제어 게이트 전극이 형성되어 상기 핀의 상부를 가로지른다. 상기 게이트 절연막은 상기 핀의 측벽에 형성되는 두꺼운 절연부분(insulating portion)과 상기 핀의 상부면에 형성된 얇은 터널링부분(tunneling portion)으로 이루어진다.In order to achieve the above technical problem, the present invention provides a flash memory cell having a dual gate insulating film. The memory cell includes fins extending vertically on a substrate and gate insulating films formed on sidewalls and top surfaces of the fins. A floating gate is formed on the gate insulating layer to surround the sidewall and the top surface of the fin. A gate interlayer dielectric film is formed on the floating gate, and a control gate electrode is formed on the gate interlayer dielectric film to cross the upper portion of the fin. The gate insulating layer includes a thick insulating portion formed on the sidewall of the fin and a thin tunneling portion formed on the upper surface of the fin.

상기 기술적 과제를 달성하기 위하여 본 발명은 듀얼 게이트 절연막을 가지는 플래시 메모리 셀의 형성 방법을 제공한다. 이 방법은 기판에 수직으로 신장된 핀을 형성하는 것을 포함한다. 상기 핀의 측벽 및 상부면에 게이트 절연막을 형성한다. 상기 핀의 측벽에는 두꺼운 절연막을, 상기 핀의 상부면에는 얇은 절연막을 형성한다. 상기 게이트 절연막 상에 핀의 측벽 및 상부면을 감싸는 부유게이트를 형성한다. 상기 부유게이트 상에 게이트 층간유전막을 형성한다. 상기 게이트 층간유전막 상에 상기 핀의 상부를 가로지르는 제어게이트 전극을 형성한다.In order to achieve the above technical problem, the present invention provides a method of forming a flash memory cell having a dual gate insulating film. The method includes forming a fin that extends perpendicular to the substrate. A gate insulating film is formed on the sidewalls and the top surface of the fin. A thick insulating film is formed on the sidewalls of the fin, and a thin insulating film is formed on the upper surface of the fin. A floating gate is formed on the gate insulating layer to surround the sidewalls and the upper surface of the fin. A gate interlayer dielectric film is formed on the floating gate. A control gate electrode is formed on the gate interlayer dielectric to cross the upper portion of the fin.

이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태 로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.

도 2 내지 도 6은 본 발명의 바람직한 실시예를 설명하기 위한 단면도들이다.2 to 6 are cross-sectional views for describing a preferred embodiment of the present invention.

도 2를 참조하면, 반도체 기판(10) 상에 버퍼 산화막(12)을 형성하고 상기 버퍼 산화막(12) 상에 핀을 획정하기 위한 하드마스크 패턴(14)을 형성한다. 상기 하드마스크 패턴(14)은 실리콘 질화막으로 형성할 수 있다. 상기 반도체 기판(10)은 실리콘 벌크 기판이거나 Silicon on isulator(SOI) 기판, Silicon Germanium on insulator(SGOI)기판, Germanium on insulator(GOI)기판 가운데 선택된 하나일 수 있다. 상기 반도체 기판(10)은 (100)의 결정면을 가지는 기판이다.Referring to FIG. 2, a buffer oxide film 12 is formed on a semiconductor substrate 10, and a hard mask pattern 14 for defining fins is formed on the buffer oxide film 12. The hard mask pattern 14 may be formed of a silicon nitride film. The semiconductor substrate 10 may be a silicon bulk substrate, a silicon on isulator (SOI) substrate, a silicon germanium on insulator (SGOI) substrate, or a germanium on insulator (GOI) substrate. The semiconductor substrate 10 is a substrate having a crystal plane of (100).

도 3을 참조하면, 상기 하드마스크 패턴(14)을 식각마스크로 사용하여 상기 버퍼 산화막(12) 및 상기 반도체 기판(10)을 패터닝하여 수직으로 신장된 핀(16)을 형성한다. 상기 핀의 측벽에 측벽 산화막(18)을 형성한다. 이 때, 상기 핀(16)의 상부모서리를 라운드 처리하기 위하여 상기 측벽 산화막(18)은 라디칼 산화방법을 이용하여 형성할 수 있다. 상기 핀 상단의 측벽 산화막(18)은 이후 제거될 산화막으로써, 핀의 식각손상을 큐어링하고 모서리의 라운드 처리를 위해 사용되는 희생 산화막으로 볼 수 있다. 사기 핀(16)의 상부면은 기판면과 동일한 (100)의 결정면을 가지고, 핀(16)의 측벽은 (110)의 결정면을 가지게된다.Referring to FIG. 3, the buffer oxide layer 12 and the semiconductor substrate 10 are patterned using the hard mask pattern 14 as an etch mask to form fins 16 extending vertically. A sidewall oxide film 18 is formed on the sidewalls of the fins. In this case, in order to round the upper edge of the fin 16, the sidewall oxide layer 18 may be formed using a radical oxidation method. The sidewall oxide layer 18 on the top of the fin is an oxide layer to be removed later, and may be viewed as a sacrificial oxide layer used to cure the etch damage of the fin and to round the corners. The top surface of the fraud fin 16 has a crystal plane of 100 that is the same as the substrate surface, and the sidewalls of the fin 16 have a crystal plane of 110.

상기 측벽 산화막(18)은 예컨대 라디칼 습식 산화방식으로 형성할 수 있다. 상기 측벽 산화막(18)이 형성된 기판의 전면에 라이너막(20)을 콘포말하게 형성한다. 상기 라이너막(20)은 실리콘질화막으로 형성할 수 있다.The sidewall oxide film 18 may be formed by, for example, a radical wet oxidation method. The liner film 20 is conformally formed on the entire surface of the substrate on which the sidewall oxide film 18 is formed. The liner layer 20 may be formed of a silicon nitride layer.

도 4를 참조하면, 상기 라이너막(20)이 형성된 기판의 전면에 절연막을 형성하고, 상기 절연막을 리세스시키어 상기 핀(16)의 상부 측벽을 노출시킨다. 계속해서, 상기 라이너막(20)과 상기 하드마스크 패턴(14)을 습식식각법에 의해 제거하여 상기 버퍼 산화막(12) 및 상기 측벽 산화막(18)을 노출시킨다. 상기 노출된 산화막들은 1000:1 희석 HF용액을 이용하여 제거한다. 결과적으로 도시된 것과 같이, 상부모서리가 라운드 처리된 핀(16)이 리세스된 절연막 상부로 신장되어 노출된다. 상기 리세스된 절연막은 소자분리막에 해당한다.Referring to FIG. 4, an insulating film is formed on the entire surface of the substrate on which the liner film 20 is formed, and the insulating film is recessed to expose the upper sidewall of the fin 16. Subsequently, the liner layer 20 and the hard mask pattern 14 are removed by a wet etching method to expose the buffer oxide layer 12 and the sidewall oxide layer 18. The exposed oxide films are removed using a 1000: 1 dilute HF solution. As a result, as shown in the figure, the rounded fins 16 are extended and exposed over the recessed insulating film. The recessed insulating layer corresponds to an isolation layer.

도 5를 참조하면, 상기 핀(16)의 상부면은 (100)의 결정면을 가지고, 상기 핀(16)의 측벽은 (110)인 결정면을 가진다. (110)면은 (100) 면에 비하여 면밀도가 높다. 따라서, 상기 핀(16)의 표면을 열산화시킬 때 상기 핀(16)의 측벽에 더 두꺼운 산화막이 형성되고, 상기 핀(16)의 상부면에는 얇은 산화막이 형성될 수 있다. 이를 적용하여, 상기 핀(16)의 상부면에는 터널링이 가능한 제1 두께(t1)를 가지는 터널링 부분을 형성하고, 상기 핀(16)의 측벽에는 터널링이 억제되고 절연성이 높은 제2 두께(t1)를 가지는 절연부분을 형성한다. 이들의 두께에 따라 소자 동작시 게이트 전압이 결정될 수 있다. 반대로 소자 동작시 게이트 전압에 따라 이들의 두 께를 결정할 수도 있을 것이다.Referring to FIG. 5, the upper surface of the fin 16 has a crystal plane of (100), and the sidewall of the fin 16 has a crystal plane of (110). The (110) plane has a higher surface density than the (100) plane. Therefore, when the surface of the fin 16 is thermally oxidized, a thicker oxide film may be formed on the sidewall of the fin 16, and a thin oxide film may be formed on the upper surface of the fin 16. By applying this, a tunneling portion having a first thickness t1 that is tunnelable is formed on an upper surface of the fin 16, and a second thickness t1 having high insulating property is suppressed on the sidewall of the fin 16. To form an insulating portion having The gate voltage may be determined when the device operates according to the thickness thereof. Conversely, their thickness may be determined by the gate voltage during device operation.

도 6을 참조하면, 상기 게이트 절연막(24)이 형성된 기판 상에 도전막을 콘포말하게 형성하고, 상기 도전막을 식각 분리하여 부유게이트패턴을 형성한다. 상기 도전막은 비정질 실리콘 또는 폴리실리콘 등으로 형성할 수 있다. 또한, 일정한 농도로 불순물을 도우핑하여 도전성을 띄도록 하는 것이 필요하다. 계속해서, 상기 기판의 전면에 게이트 층간유전막(28)을 콘포말하게 형성하고, 상기 게이트 층간유전막(28) 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 제어게이트 전극(30)을 형성한다. 상기 제어 게이트 전극(30)은 상기 핀의 상부 및 측벽을 감싸며 콘포말하게 형성될 수도 있을 것이나 필요에 따라 부유게이트 패턴들 사이의 간격보다 두꺼운 도전막을 형성함으로써 핀들 사이의 갭을 완전히 채울 수도 있다.Referring to FIG. 6, a conductive film is conformally formed on a substrate on which the gate insulating film 24 is formed, and the conductive film is etched away to form a floating gate pattern. The conductive film may be formed of amorphous silicon, polysilicon, or the like. In addition, it is necessary to dope the impurities at a constant concentration to make it conductive. Subsequently, a gate interlayer dielectric film 28 is conformally formed on the entire surface of the substrate, a conductive film is formed on the gate interlayer dielectric film 28, and the control film is patterned to form a control gate electrode 30. The control gate electrode 30 may be conformally formed to surround the upper and sidewalls of the fin, but may fill the gap between the fins by forming a conductive film thicker than the gap between the floating gate patterns as necessary.

상기 제어 게이트 전극(30)에 자기정렬되도록 상기 게이트 층간유전막(28) 및 상기 부유게이트 패턴을 식각하여 상기 제어 게이트 전극(30) 하부에 자기정렬된 부유게이트(26)를 형성할 수 있다.The gate interlayer dielectric layer 28 and the floating gate pattern may be etched to self-align the control gate electrode 30 to form a self-aligned floating gate 26 under the control gate electrode 30.

결과적으로 도 6을 참조하면, 이 메모리 셀은 기판 상에 수직으로 신장된 복수개의 핀(16)과 이들 사이에 형성된 소자분리막을 포함한다.상기 소자분리막은 내벽에 콘포말하게 형성된 측벽 산화막(18) 및 라이너막(20)을 포함하고, 상기 라이너막에 의해 정의되는 영역에 채워진 절연막 패턴(22)을 포함한다. 상기 소자분리막의 상부면으로 부터 상기 핀(16)의 상부가 돌출되어 있고, 상기 돌출된 핀(16)의 표면에 게이트 절연막(24)이 형성되어 있다. 상기 게이트 절연막(24)은 상기 핀(16)의 측벽에는 두껍게 형성되고, 상기 핀(16)의 상부면에는 얇게 형성된다. 즉, 상기 핀(16)의 상부면에는 프로그램 전압에서 터널링이 일어나는 제1 두께의 터널링 부분이 형성되고, 상기 핀(16)의 측벽에는 프로그램 전압에서 터널링이 일어나지 않는 절연부분이 형성된다. 상기 핀(16)의 상부모서리는 라운드 처리되어 있다. 라운드 처리된 모서리는 전계의 집중을 방지하여 비정상적인 턴널링 또는 트랜지스터의 턴-온을 방지하는 역할을 한다.As a result, referring to FIG. 6, the memory cell includes a plurality of fins 16 extending vertically on a substrate and an isolation layer formed therebetween. The isolation layer includes a sidewall oxide film 18 conformally formed on an inner wall thereof. ) And a liner layer 20, and an insulating layer pattern 22 filled in a region defined by the liner layer. An upper portion of the fin 16 protrudes from an upper surface of the device isolation layer, and a gate insulating layer 24 is formed on a surface of the protruding fin 16. The gate insulating layer 24 is thickly formed on the sidewall of the fin 16 and thinly formed on the upper surface of the fin 16. That is, a tunneling portion having a first thickness in which tunneling occurs at a program voltage is formed on an upper surface of the fin 16, and an insulating portion in which tunneling does not occur at a program voltage is formed on the sidewall of the fin 16. The upper edge of the pin 16 is rounded. Rounded edges prevent the concentration of the electric field, preventing abnormal tunneling or turn-on of the transistors.

상기 핀(16)의 상부를 가로질러 제어 게이트 전극(30)이 배치되고, 상기 제어 게이트 전극(30)과 상기 게이트 절연막(24) 사이에 부유게이트(26)가 개재된다. 상기 부유게이트(26)와 상기 제어 게이트 전극(30) 사이에는 게이트 층간유전막(28)이 개재되어 있다. 상기 부유게이트(26)는 상기 제어 게이트 전극(30)에 자기정렬되어 형성될 수 있고, 자기 정렬된 부유게이트의 양측의 핀에 각각 소오스/드레인이 형성된다.A control gate electrode 30 is disposed across the upper portion of the fin 16, and a floating gate 26 is interposed between the control gate electrode 30 and the gate insulating layer 24. A gate interlayer dielectric film 28 is interposed between the floating gate 26 and the control gate electrode 30. The floating gate 26 may be formed to be self-aligned to the control gate electrode 30, and sources / drains are formed at the fins on both sides of the self-aligned floating gate, respectively.

상술한 것과 같이 본 발명에 따르면, 셀 전류를 증가시키기 위하여 도입된 핀 전계효과 트랜지스터를 이용한 플래시 메모리 셀에서 표면 결함 밀도가 낮은 핀의 상부면을 통하여 터널링이 이루어지도록 하기 위하여 핀의 상부면에는 얇은 절연막을 형성하고, 핀의 측벽에는 두꺼운 절연막을 형성함으로써 턴널링은 결함 밀도가 낮은 상부면을 통하여 수행되고, 센싱 시에는 핀의 측벽을 통하여 셀 전류를 확보할 수 있다.As described above, according to the present invention, in a flash memory cell using a fin field effect transistor introduced to increase cell current, a thin surface is formed on the upper surface of the fin so that tunneling is performed through the upper surface of the fin having a low surface defect density. By forming an insulating film and forming a thick insulating film on the sidewall of the fin, tunneling is performed through an upper surface having a low defect density, and when sensing, a cell current can be secured through the sidewall of the fin.

그 결과, 핀의 측벽에 형성된 절연막을 통하여 전하가 누설되거나, 전하가 트랩되는 것을 방지하면서, 핀 상부면에 형성된 품질이 우수한 절연막을 통하여 터 널링을 실시할 수 있기 때문에 고집화에 따른 셀 전류의 감소를 방지할 수 있고, 핀 전계효과 트랜지스터의 도입으로 인한 내구성 및 데이타유지특성이 저하되는 것 또한 방지할 수 있다.As a result, it is possible to tunnel through a high quality insulating film formed on the upper surface of the fin while preventing charge from leaking or trapping the charge through the insulating film formed on the sidewall of the fin. The reduction can be prevented, and the degradation of durability and data retention characteristics due to the introduction of the fin field effect transistor can also be prevented.

또한, 핀의 상부모서리를 라운드처리함으로써 이 부분을 통한 비정상적인 터널링이나 트랜지스터의 턴-온을 방지할 수도 있다.It is also possible to round the upper edge of the pin to prevent abnormal tunneling or turn-on of the transistor through this portion.

Claims (6)

기판 상에 수직으로 신장된 핀;A pin extending vertically on the substrate; 상기 핀의 측벽 및 상부면에 형성된 게이트 절연막;A gate insulating film formed on the sidewalls and the upper surface of the fin; 상기 게이트 절연막 상에 형성되어 상기 핀의 측벽 및 상부면을 감싸는 부유게이트;A floating gate formed on the gate insulating layer and surrounding the sidewalls and the upper surface of the fin; 상기 부유게이트 상부에 형성된 게이트 층간유전막;및A gate interlayer dielectric film formed on the floating gate; and 상기 게이트 층간유전막 상에 형성되어 상기 핀의 상부를 가로지르는 제어 게이트 전극을 포함하되,A control gate electrode formed on the gate interlayer dielectric film and crossing the upper portion of the fin, 상기 게이트 절연막은 상기 핀의 측벽에 형성되는 두꺼운 절연부분(insulating portion)과 상기 핀의 상부면에 형성된 얇은 터널링부분(tunneling portion)으로 이루어진 것을 특징으로 하는 플래시 메모리 셀.And the gate insulating layer includes a thick insulating portion formed on a sidewall of the fin and a thin tunneling portion formed on an upper surface of the fin. 제 1 항에 있어서,The method of claim 1, 상기 핀의 상부 모서리는 라운드 처리된 것을 특징으로 하는 플래시 메모리 셀.And the upper edge of the pin is rounded. 제 1 항에 있어서,The method of claim 1, 상기 핀의 측벽 하단을 덮는 소자분리막을 더 포함하되,Further comprising a device isolation layer for covering the lower sidewall of the pin, 상기 게이트 절연막, 상기 부유게이트, 상기 게이트 층간유전막 및 상기 제어게이트 전극은 상기 소자분리막 상부에 형성되는 것을 특징으로 하는 플래시 메모리 셀.And the gate insulating layer, the floating gate, the gate interlayer dielectric layer, and the control gate electrode are formed on the device isolation layer. 기판에 수직으로 신장된 핀을 형성하는 단계;Forming fins elongated perpendicular to the substrate; 상기 핀의 측벽 및 상부면에 게이트 절연막을 형성하되, 상기 핀의 측벽에는 두꺼운 절연막을, 상기 핀의 상부면에는 얇은 절연막을 형성하는 단계;Forming a gate insulating film on the sidewalls and the upper surface of the fin, wherein a thick insulating film is formed on the sidewall of the fin, and a thin insulating film is formed on the upper surface of the fin; 상기 게이트 절연막 상에 핀의 측벽 및 상부면을 감싸는 부유게이트를 형성하는 단계;Forming a floating gate surrounding the sidewalls and the upper surface of the fin on the gate insulating layer; 상기 부유게이트 상에 게이트 층간유전막을 형성하는 단계;및Forming a gate interlayer dielectric film on the floating gate; and 상기 게이트 층간유전막 상에 상기 핀의 상부를 가로지르는 제어게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 셀의 형성방법.Forming a control gate electrode across the upper portion of the fin on the gate interlayer dielectric layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 핀을 형성한 후 라디칼 산화공정을 적용하여 상기 핀의 표면에 희생산화막을 형성하면서 상기 핀의 상부모서리를 라운드 처리하는 단계;및Forming a sacrificial oxide film on the surface of the fin by applying a radical oxidation process after forming the fin, and rounding the upper edge of the fin; and 상기 희생산화막을 제거하는 단계를 더 포함하는 플래시 메모리 셀의 형성방법.And removing the sacrificial oxide film. 제 4 항에 있어서,The method of claim 4, wherein 상기 핀을 형성하는 단계에서,In the step of forming the pin, 상기 핀의 측벽은 (110)결정면을 가지고, 상기 핀의 상부면은 (100)결정면을 가지도록 형성하는 것을 특징으로 하는 플래시 메모리 셀의 형성 방법.And the sidewall of the fin has a (110) crystal surface and the upper surface of the fin has a (100) crystal surface.
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