KR100580794B1 - 반도체 소자의 콘택 홀 형성 방법 - Google Patents
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Abstract
본 발명은 듀얼 다마신 공정으로 콘택 홀을 형성할 때 PET 공정을 추가하여 콘택 홀의 특성 및 신뢰성을 향상시키는 콘택 홀 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 콘택 홀 형성 방법은 소정의 소자가 형성된 기판상에 질화막 및 층간 절연막을 형성하는 단계; 상기 층간 절연막 상부에 제1패턴을 형성하고, 상기 제1패턴을 이용하여 비아 홀을 형성하는 단계; 상기 기판을 제1애싱 처리하는 단계; 상기 층간 절연막 상부에 제2패턴을 형성하고 상기 제2패턴을 이용하여 트렌치를 형성하는 단계; 상기 기판을 PET 처리하는 단계; 상기 기판을 제2애싱 처리한 후, 비아 홀에 의해 노출된 질화막을 식각하는 단계; 및 상기 기판을 습식 클리닝하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 콘택 홀 형성 방법은 습식 클리닝이나 추가적인 공정 단계없이 트렌치 형성시 PET 처리만을 추가하여 소자의 특성을 극대화 할 수 있는 효과가 있다.
듀얼 다마신, 콘택 홀, PET
Description
도 1a 내지 도 1d는 종래기술에 의한 콘택 홀 형성 방법의 공정 단면도.
도 2a 내지 도 2d는 본 발명에 의한 콘택 홀 형성 방법의 공정 단면도.
본 발명은 반도체 소자의 콘택 홀 형성 방법에 관한 것으로, 보다 자세하게는 콘택 홀의 트렌치를 형성하는 단계 이후 PET(Post Etching Treatment, 이하 PET) 처리를 추가하여 잔류 폴리머를 완전히 제거하는 콘택 홀 형성 방법에 관한 것이다.
최근 반도체 소자, 특히 메모리 소자를 제조하는 데 있어서, 그 디자인 룰이 점점 감소함에 따라 작은 폭과 큰 깊이를 갖는 콘택 홀을 형성하는 것이 요구된다. 일반적으로 메모리 반도체 소자를 제조하는 데 있어서, 반도체 기판의 표면을 노출시키는 직접 콘택(direct contact), 게이트 전극의 상부를 노출시키는 워드 라인 콘택, 비트 라인 콘택 및 플레이트 전극 콘택 등을 형성시키기 위한 콘택 홀들이 중간 제조 단계에서 형성되어야 한다. 이와 같은 여러 종류의 콘택 홀들은 그 깊이가 서로 다르며, 식각하여야 할 막질들도 서로 다르다.
그런데 다양한 깊이와 다양한 식각 막질을 갖는 콘택 홀들을 서로 다른 공정으로 형성하는 것은 매우 번거로운 일이며, 소자의 제조 비용도 증가시키는 요인이 될 수 있다. 따라서 상기와 같은 콘택 홀들은 하나의 공정으로 형성하는 것이 바람직하지만, 이 경우에는 적절한 식각률, 선택비 및 수직 프로파일이 요구된다. 상기 식각률은 식각이 이루어지는 속도에 관한 것이고, 선택비는 식각하고자 하는 막과 식각이 종료되어야 할 하부막 사이의 식각률의 차이에 관한 것이며, 그리고 수직 프로파일은 식각에 의해 형성된 콘택 홀의 바닥에서의 폭에 관한 것이다. 그런데 RIE를 이용하여 상기 콘택 홀들을 형성하기 위하여 종래에 사용되던 가스들, 예컨대 CF4 가스를 식각 가스로써 플라즈마 식각 공정을 수행하는 경우에는 식각률과 선택비, 또는 선택비와 수직 프로파일이 상충(trade-off) 관계를 나타낸다는 문제가 있다. 예를 들면 실리콘 산화막을 식각하는 데 사용되는 가스로는 주로 불소(F) 기가 포함된 가스이다. 그런데 이 불소 기가 많을수록 식각률이 증가하고 수직 프로파일은 향상되지만 선택비는 감소된다.
도 1a 내지 도 1d는 종래 기술에 의한 듀얼 다마신 공정에 의한 콘택 홀 형성 방법의 공정 단면도이다.
먼저, 도 1a는 구리와 같은 하부 배선(11)이 형성된 기판상에 질화막(12) 및 층간 절연막(13)을 형성한 후, 콘택 홀의 비아 홀을 형성하기 위한 제1패턴(14)을 형성한다. 그리고 상기 패턴을 이용하여 상기 층간 절연막을 제1RIE(Reactive Ion Etch, 이하 RIE)공정으로 비아 홀(15)을 형성한다.
다음, 도 1b는 상기 제1패턴을 제거하고 상기 제1RIE 공정에 의해 발생된 폴리머(Polymer)(16a)를 제거하기 위해 애싱 공정을 진행하여 기판을 세정한다.
다음, 도 1c는 상기 비아 홀이 형성된 기판상에 트렌치 형성을 위한 제2패턴(17)을 형성한다. 이어서 상기 제2패턴을 이용하여 상기 층간 절연막을 제2RIE 공정으로 식각하여 트렌치(18)를 형성한다. 이때 상기 제2RIE 공정으로 폴리머(16b)가 형성된다.
다음, 도 1d는 상기 트렌치 형성 후 애싱 공정으로 기판을 세정하고 상기 질화막을 식각(19)하여 하부 배선을 노출시키고, 습식 세정을 실시하여 기판을 세정한다.
그러나, 상기와 같은 종래의 콘택 홀 형성 방법은 애싱 공정으로 폴리머를 제거하는데, 애싱 공정으로 제거되지 않은 폴리머 및 질화막 식각후 발생된 잔류 질화막이 하부 배선의 거칠기 및 콘택 저항을 악화시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 트렌치를 형성한 후 PET 처리 공정만을 추가하여 콘택 홀을 형성함으로써 소자의 특성을 극대화 할 수 있는 콘택 홀 형성 방법을 제공함에 본 발명의 목적이 있 다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 질화막 및 층간 절연막을 형성하는 단계; 상기 층간 절연막 상부에 제1패턴을 형성하고, 상기 제1패턴을 이용하여 비아 홀을 형성하는 단계; 상기 기판을 제1애싱 처리하는 단계; 상기 층간 절연막 상부에 제2패턴을 형성하고 상기 제2패턴을 이용하여 트렌치를 형성하는 단계; 상기 기판을 PET 처리하는 단계; 상기 기판을 제2애싱 처리한 후, 비아 홀에 의해 노출된 질화막을 식각하는 단계; 및 상기 기판을 습식 클리닝하는 단계를 포함하여 이루어진 반도체 소자의 콘택 홀 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 의한 듀얼 다마신 공정에 의한 콘택 홀 형성 방법의 공정 단면도이다.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 질화막 및 층간 절연막을 형성하고, 상기 층간 절연막 상부에 제1패턴을 형성하고, 상기 제1패턴을 이용하여 비아 홀을 형성하는 단계이다. 도에서 보는 바와 같이 구리와 같은 도전체로 형성된 하부 배선(21)이 형성된 기판상에 질화막(22) 및 층간 절연막(23)을 형성한 후, 콘택 홀의 비아 홀을 형성하기 위한 제1패턴(24)을 형성한다. 그리고 상기 제1패턴을 이용하여 상기 층간 절연막을 제1RIE(Reactive Ion Etch, 이하 RIE)공정으로 식각하여 비아 홀(25)을 형성한다. 이때 상기 질화막은 실리콘 질화막(SiN)이 바람직하고, 상기 층간 절연막은 BSG(Borosilicate Glass, 이하 BSG), FSG(Fluorinated Silica Glass, 이하 FSG), PSG(Phospho-Silicate Glass, 이하 PSG) 및 BPSG(Boron Phosphorus Spin-On-Glass, 이하 BPSG)와 같은 산화막으로 형성하는 것이 바람직하다.
다음, 도 2b는 상기 기판을 제1애싱 처리하는 단계이다. 도에서 보는 바와 같이 상기 제1패턴을 제거하고 상기 제1RIE 공정에 의해 발생된 폴리머(26a)를 제거하기 위해 제1애싱 공정을 진행하여 기판을 세정한다. 그러나 상기 제1애싱 공정으로는 비아 홀 내부의 발생된 폴리머를 완전히 제거하지 못한다. 이는 상기 형성된 비아 홀의 애스팩트 비율(aspect ratio)이 크기 때문에 비아 홀의 폴리머를 완전히 제거하기가 어렵게 된다. 상기 애싱 공정은 건식식각, 습식식각이나 이온주입 등에 의해 굳어진 포토레지스트 패턴을 건식 제거 또는 습식 제거 공정으로 제거하는 공정이다.
다음, 도 2c는 상기 층간 절연막 상부에 제2패턴을 형성하고 상기 제2패턴을 이용하여 트렌치를 형성하고, 상기 기판을 PET 처리하는 단계이다. 도에서 보는 바와 같이 상기 비아 홀이 형성된 기판상에 트렌치 형성을 위한 제2패턴(27)을 형성한다. 이어서 상기 제2패턴을 이용하여 상기 층간 절연막를 제2RIE 공정으로 식각하여 트렌치(28)를 형성한다. 이때 상기 잔류 폴리머를 완전히 제거하기 위해 PET 처리(29)를 한다. 상기 PET 처리는 산소 및 플라즈마를 이용하여 상기 폴리머를 제 거하지만 상기 층간 절연막의 프로파일에는 전혀 영향을 미치지 않는다. 이는 상기 PET 처리가 상기 층간 절연막을 전혀 식각하지 않기 때문이다.
다음, 도 2d는 상기 기판을 애싱 처리한 후, 비아 홀에 의해 노출된 질화막을 식각하고 상기 기판을 습식 클리닝하는 단계이다. 도에서 보는 바와 같이 상기 트렌치를 형성한 후 애싱 공정으로 기판을 세정하고, 상기 질화막을 식각(30)하여 하부 배선을 노출시키고, 습식 세정을 실시하여 기판을 세정한다. 이와 같은 방법으로 상기 기판상에 콘택 홀을 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 콘택 홀 형성 방법은 트렌치를 형성한 후 PET 처리 공정만을 추가하여 콘택 홀을 형성함으로써 소자의 특성을 극대화 할 수 있는 효과가 있다.
Claims (3)
- 반도체 소자의 콘택 홀 형성 방법에 있어서,소정의 소자가 형성된 기판상에 질화막 및 층간 절연막을 형성하는 단계;상기 층간 절연막 상부에 제1패턴을 형성하고, 상기 제1패턴을 이용하여 제1RIE 공정으로 비아 홀을 형성하는 단계;상기 기판을 건식 또는 습식 공정으로 제1애싱 처리하는 단계;상기 층간 절연막 상부에 제2패턴을 형성하고 상기 제2패턴을 이용하여 제2REI 공정으로 트렌치를 형성하는 단계;상기 기판을 PET 처리하는 단계;상기 기판을 제2애싱 처리한 후, 비아 홀에 의해 노출된 질화막을 식각하는 단계; 및상기 기판을 습식 클리닝하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1항에 있어서,상기 층간 절연막은 BSG, FSG, PSG 또는 BPSG임을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1항에 있어서,상기 PET 처리는 산소 및 플라즈마를 이용하여 처리하는 공정으로 상기 층간 절연막의 프로파일에는 영향을 주지 않음을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
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