KR100579181B1 - Method for forming self-align pattern using half-develop - Google Patents

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Abstract

본 발명은 하프-디벨로프공정을 이용하여 원하는 패턴을 셀프얼라인방식으로 형성할 수 있는 패턴형성방법에 관한 것이다.The present invention relates to a pattern formation method capable of forming a desired pattern in a self-aligned manner using a half-development process.

본 발명의 하프-디벨로프를 이용한 셀프얼라인 패턴형성방법은 소정의 단차를 갖는 기판을 제공하는 단계와; 상기 기판상의 단차가 없는 부분에 트렌치를 구비한 절연막을 형성하는 단계와; 상기 트렌치를 포함한 기판상에 패터닝될 박막을 형성하는 단계와; 상기 박막상에 평탄화막을 형성하는 단계와; 상기 평탄화막을 하프-디벨로프시켜 트렌치내에만 남겨두는 단계와; 상기 남아있는 평탄화막을 마스크로 하여 상기 박막을 패터닝하는 단계를 포함한다.Self-aligned pattern forming method using a half-development of the present invention comprises the steps of providing a substrate having a predetermined step; Forming an insulating film having a trench in a portion where there is no step on the substrate; Forming a thin film to be patterned on a substrate including the trench; Forming a planarization film on the thin film; Half-developing the planarization film leaving only in the trench; Patterning the thin film using the remaining planarization film as a mask.

Description

하프-디벨로프를 이용한 셀프-얼라인 패턴형성방법{Method for forming self-align pattern using half-develop}Method for forming self-align pattern using half-develop}

도 1a 내지 1f는 종래의 평판표시소자의 제조공정도,1A to 1F are manufacturing process diagrams of a conventional flat panel display device;

도 2a 내지 도 2e는 다른 노광량을 이용한 패턴형성방법을 설명하기 위한 도면,2A to 2E are views for explaining a pattern forming method using different exposure doses,

도 3a 내지 도 3f는 본 발명의 실시예에 따른 하프-디벨로프를 이용한 평판표시소자의 제조공정도,3A to 3F are manufacturing process diagrams of a flat panel display device using a half-development according to an embodiment of the present invention;

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

31 : 절연기판 32 : 폴리실리콘막31 Insulation substrate 32 Polysilicon film

33 : 층간 절연막 34a : 콘택홀33: interlayer insulating film 34a: contact hole

34b : 트렌치 35 : 소오스/드레인 전극34b trench 35 Source / drain electrodes

36 : 투명도전막 36a : 화소전극36: transparent conductive film 36a: pixel electrode

37 : 평탄화막37: planarization film

본 발명은 사진식각공정을 이용한 미세패턴 형성방법에 관한 것으로서, 보다 구체적으로는 노광공정을 생략하여 공정을 단순화할 수 있는 하프-디벨로프를 이용한 셀프얼라인 패턴형성방법에 관한 것이다.The present invention relates to a method of forming a fine pattern using a photolithography process, and more particularly to a method of forming a self-aligned pattern using a half-development that can simplify the process by omitting an exposure process.

도 1a 내지 도 1f는 종래의 폴리실리콘 박막 트랜지스터를 스위칭소자로 이용하는 평판표시소자의 제조공정도를 도시한 것이다.1A to 1F illustrate a manufacturing process diagram of a flat panel display device using a conventional polysilicon thin film transistor as a switching device.

도 1a를 참조하면, 절연기판(11)상에 소오스/드레인 영역이 형성된 폴리실리콘막(12)을 형성하고, 폴리실리콘막(12)을 포함한 기판상에 층간 절연막(13)을 형성한다. 도면상에는 도시되지 않았으나, 절연기판상에는 버퍼산화막이 형성되고, 상기 절연막상부의 폴리실리콘막상에 게이트 전극이 형성되어 있다.Referring to FIG. 1A, a polysilicon film 12 having a source / drain region is formed on an insulating substrate 11, and an interlayer insulating layer 13 is formed on a substrate including the polysilicon film 12. Although not shown in the drawing, a buffer oxide film is formed on the insulating substrate, and a gate electrode is formed on the polysilicon film on the insulating film.

이어서, 상기 폴리실리콘막(12)에 형성된 소오스/드레인 영역을 노출시키기 위하여 통상의 사진식각공정을 수행하여 콘택홀(13a)을 형성한다. 상기 콘택홀(13a)을 포함한 절연막(13)상에 소오스/드레인 전극용 금속물질을 증착한 다음 통상의 사진식각공정을 수행하여 상기 콘택홀(13a)을 통해 상기 폴리실리콘막(12)의 소오스/드레인 영역과 콘택되는 소오스/드레인 전극(14)을 형성한다.Subsequently, in order to expose the source / drain regions formed on the polysilicon layer 12, the contact hole 13a is formed by performing a normal photolithography process. A source / drain electrode metal material is deposited on the insulating layer 13 including the contact hole 13a, and then a source of the polysilicon layer 12 is formed through the contact hole 13a by performing a normal photolithography process. A source / drain electrode 14 in contact with the / drain region is formed.

그 다음, 소오스/드레인 전극(14)을 포함한 절연막(13)상에 화소전극용 투명도전막(ITO) (15)을 증착한다.Next, a transparent conductive film (ITO) 15 for pixel electrodes is deposited on the insulating film 13 including the source / drain electrodes 14.

도 1b 내지 도 1d와 같이 상기 투명도전막(15)상에 감광막(16)을 도포한 다음 마스크(17)를 이용하여 노광공정을 수행한다. 노광공정후 현상공정을 수행하면 감광막 패턴(16a)이 얻어진다. 1B to 1D, the photosensitive film 16 is coated on the transparent conductive film 15, and then an exposure process is performed using the mask 17. The photosensitive film pattern 16a is obtained by performing the developing step after the exposure step.

도 1e 및 도 1f와 같이, 상기 감광막 패턴(16a)을 이용하여 그 하부의 투명 도전막을 식각한 다음, 감광막 패턴(16a)을 제거하면 원하는 화소전극(15a)이 형성된다.1E and 1F, the lower portion of the transparent conductive film is etched using the photosensitive film pattern 16a, and then the desired pixel electrode 15a is formed by removing the photosensitive film pattern 16a.

상기한 바와같은 폴리실리콘 박막 트랜지스터를 이용한 평판표시소자의 제조방법은 액티브층인 폴리실리콘막을 패터닝하기 위한 마스크, 게이트 전극을 형성하기 위한 마스크, 소오스/드레인 전극을 형성하기 위한 마스크, 콘택홀을 위한 마스크, 화소전극을 패너닝하기 위한 마스크, 패시베이션막을 위한 마스크등 다수의 마스크공정을 수행하여야만 하는 문제점이 있었다.A method of manufacturing a flat panel display device using a polysilicon thin film transistor as described above includes a mask for patterning a polysilicon film as an active layer, a mask for forming a gate electrode, a mask for forming a source / drain electrode, and a contact hole. There is a problem that a number of mask processes have to be performed, such as a mask, a mask for panning the pixel electrode, a mask for the passivation film.

또한, 노광공정을 수행하기 위해서는 마스크 제작, 마스크 검사, 마스크 세정등이 수반되며, 마스크에 이물질이 부착되는 경우에는 소자에 불량이 발생하기 때문에 매우 정교하게 공정을 수행하여야 하는 문제점이 있었다..In addition, in order to perform the exposure process, mask fabrication, mask inspection, mask cleaning, and the like are involved, and when a foreign matter is attached to the mask, a problem occurs in that the process is performed very precisely because a defect occurs in the device.

이를 해결하기 위한 방법으로 다른 노광량을 이용하여 패턴을 형성하여 줌으로써 마스크공정을 줄이고자 하는 기술이 IDMC 2000, pp.149-153 과 SID 2000 DIGEST pp.1006-1009 에 제시되었다. 상기 논문에 제시된 패턴형성방법은 노광량을 달리하여 액티브층과 소오스/드레인 전극을 한 번의 마스크공정을 통해 형성하여 줌으로써 공정을 단순화한 기술이다. 상기한 노광량을 달리하여 패터닝하는 공정을 도 2a 내지 도 2e를 참조하여 설명하면 다음과 같다.To solve this problem, techniques for reducing the mask process by forming patterns using different exposure doses have been presented in IDMC 2000, pp. 149-153 and SID 2000 DIGEST pp. 1006-1009. The pattern formation method presented in the paper is a technique that simplifies the process by forming the active layer and the source / drain electrodes through one mask process with different exposure doses. The process of patterning by varying the above exposure amount will be described with reference to FIGS. 2A to 2E.

먼저, 도 2a에 도시된 바와같이, 기판(21)상에 게이트 전극(22)을 형성하고, 게이트 전극(22)을 포함한 기판상에 액티브층을 위한 폴리실리콘막(23)과 소오스/드레인 전극을 위한 금속물질(24)을 순차 층착한다. 상기 소오스/드레인 전극물질(24)상에 감광막을 도포한 다음, 노광량을 달리하는 노광공정을 수행하여 다른 두께를 갖는 제1감광막 패턴(25a)을 형성한다.First, as shown in FIG. 2A, the gate electrode 22 is formed on the substrate 21, and the polysilicon film 23 and the source / drain electrode for the active layer are formed on the substrate including the gate electrode 22. The metal material 24 for successively deposits. After the photoresist film is coated on the source / drain electrode material 24, an exposure process having a different exposure amount is performed to form a first photoresist pattern 25a having a different thickness.

도 2b와 같이, 상기 제1감광막 패턴(25a)을 마스크로 이용하여 그 하부의 소오스/드레인 전극물질(24)과 폴리실리콘막을 식각한다. 이로써 박막 트랜지스터의 액티브층(23a)이 얻어진다.As shown in FIG. 2B, the source / drain electrode material 24 and the polysilicon layer under the etching are etched using the first photoresist layer pattern 25a as a mask. As a result, the active layer 23a of the thin film transistor is obtained.

도 2c와 같이, 제2감광막 패턴(25b)을 형성하는데, 상기 제1감광막 패턴(25a)중 박막 트랜지스터의 채널영역 상부의 두께가 얇은 부분을 제거함으로써 제2감광막 패턴(25b)을 형성한다.As shown in FIG. 2C, the second photoresist layer pattern 25b is formed, and the second photoresist layer pattern 25b is formed by removing a thin portion of the upper portion of the channel region of the thin film transistor of the first photoresist layer pattern 25a.

도 2d와 같이, 제2감광막 패턴(25b)을 마스크로 하여 그 하부의 소오스/드레인 전극물질을 식각하여 소오스/드레인 전극(24a, 24b)을 형성한다. As shown in FIG. 2D, the source / drain electrode materials below are etched using the second photoresist pattern 25b as a mask to form source / drain electrodes 24a and 24b.

도 2e와 같이, 상기 제2감광막 패턴(25b)을 제거하면 한번의 마스크공정으로 액티브층(23a)과 소오스/드레인 전극(24b)을 형성할 수 있게 된다.As shown in FIG. 2E, when the second photoresist layer pattern 25b is removed, the active layer 23a and the source / drain electrodes 24b may be formed in one mask process.

상기한 노광량을 달리하는 박막 트랜지스터의 제조방법은 한번의 마스크공정을 수행하여 폴리실리콘막과 소오스/드레인 전극물질을 패터닝하여 공정을 단순화하는 이점이 있다. The method of manufacturing a thin film transistor having a different exposure amount has the advantage of simplifying the process by patterning the polysilicon film and the source / drain electrode material by performing a single mask process.

그러나, 상기의 패턴형성방법도 노광공정을 수행하기 위해서는 상기에서 설명한 바와같은 마스크 제작, 마스크검사 및 마스크 세정등의 공정이 수행되어야 하는 문제점이 있었다.However, in order to perform the exposure process, the pattern formation method has a problem in that processes such as mask fabrication, mask inspection, and mask cleaning as described above must be performed.

게다가, 상기한 패턴방법은 액티브층과 소오스/드레인 전극이 직접 콘택되는 박막 트랜지스터 구조에는 적용가능하지만, 도 1에서와 같이 콘택홀을 통해 활성층과 소오스/드레인 전극이 연결되는 박막 트랜지스터구조에는 적용할 수 없는 문제 점이 있었다.In addition, the pattern method described above is applicable to a thin film transistor structure in which the active layer and the source / drain electrodes are directly contacted, but is applicable to a thin film transistor structure in which the active layer and the source / drain electrode are connected through a contact hole as shown in FIG. 1. There was a problem.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 하프-디벨로프를 이용하여 마스크공정 및 노광공정을 생략함으로써 공정을 단순화할 수 있는 수 있는 셀프얼라인 패턴형성방법을 제공하는 데 그 목적이 있다.An object of the present invention is to provide a self-aligned pattern forming method that can simplify the process by eliminating the mask process and the exposure process using a half-development to solve the problems of the prior art. There is this.

상기한 본 발명의 목적을 달성하기 위하여 본 발명은 소정의 단차를 갖는 기판을 제공하는 단계와; 상기 기판상의 단차가 없는 부분에 트렌치를 구비한 절연막을 형성하는 단계와; 상기 트렌치를 포함한 기판상에 패터닝될 박막을 형성하는 단계와; 상기 박막상에 평탄화막을 형성하는 단계와; 상기 평탄화막을 하프-디벨로프시켜 트렌치내에만 남겨두는 단계와; 상기 남아있는 평탄화막을 마스크로 하여 상기 박막을 패터닝하는 단계를 포함하는 하프-디벨로프를 이용한 셀프얼라인 패턴형성방법을 제공한다.The present invention provides a substrate having a predetermined step to achieve the above object; Forming an insulating film having a trench in a portion where there is no step on the substrate; Forming a thin film to be patterned on a substrate including the trench; Forming a planarization film on the thin film; Half-developing the planarization film leaving only in the trench; It provides a self-aligned pattern forming method using a half-development comprising the step of patterning the thin film using the remaining planarization film as a mask.

상기 기판은 0.3㎛이상의 단차를 갖으며, 상기 평탄화막은 2.0㎛이상의 두께를 갖는 아크릴계수지 또는 포토레지스트막중 하나이다.The substrate has a step of 0.3 μm or more, and the planarization film is one of an acrylic resin or a photoresist film having a thickness of 2.0 μm or more.

또한, 본 발명은 기판상에 소오스/드레인 영역이 형성된 폴리실리콘막을 형성하는 단계와; 상기 폴리실리콘막을 포함하는 기판상에 절연막을 형성하는 단계와; 상기 절연막을 식각하여 폴리실리콘막의 소오스/드레인 영역이 노출되도록 콘택홀을 형성함과 동시에 기판의 소정부분이 노출되도록 트렌치를 형성하는 단계와; 상기 콘택홀 및 트렌치를 포함한 절연막상에 투명도전막을 형성하는 단계와; 상기 투명도전막상에 평탄화막을 형성하는 단계와; 상기 평탄화막을 하프-디벨로프시켜 트렌치내의 투명도전막상에만 남겨두는 단계와; 상기 남아있는 평탄화막을 마스크로 하여 투명도전막을 식각하여 화소전극을 형성하는 단계를 포함하는 하프-디벨로프를 이용한 평판표시소자의 제조방법을 제공한다.In addition, the present invention comprises the steps of forming a polysilicon film formed with a source / drain region on the substrate; Forming an insulating film on the substrate including the polysilicon film; Etching the insulating layer to form a contact hole to expose a source / drain region of the polysilicon layer and to form a trench to expose a predetermined portion of the substrate; Forming a transparent conductive film on the insulating film including the contact hole and the trench; Forming a planarization film on the transparent conductive film; Half-developing the planarization film, leaving it only on the transparent conductive film in the trench; A method of manufacturing a flat panel display device using a half-development method includes forming a pixel electrode by etching a transparent conductive film using the remaining planarization film as a mask.

이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention through an embodiment of the present invention.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 하프-디벨로프를 이용한 폴리실리콘 박막 트랜지스터의 제조공정도를 도시한 것이다.3A to 3F illustrate a manufacturing process diagram of a polysilicon thin film transistor using a half-development according to an embodiment of the present invention.

도 3a를 참조하면, 유리기판과 같은 절연기판(31)상에 도면상에는 도시되지 않았으나 버퍼층으로서 산화막을 1000Å의 두께로 증착하고, 그위에 비정질 실리콘막을 400-800Å의 두께로 증착한 다음 결정화공정을 통해 폴리실리콘막으로 만들어준다. 결정화된 폴리실리콘막(32)을 통상적인 사진식각공정을 통해 패터닝하여 활성층을 형성한다.Referring to FIG. 3A, an oxide film is deposited to a thickness of 1000 GPa as a buffer layer on the insulating substrate 31 such as a glass substrate, and an amorphous silicon film is deposited to a thickness of 400 to 800 GPa thereon, followed by a crystallization process. Through the polysilicon film. The crystallized polysilicon film 32 is patterned through a conventional photolithography process to form an active layer.

이어서, 기판상에 게이트 절연막과 2000-3000Å의 두께를 갖는 게이트 전극물질을 형성하고 통상적인 사진식각공정을 통해 게이트 전극을 형성하고 이온주입공정을 통해 소오스/드레인 영역(도면상에는 도시되지 않음)을 폴리실리콘막(32)에 형성한다. Subsequently, a gate insulating film and a gate electrode material having a thickness of 2000-3000Å are formed on the substrate, and a gate electrode is formed through a conventional photolithography process, and a source / drain region (not shown in the drawing) is formed through an ion implantation process. It is formed in the polysilicon film 32.

도 3a와 같이 절연기판(31)상에 소오스/드레인 영역을 구비한 폴리실리콘막(32)을 형성한 다음, 기판(31)상에 3000-9000Å의 두께를 갖는 절연막(33)을 형성하고, 통상의 사진식각공정을 통해 상기 절연막(33)을 식각하여 콘택홀(34a)을 형성한다. 3A, a polysilicon film 32 having a source / drain region is formed on the insulating substrate 31, and then an insulating film 33 having a thickness of 3000-9000 mm is formed on the substrate 31. The insulating layer 33 is etched through a conventional photolithography process to form a contact hole 34a.

상기 콘택홀(34a)은 폴리실리콘막(32)에 형성된 소오스/드레인 영역과 후속공정에서 형성될 소오스/드레인 전극과의 콘택을 위한 것이다. 상기 콘택홀(34a)을 형성하기 위한 절연막(33)의 식각시 화소전극이 형성될 영역의 절연막(33)도 함께 식각되어 트렌치(34b)를 형성한다. The contact hole 34a is for contact between a source / drain region formed in the polysilicon film 32 and a source / drain electrode to be formed in a subsequent process. When the insulating layer 33 for forming the contact hole 34a is etched, the insulating layer 33 in the region where the pixel electrode is to be formed is also etched to form the trench 34b.

도 3b를 참조하면, 기판상에 소오스/드레인 전극물질을 5000-7000Å의 두께로 증착한 다음 통상의 사진식각공정을 통해 상기 소오스/드레인 전극물질을 식각한다. 이로써, 상기 콘택홀(34a)을 통해 상기 폴리실리콘막(32)의 소오스/드레인 영역과 콘택되는 소오스/드레인 전극(35)을 형성한다. Referring to FIG. 3B, a source / drain electrode material is deposited on a substrate to a thickness of 5000 to 7000 μm, and then the source / drain electrode material is etched through a conventional photolithography process. As a result, source / drain electrodes 35 contacting the source / drain regions of the polysilicon layer 32 are formed through the contact holes 34a.

이어서, 상기 트랜치(34b)를 포함한 기판상에 화소전극용 투명도전막(36)으로서 ITO막을 500-2000Å의 두께로 형성한다. 이때, 소오스/드레인 전극물질로 ITO 에천트에 영향을 받지 않은 물질을 사용하는 경우에는 투명도전막의 하부에 패시베이션막을 형성하지 않아도 된다.Subsequently, an ITO film as a transparent conductive film 36 for pixel electrodes is formed on the substrate including the trench 34b to a thickness of 500-2000 kPa. In this case, when using a material that is not affected by the ITO etchant as the source / drain electrode material, it is not necessary to form a passivation film under the transparent conductive film.

도 3c 및 도 3d를 참조하면, 투명도전막(36)상에 기판표면이 평탄화되도록 2㎛ 이상의 두께로 평탄화막(37)을 도포하고, 노광공정을 수행하지 않고 하프-디벨로프공정을 수행한다. 하프-디벨로프공정시 상기 평탄화막(37a)이 상기 트렌치(34b)내의 투명도전막(36)상에만 남게되도록 디벨로프시간을 조정하면 0.3-1.0㎛의 두께를 갖는 상기 평탄화막(37a)이 형성된다.3C and 3D, the planarization film 37 is applied to a thickness of 2 μm or more so that the substrate surface is planarized on the transparent conductive film 36, and a half-development process is performed without performing an exposure process. When the development time is adjusted so that the planarization film 37a remains only on the transparent conductive film 36 in the trench 34b during the half-development process, the planarization film 37a having a thickness of 0.3-1.0 μm is formed. do.

도 3e 및 도 3f를 참조하면, 상기 남아있는 평탄화막(37a)을 마스크로 이용하여 그하부의 투명도전막(36)을 식각한 다음 평탄화막(37a)을 제거하면, 트렌치(34b)내에만 투명도전막이 남게되어 화소전극(36a)으로 작용한다.Referring to FIGS. 3E and 3F, when the remaining transparent conductive film 36 is etched using the remaining planarization film 37a as a mask, the planarization film 37a is removed, and then the transparency is only in the trench 34b. The entire film remains to act as the pixel electrode 36a.

상기한 하프-디벨로프공정을 이용하면 노광공정이 배제되므로, 노광공정의 수행에 필요한 마스크 제작, 마스크 검사 및 마스크 세정등의 공정이 배제되어 공정이 단순화된다. 상기와 같이 하프-디벨로프공정을 이용하고자 하는 경우에 하프디벨로프에 의해 패터닝되는막 즉, 투명도전막은 0.3㎛ 이상의 단차를 갖는 기판상에 형성되는 것이 바람직하고, 하프-디벨로프후의 남아있는 평탄화막(27a)의 두께는 0.3-1.0㎛ 가 되도록 평탄화막의 디벨로프시간을 조절한다. 또한, 상기 평탄화막(37)으로 아크릴계 수지 또는 포토레지스트막을 사용한다.When the half-development process described above is used, the exposure process is excluded, and thus processes such as mask fabrication, mask inspection, and mask cleaning necessary for performing the exposure process are excluded, thereby simplifying the process. In the case where the half-development process is to be used as described above, the film patterned by the half-development, that is, the transparent conductive film is preferably formed on a substrate having a step of 0.3 µm or more, and remaining flattening after half-development. The development time of the planarization film is adjusted so that the thickness of the film 27a is 0.3-1.0 mu m. As the planarization film 37, an acrylic resin or a photoresist film is used.

도면상에는 도시되지 않았으나, 화소전극(36a)을 형성한 다음 기판표면이 평탄화되도록 패시베이션막을 형성하여 평판표시소자를 제작한다. 이러한 본 발명의 평판표시소자의 제조방법은 박막 트랜지스터-액정표시소자 또는 액티브 매트릭스 유기EL 소자에 적용가능하다. Although not shown in the drawing, the pixel electrode 36a is formed, and then a passivation film is formed to planarize the substrate surface, thereby manufacturing a flat panel display device. Such a method for manufacturing a flat panel display device of the present invention is applicable to a thin film transistor-liquid crystal display device or an active matrix organic EL device.

이상, 설명한 바와 같이 본 발명의 하프-디벨로프를 이용한 셀프얼라인 패턴형성방법은 소정의 막을 패터닝하기 위한 노광공정이 배제되므로, 노광용 마스크 제작공정, 마스크 검사공정 및 마스크 세정공정을 생략할 수 있으므로, 공정단순화를 이룰수 있게 된다.As described above, since the self-aligned pattern forming method using the half-development of the present invention excludes an exposure step for patterning a predetermined film, an exposure mask fabrication step, a mask inspection step, and a mask cleaning step can be omitted. As a result, process simplicity can be achieved.

상기한 하프-디벨로프를 평판표시소자의 제조방법에 적용하면, 상기의 마스크 제작공정 등이 배제되므로, 제조원가를 감소시키고, 제품의 수율을 향상시킬 수 있는 이점이 있다. 또한, 상기 소오스/드레인 전극과 소오스/드레인 영역과의 콘택 을 위한 콘택홀 형성공정시 상기 투명도전막을 형성하기 위한 트렌치를 동시에 형성하여 줌으로써 별도의 투명도전막을 위한 마스크공정이 추가되지 않으므로, 공정이 단순화될 수 있다.Applying the half-development to the manufacturing method of the flat panel display device, the mask manufacturing process and the like is excluded, there is an advantage that can reduce the manufacturing cost and improve the yield of the product. In addition, since a trench for forming the transparent conductive film is simultaneously formed in the contact hole forming process for contact between the source / drain electrode and the source / drain region, a separate mask process for the transparent conductive film is not added. Can be simplified.

또한, 종래에는 기판상의 층간 절연막상에 투명전극의 화소전극을 형성하였으나, 본 발명의 하프-디벨로프를 이용하여 평판표시소자를 제조하는 경우에는 층간 절연막을 패터닝하여 트렌치를 형성한 다음 기판상에 바로 투명도전막을 형성하여 줌으로써 투과율을 향상시킬 수 있는 이점이 있다.In addition, in the related art, a pixel electrode of a transparent electrode is formed on an interlayer insulating film on a substrate. However, when a flat panel display device is manufactured using the half-development of the present invention, a trench is formed by patterning an interlayer insulating film on a substrate. By forming a transparent conductive film immediately there is an advantage that can improve the transmittance.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (4)

소정의 단차를 갖는 기판을 제공하는 단계와;Providing a substrate having a predetermined step; 상기 기판상의 단차가 없는 부분에 트렌치를 구비한 절연막을 형성하는 단계와;Forming an insulating film having a trench in a portion where there is no step on the substrate; 상기 트렌치를 포함한 기판상에 패터닝될 박막을 형성하는 단계와; Forming a thin film to be patterned on a substrate including the trench; 상기 박막상에 평탄화막을 형성하는 단계와;Forming a planarization film on the thin film; 상기 평탄화막을 하프-디벨로프시켜 트렌치내에만 남겨두는 단계와;Half-developing the planarization film leaving only in the trench; 상기 남아있는 평탄화막을 마스크로 하여 상기 박막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 하프-디벨로프를 이용한 셀프얼라인 패턴형성방법.Patterning the thin film using the remaining planarization film as a mask, the self-aligned pattern forming method using a half-development. 제1항에 있어서, 상기 기판은 0.3㎛이상의 단차를 갖으며, 상기 남아있는 평탄화막은 0.3-1.0㎛의 두께를 갖는 것을 특징으로 하는 하프-디벨로프를 이용한 셀프얼라인 패턴형성방법.The method of claim 1, wherein the substrate has a step of 0.3 µm or more, and the remaining planarization layer has a thickness of 0.3-1.0 µm. 제1항에 있어서, 상기 평탄화막은 아크릴계수지 또는 감광막중 하나를 사용하는 것을 특징으로 하는 하프-디벨로프를 이용한 셀프얼라인 패턴형성방법.The method of claim 1, wherein the planarization film is formed of one of acrylic resin and photosensitive film. 기판상에 소오스/드레인 영역이 형성된 폴리실리콘막을 형성하는 단계와;Forming a polysilicon film having a source / drain region formed on the substrate; 상기 폴리실리콘막을 포함하는 기판상에 절연막을 형성하는 단계와; Forming an insulating film on the substrate including the polysilicon film; 상기 절연막을 식각하여 폴리실리콘막의 소오스/드레인 영역이 노출되도록 콘택홀을 형성함과 동시에 기판의 소정부분이 노출되도록 트렌치를 형성하는 단계와;Etching the insulating layer to form a contact hole to expose a source / drain region of the polysilicon layer and to form a trench to expose a predetermined portion of the substrate; 상기 콘택홀 및 트렌치를 포함한 절연막상에 투명도전막을 형성하는 단계와;Forming a transparent conductive film on the insulating film including the contact hole and the trench; 상기 투명도전막상에 평탄화막을 형성하는 단계와;Forming a planarization film on the transparent conductive film; 상기 평탄화막을 하프-디벨로프시켜 트렌치내의 투명도전막상에만 남겨두는 단계와;Half-developing the planarization film, leaving it only on the transparent conductive film in the trench; 상기 남아있는 평탄화막을 마스크로 하여 투명도전막을 식각하여 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 하프-디벨로프를 이용한 평판표시소자의 제조방법.And forming a pixel electrode by etching the transparent conductive film using the remaining planarization film as a mask.
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