KR100568874B1 - Output buffer circuits for use in semiconductor memory - Google Patents

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Abstract

본 발명은 출력버퍼회로에 관한 것으로, 본 발명에 따른 출력버퍼회로는, 내부 데이터 신호를 클럭 신호에 동기시켜 출력하는 동기회로와; 내부전원전압 레벨과 접지레벨 사이를 스윙하는 상기 동기회로의 출력신호를 외부전원전압 레벨과 접지레벨 사이에서 스윙하도록 변환시켜 출력하는 전압변환회로와; 상기 전압 변환회로의 출력신호를 변환하여 제1전압레벨과 외부 전원전압 레벨 사이에서 스윙하는 풀업 구동제어신호를 발생시키는 풀업 구동부와, 상기 전압 변환회로의 출력신호를 변환하여 접지레벨과 제2전압레벨 사이에서 스윙하는 풀다운 구동제어신호를 발생시키는 풀다운 구동부를 구비하는 출력 드라이버 구동회로와; 상기 풀업 구동제어신호에 응답하여 풀업 출력신호를 출력하고, 상기 풀다운 구동제어신호에 응답하여 풀다운 출력신호를 출력하는 출력 드라이버 회로를 구비한다. 본 발명에 따르면, 클럭신호(CLK)가 인가되고 나서 유효 데이터가 출력되기까지의 딜레이 타임(Tsac)의변화를 줄일 수 있게 된다.The present invention relates to an output buffer circuit, and an output buffer circuit according to the present invention comprises: a synchronization circuit for outputting an internal data signal in synchronization with a clock signal; A voltage conversion circuit for converting and outputting an output signal of the synchronization circuit swinging between an internal power supply voltage level and a ground level to swing between an external power supply voltage level and a ground level; A pull-up driver for converting an output signal of the voltage conversion circuit to generate a pull-up driving control signal swinging between a first voltage level and an external power supply voltage level, and converting an output signal of the voltage conversion circuit to a ground level and a second voltage. An output driver driving circuit having a pull-down driving unit for generating a pull-down driving control signal swinging between levels; And an output driver circuit outputting a pull-up output signal in response to the pull-up driving control signal and outputting a pull-down output signal in response to the pull-down driving control signal. According to the present invention, it is possible to reduce the change in the delay time Tsac from when the clock signal CLK is applied until the valid data is output.

출력버퍼, 풀다운, 풀업, 딜레이, Output buffer, pull-down, pull-up, delay,

Description

반도체 메모리에서의 출력버퍼회로{Output buffer circuits for use in semiconductor memory} Output buffer circuits for use in semiconductor memory             

도 1은 일반적인 출력버퍼회로의 블록도1 is a block diagram of a general output buffer circuit

도 2는 본 발명의 일 실시예에 따른 출력드라이버 구동회로를 구성하는 풀업 구동부의 블록도2 is a block diagram of a pull-up driving unit constituting an output driver driving circuit according to an embodiment of the present invention;

도 3은 본 발명의 일 실시예에 따른 출력드라이버 구동회로를 구성하는 풀다운 구동부의 블록도3 is a block diagram of a pull-down driving unit constituting an output driver driving circuit according to an embodiment of the present invention.

도 4는 상기 도 2의 회로 구현예4 is a circuit implementation of FIG.

도 5는 상기 도 4의 회로 구현예5 is a circuit implementation of FIG. 4.

도 6은 상기 도 4 및 도 5가 적용된 출력버퍼회로의 딜레이 타임을 도시한 그래프FIG. 6 is a graph illustrating a delay time of an output buffer circuit to which FIGS. 4 and 5 are applied.

도 7은 본 발명의 다른 실시예에 따른 출력 드라이버 구동회로의 풀업 구동부의 회로도7 is a circuit diagram of a pull-up driving unit of an output driver driving circuit according to another embodiment of the present invention;

도 8은 본 발명의 다른 실시예에 따른 출력 드라이버 구동회로의 풀다운 구동부의 회로도8 is a circuit diagram of a pull-down driving unit of an output driver driving circuit according to another embodiment of the present invention;

도 9는 상기 도 7 및 도 8이 적용된 출력버퍼회로의 딜레이 타임을 도시한 그래프FIG. 9 is a graph illustrating a delay time of an output buffer circuit to which FIGS. 7 and 8 are applied.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

VDDQ : 외부전원전압 GND : 접지레벨VDDQ: External power supply voltage GND: Ground level

110 : 제1저항부 120 : 제2저항부110: first resistor portion 120: second resistor portion

140 : 제1스위치부 130 : 제2스위치부140: first switch unit 130: second switch unit

DOK : 풀업 출력단자DOK: Pull Up Output Terminal

본 발명은 반도체 메모리에서의 출력버퍼회로에 관한 것으로, 더욱 구체적으로는 외부전원전압의 변동에 대해서 클럭 신호에서 유효출력 데이터가 출력되기까지의 딜레이를 줄이기 위한 출력버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit in a semiconductor memory, and more particularly, to an output buffer circuit for reducing a delay from outputting a valid signal to a valid output data in response to a change in an external power supply voltage.

일반적으로 반도체 메모리 장치는 크게 SRAM(Static Random Access Memory)과 DRAM(Dynamic Random Access Memory)으로 나누어지는데, DRAM의 단위 메모리 셀이 SRAM의 단위 메모리 셀보다 간단한 구조로 형성될 수 있기 때문에 고집적화에 유리한 면을 가지고 있다. 데이타 읽기/쓰기 동작의 속도를 증가시키기 위해서, DRAM이 탑재되는 컴퓨터 시스템 등의 시스템 클럭에 동기하여 DRAM의 동작이 이루어지도록 할 수 있다. 이와 같이 시스템 클럭에 동기하여 동작하는 랜덤 액세스 메모리 장치를 S-DRAM(Synchronous Dynamic Random Access Memory)이라고 한다. Generally, semiconductor memory devices are largely divided into static random access memory (SRAM) and dynamic random access memory (DRAM), which are advantageous in terms of high integration since DRAM unit memory cells can be formed in a simpler structure than unit memory cells of SRAM. Have In order to increase the speed of the data read / write operation, the operation of the DRAM can be performed in synchronization with a system clock such as a computer system on which the DRAM is mounted. The random access memory device that operates in synchronization with the system clock as described above is called a synchronous dynamic random access memory (S-DRAM).

S-DRAM은 시스템 클럭에 동기되어 로우 액티브(RowActive) 동작, 데이타 읽기/쓰기 동작의 수행 명령이 입력되며, 그 외에도 S-DRAM 기능을 수행하기 위한 다양한 명령들도 시스템 클럭에 동기되어 입/출력된다. The S-DRAM is synchronized with the system clock to input low active operations and data read / write operations. In addition, various commands for performing S-DRAM functions are synchronized with the system clock. do.

이러한 반도체 메모리장치는 메모리 셀들로 구성된 어레이들을 포함하며, 상기 메모리 셀들은 어드레스 신호에 대응하는 어드레스 디코더에 의해 선택된다. 이때 선택된 메모리셀에 저장된 데이타는 감지증폭기에 의해 증폭된 후, 데이타 출력 버퍼회로를 통해 외부의 데이타 버스로 출력된다. Such a semiconductor memory device includes arrays of memory cells, which are selected by an address decoder corresponding to an address signal. At this time, the data stored in the selected memory cell is amplified by the sense amplifier and then output to the external data bus through the data output buffer circuit.

이러한 데이터 출력 버퍼회로의 블록도가 도1에 나타나 있다.A block diagram of such a data output buffer circuit is shown in FIG.

도 1에 도시된 바와 같이, 일반적인 반도체 메모리에서의 데이터 출력 버퍼회로는, 클럭신호 동기회로(10), 전압 변환회로(20), 출력 드라이버 구동회로(30), 및 풀업/풀다운 출력 드라이버 회로(40)를 구비한다.As shown in Fig. 1, a data output buffer circuit in a general semiconductor memory includes a clock signal synchronizing circuit 10, a voltage converting circuit 20, an output driver driving circuit 30, and a pull-up / pull-down output driver circuit ( 40).

상기 클럭신호 동기회로(10)는 내부전원 레벨의 내부 데이터를 인가되는 클럭 신호(CLK)와 동기시켜 출력한다.The clock signal synchronizing circuit 10 outputs the internal data of the internal power level in synchronization with the applied clock signal CLK.

상기 전압 변환회로(20)는 내부전원레벨의 상기 클럭 신호 동기회로(10)의 출력신호를 외부 전원전압 레벨로 변화시켜 출력한다.The voltage conversion circuit 20 changes the output signal of the clock signal synchronizing circuit 10 of the internal power supply level to an external power supply voltage level and outputs it.

상기 출력 드라이버 구동회로(30)는 상기 전압변환회로(30)의 출력신호를 출력 드라이버(40)의 풀업/풀다운 타입에 따라 접지레벨과 외부전원전압 레벨사이에서 스윙하는 각각의 구동제어신호를 구분 생성하여 출력한다.The output driver driving circuit 30 distinguishes each driving control signal that swings the output signal of the voltage conversion circuit 30 between the ground level and the external power supply voltage level according to the pull-up / pull-down type of the output driver 40. Create and print

상기 출력드라이버 회로(40)는 인버터 형태로 구성되어 상기 출력 드라이버 구동회로(30)의 구동제어신호에 의해 구동되어 출력 데이터를 출력한다. The output driver circuit 40 is configured in the form of an inverter and driven by a drive control signal of the output driver driving circuit 30 to output output data.

상기와 같은 종래의 출력버퍼회로에서는 클럭신호(CLK)가 인가되고 나서 유효 데이터가 출력되기까지의 딜레이 타임(Tsac)이 외부전원전압이 변동됨에 따라 변동하게 된다. 이러한 외부전원전압의 변동에 따른 상기 딜레이 타임(Tsac)의 변화는 상기 출력 드라이버를 구성하는 인버터 회로의 딜레이 변화에 기인하고, 상기 인버터 회로의 딜레이 변화는 상기 인버터 회로의 전원전압, 입력신호의 전압 및 출력 로딩(loading) 등의 요소에 의해 결정된다. 따라서, 상기 출력드라이버의 전원전압인 외부 전원전압이 변동될 경우에, 이에 따른 인버터 딜레이 특성변화는 출력버퍼 회로 전체의 딜레이 타임(Tsac)의 변화에 큰 영향을 미치게 된다.In the conventional output buffer circuit as described above, the delay time Tsac from the application of the clock signal CLK to the output of the valid data is changed as the external power supply voltage is changed. The change in the delay time Tsac due to the change in the external power supply voltage is caused by the change in the delay of the inverter circuit constituting the output driver, and the change in the delay in the inverter circuit is the power supply voltage of the inverter circuit and the voltage of the input signal. And output loading. Therefore, when the external power supply voltage, which is the power supply voltage of the output driver, is changed, the change of the inverter delay characteristic has a great influence on the change of the delay time Tsac of the entire output buffer circuit.

이에 따라 상기 딜레이 타임을 줄일 수 있는 출력버퍼 회로가 필요하게 되었다.Accordingly, there is a need for an output buffer circuit that can reduce the delay time.

일반적으로, 출력드라이버 회로를 구성하는 인버터 회로의 딜레이 특성을 결정하는 요소는 MOS 트랜지스터의 문턱전압, 전원전압, 입력 신호의 스윙 타입, 부하 커패시턴스, 및 동작전류 등이다. 상기 전원전압이 변화된다는 것을 고려할 때, 동일한 딜레이 특성을 가지기 위해서는 상기 MOS 트랜지스터의 문턱전압, 입력신호의 스윙 타임, 부하커패시턴스, 및 동작전류 등이 상기 전원전압의 변화에 따라 변화되어야 한다. 그러나, 상기 부하 커패시턴스나 동작전류 등의 경우에는 공정에 따라 고정되고, 상기 동작전류의 경우에는 상기 MOS 트랜지스터의 문턱전압에 의해서 추가 조정될 수 있음을 고려할 때, 실제 회로적으로 조절 가능한 부분은 상기 MOS 트랜지스터의 문턱전압과 상기 입력신호의 스윙타임이 된다. In general, the factors that determine the delay characteristics of the inverter circuit constituting the output driver circuit are the threshold voltage of the MOS transistor, the power supply voltage, the swing type of the input signal, the load capacitance, the operating current, and the like. Considering that the power supply voltage is changed, in order to have the same delay characteristic, the threshold voltage of the MOS transistor, the swing time of the input signal, the load capacitance, and the operating current should be changed according to the change of the power supply voltage. However, considering that the load capacitance or the operating current is fixed according to the process, and the operating current may be further adjusted by the threshold voltage of the MOS transistor. The threshold voltage of the transistor and the swing time of the input signal.

종래의 회로에서는 상기 모스 트랜지스터의 문턱전압을 조절하기 위하여 전 원전압에 따라 상기 모스 트랜지스터의 바이어스 전압에 의한 바디 이펙트(body effect)를 이용한 회로를 적용하고 있다. 그러나 이와 같은 종래의 회로는, 상기 문턱전압의 변화가 상기 바이어스 전압의 변화보다 작아서 넓은 영역의 전원전압의 변동에 따른 딜레이 조정을 위해서는 주어진 신호 레벨 범위를 벗어나는 큰 바이어스 전압이 필요하게 되어 적용이 쉽지 않은 문제점이 있다. In the conventional circuit, in order to adjust the threshold voltage of the MOS transistor, a circuit using a body effect by the bias voltage of the MOS transistor is applied according to a power supply voltage. However, such a conventional circuit is easy to be applied because a change in the threshold voltage is smaller than the change in the bias voltage, so that a large bias voltage outside the given signal level range is required to adjust the delay according to the change in the power supply voltage in a wide area. There is a problem.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리에서의 출력버퍼회로를 제공하는 데 있다.Accordingly, it is an object of the present invention to provide an output buffer circuit in a semiconductor memory that can overcome the above-mentioned conventional problems.

본 발명의 다른 목적은 전원전압의 변동에 따른 딜레이 타임의 변화를 줄일 수 있는 반도체 메모리에서의 출력버퍼회로를 제공하는데 있다.Another object of the present invention is to provide an output buffer circuit in a semiconductor memory that can reduce a change in delay time caused by a change in power supply voltage.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 출력버퍼회로는, 내부 데이터 신호를 클럭 신호에 동기시켜 출력하는 동기회로와; 내부전원전압 레벨과 접지레벨 사이를 스윙하는 상기 동기회로의 출력신호를 외부전원전압 레벨과 접지레벨 사이에서 스윙하도록 변환시켜 출력하는 전압변환회로와; 상기 전압 변환회로의 출력신호를 변환하여 제1전압레벨과 외부 전원전압 레벨 사이에서 스윙하는 풀업 구동제어신호를 발생시키는 풀업 구동부와, 상기 전압 변환회로의 출력신호를 변환하여 접지레벨과 제2전압레벨 사이에서 스윙하는 풀다운 구동제어신호를 발생시키는 풀다운 구동부를 구비하는 출력 드라이버 구동회로와; 상기 풀업 구동제어신호에 응답하여 풀업 출력신호를 출력하 고, 상기 풀다운 구동제어신호에 응답하여 풀다운 출력신호를 출력하는 출력 드라이버 회로를 구비한다.According to an aspect of the present invention for achieving some of the above technical problems, an output buffer circuit according to the present invention includes a synchronization circuit for outputting an internal data signal in synchronization with a clock signal; A voltage conversion circuit for converting and outputting an output signal of the synchronization circuit swinging between an internal power supply voltage level and a ground level to swing between an external power supply voltage level and a ground level; A pull-up driver for converting an output signal of the voltage conversion circuit to generate a pull-up driving control signal swinging between a first voltage level and an external power supply voltage level, and converting an output signal of the voltage conversion circuit to a ground level and a second voltage. An output driver driving circuit having a pull-down driving unit for generating a pull-down driving control signal swinging between levels; And an output driver circuit outputting a pull-up output signal in response to the pull-up driving control signal and outputting a pull-down output signal in response to the pull-down driving control signal.

상기 제1전압레벨은 접지레벨보다 일정전압레벨이상 높은 전압레벨이며, 제2전압레벨은 상기 외부전원전압레벨보다 일정전압레벨이상 낮은 전압레벨 일 수 있다. 그리고, 상기 풀업구동부는, 외부전원전압 단자와 풀업 출력단자 사이에 연결되는 제1저항부와, 상기 외부전원전압 단자와 상기 풀업 출력단자 사이에 연결되어 제1논리 상태의 데이터 신호가 입력될 경우에 클로즈되는 제1스위치부와, 상기 풀업 출력단자에 일단이 연결되는 제2저항부와, 상기 제2저항부의 타단과 접지단자 사이에 연결되어 제2논리상태의 데이터 신호가 입력될 경우에 클로즈 되는 제2스위치부를 구비할 수 있으며, 상기 풀다운 구동부는, 외부전원전압 단자에 일단이 연결되어 상기 제1논리상태의 데이터 신호가 입력될 경우에 클로즈되는 제3스위치부와, 상기 제3스위치부의 타단과 풀다운 출력단자 사이에 연결되는 제3저항부와, 상기 접지단자와 상기 풀다운 출력단자 사이에 연결되는 제4저항부와, 상기 접지단자와 상기 풀다운 출력단자 사이에 연결되어 상기 제2논리 상태의 데이터 신호가 입력될 경우에 클로즈 되는 제4스위치부를 구비할 수 있다.The first voltage level may be a voltage level higher than a predetermined voltage level higher than the ground level, and the second voltage level may be a voltage level lower than a predetermined voltage level higher than the external power voltage level. The pull-up driver may include a first resistor connected between an external power supply voltage terminal and a pull-up output terminal, and a data signal in a first logic state connected between the external power supply voltage terminal and the pull-up output terminal. Is connected between the first switch unit closed to the second resistor unit, one end of which is connected to the pull-up output terminal, and the other end of the second resistor unit and the ground terminal to close the data signal in a second logical state. The pull-down driving unit may include a third switch unit which is closed when one end is connected to an external power supply voltage terminal and the data signal of the first logical state is input, and the third switch unit is closed. A third resistor connected between the other end and the pulldown output terminal, a fourth resistor connected between the ground terminal and the pulldown output terminal, the ground terminal and the pulldown output A fourth switch unit connected between the power terminals and closed when the data signal of the second logical state is input may be provided.

그리고, 상기 풀업 구동부는, 외부전원전압 단자와 풀업 출력단자 사이에 연결되어 상기 외부전원전압레벨과 접지레벨 사이에서 스윙하는 제1데이터 신호에 의해 구동되는 제1PMOS 트랜지스터와, 상기 풀업 출력단자와 일단이 연결되어 접지레벨과 상기 제2전압레벨 사이에서 스윙하는 제2데이터 신호에 의해 구동되는 제1NMOS 트랜지스터와, 상기 접지단자와 상기 제1NMOS 사이에 연결되어 상기 외부전 원전압레벨과 접지레벨 사이에서 스윙하는 상기 제1데이터 신호에 의해 구동되는 제2NMOS 트랜지스터를 구비할 수 있으며, 상기 풀다운 구동부는, 외부전원전압 단자에 일단이 연결되고 상기 외부전원전압레벨과 접지레벨 사이에서 스윙하는 상기 제1데이터 신호에 의해 구동되는 제2PMOS 트랜지스터와, 상기 제2PMOS 트랜지스터와 풀다운 출력단자 사이에 연결되고, 제1전압레벨과 외부전원전압레벨 사이에서 스윙하는 제3데이터 신호에 의해 구동되는 제3PMOS 트랜지스터와, 상기 풀다운 출력단자와 접지단자 사이에 연결되고, 상기 외부전원전압레벨과 접지레벨 사이에서 스윙하는 상기 제1데이터 신호에 의해 구동되는 제3NMOS 트랜지스터를 구비할 수 있다.The pull-up driving unit includes a first PMOS transistor connected between an external power supply voltage terminal and a pull-up output terminal and driven by a first data signal swinging between the external power supply voltage level and a ground level, and one end of the pull-up output terminal. A first NMOS transistor connected to the first NMOS transistor driven by a second data signal swinging between the ground level and the second voltage level, and connected between the ground terminal and the first NMOS to be connected between the external power voltage level and the ground level. And a second NMOS transistor driven by the first data signal swinging, wherein the pull-down driving unit is connected to an external power supply voltage terminal and swings between the external power supply voltage level and the ground level. A second PMOS transistor driven by a signal and connected between the second PMOS transistor and a pull-down output terminal; And a third PMOS transistor driven by a third data signal swinging between a first voltage level and an external power supply voltage level, between the pull-down output terminal and a ground terminal, between the external power supply voltage level and the ground level. And a third NMOS transistor driven by the first data signal swinging.

상기한 구조적 구성에 따르면, 전원전압의 변동에 따른 클럭신호가 인가되고 나서 유효 데이터가 출력되기까지의 딜레이 타임의 변화를 줄일 수 있게 된다.
According to the above structural configuration, it is possible to reduce the change in the delay time from the application of the clock signal according to the change of the power supply voltage to the output of the valid data.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, without any other intention than to provide a thorough understanding of the present invention to those skilled in the art.

이하에서 설명되는 본 발명의 일 실시예들은 전원전압의 변화에 따라 출력드라이버에 인가되는 입력전압을 조절하여 클럭신호(CLK)가 인가되고 나서 유효 데이터가 출력되기까지의 딜레이 타임(Tsac)의 변화를 줄일 수 있도록 하기 위한 출력드라이버 구동회로(도 1의 30)의 구현 예이다.According to one embodiment of the present invention described below, the change in the delay time Tsac until the valid data is output after the clock signal CLK is applied by adjusting the input voltage applied to the output driver according to the change in the power supply voltage. The implementation example of the output driver driving circuit 30 of FIG.

일반적으로 출력 드라이버 구동회로는 출력드라이버 회로의 풀업드라이버 회로를 구동시키기 위한 풀업 구동부와 풀다운 드라이버 회로를 구동시키기 위한 풀 다운 구동부로 구성된다. 여기서, 출력드라이버가 인버터 회로일 경우에는, 상기 풀업 구동부의 출력신호(DOK)는 상기 인버터 회로의 PMOS 트랜지스터를 구동하게 되며, 상기 풀 다운 구동부의 출력신호(DOKB)는 상기 인버터 회로의 NMOS 트랜지스터를 구동하게 된다. In general, the output driver driving circuit includes a pull-up driver for driving a pull-up driver circuit of the output driver circuit and a pull-down driver for driving a pull-down driver circuit. Here, when the output driver is an inverter circuit, the output signal DOK of the pull-up driving unit drives the PMOS transistor of the inverter circuit, and the output signal DOKB of the pull-down driving unit drives the NMOS transistor of the inverter circuit. To drive.

도 2 및 도 3은 출력 드라이버 회로를 구동하기 위한 본 발명의 일 실시예에 따른 풀업 구동부와 풀다운 구동부의 블록도를 나타낸 것이다.2 and 3 illustrate a block diagram of a pull-up driver and a pull-down driver according to an embodiment of the present invention for driving an output driver circuit.

도 2는 상기 풀업 구동부의 블록도이다.2 is a block diagram of the pull-up driving unit.

도 2에 도시된 바와 같이, 상기 풀업구동부(100)는, 외부전원전압(VDDQ) 단자(104)와 풀업 출력단자(DOK) 사이에 연결되는 제1저항부(110)와, 상기 외부전원전압(VDDQ) 단자(104)와 상기 풀업 출력단자(DOK) 사이에 연결되어 제1논리 상태의 데이터 신호(Data)가 입력될 경우에 클로즈되는 제1스위치부(140)와, 상기 풀업 출력단자(DOK)에 일단이 연결되는 제2저항부(120)와, 상기 제2저항부(120)의 타단과 접지(GND)단자(106) 사이에 연결되어 제2논리상태의 데이터 신호(Data)가 입력될 경우에 클로즈 되는 제2스위치부(130)를 구비한다.As shown in FIG. 2, the pull-up driving unit 100 includes a first resistor unit 110 connected between an external power supply voltage VDDQ terminal 104 and a pull-up output terminal DOK, and the external power supply voltage. A first switch unit 140 connected between a VDDQ terminal 104 and the pull-up output terminal DOK and closed when a data signal Data of a first logical state is input; DON) is connected between the second resistor unit 120, one end of which is connected to the DOK, and the other end of the second resistor unit 120 and the ground (GND) terminal 106, so that the data signal Data of the second logical state is The second switch unit 130 is closed when it is input.

상기 제1저항부(110) 및 제2저항부(120)는 일반적인 저항소자나 저항 역할을 하도록 구성된 다른 소자 등으로 구성될 수 있다. 예를 들면, MOS 트랜지스터 등을 이용하여 구성될 수 있다.The first resistor unit 110 and the second resistor unit 120 may be composed of a general resistance element or another element configured to act as a resistance. For example, it may be configured using a MOS transistor or the like.

상기 풀업 구동부(100)는 상기 전압 변환회로에서 변환된 데이터 신호(Data) 를, 종래의 접지레벨(GND)과 외부전원전압 레벨(VDDQ) 사이에서 스윙하도록 하여 출력하던 것과는 달리, 제1전압레벨(VSSH)과 외부 전원전압 레벨(VDDQ) 사이에서 스윙하도록 한다. 여기서 제1전압레벨(VSSH)은 상기 접지레벨(GND)보다 일정레벨의 전압이상 높은 전압을 말하며, 상기 외부 전원전압(VDDQ)의 변동에 따라 변화한다.The pull-up driving unit 100 does not swing the data signal Data converted by the voltage conversion circuit between the conventional ground level GND and the external power supply voltage level VDDQ, and outputs the first voltage level. Swing between (VSSH) and the external power supply voltage level (VDDQ). Here, the first voltage level VSSH refers to a voltage higher than the ground level GND by a predetermined level, and changes according to the change of the external power supply voltage VDDQ.

도 3은 상기 풀다운 구동부의 블록도이다.3 is a block diagram of the pull-down driving unit.

도 3에 도시된 바와 같이, 상기 풀다운 구동부(200)는, 외부전원전압(VDDQ) 단자(204)에 일단이 연결되어 상기 제1논리상태의 데이터 신호(Data)가 입력될 경우에 클로즈되는 제3스위치부(230)와, 상기 제3스위치부(230)의 타단과 풀다운 출력단자(DOKB) 사이에 연결되는 제3저항부(230)와, 상기 접지(GND)단자(206)와 상기 풀다운 출력단자(DOKB)사이에 연결되는 제4저항부(220)와, 상기 접지(GND)단자(206)와 상기 풀다운 출력단자(DOKB) 사이에 연결되어 상기 제2논리 상태의 데이터 신호(Data)가 입력될 경우에 클로즈 되는 제4스위치부(240)를 구비한다. As illustrated in FIG. 3, the pull-down driving unit 200 is closed when one end is connected to an external power supply voltage (VDDQ) terminal 204 and the data signal Data in the first logic state is input. A third resistor unit 230 connected between the third switch unit 230, the other end of the third switch unit 230, and the pull-down output terminal DOKB, and the ground (GND) terminal 206 and the pull-down; The fourth resistor unit 220 connected between the output terminal DOKB, and the ground (GND) terminal 206 and the pull-down output terminal (DOKB) is connected to the data signal (Data) of the second logical state When the input is provided with a fourth switch unit 240 is closed.

상기 제3저항부(210) 및 제4저항부(220)는 일반적인 저항소자나 저항 역할을 하도록 구성된 다른 소자 등으로 구성될 수 있다. 예를 들면, MOS 트랜지스터 등을 이용하여 구성될 수 있다. The third resistor portion 210 and the fourth resistor portion 220 may be formed of a general resistance element or another element configured to act as a resistance. For example, it may be configured using a MOS transistor or the like.

상기 풀다운 구동부(200)는 상기 전압 변환회로에서 변환된 데이터 신호(Data)를, 종래의 접지레벨(GND)과 외부전원전압 레벨(VDDQ) 사이에서 스윙하도록 하여 풀다운 구동제어신호로 출력하던 것과는 달리, 상기 풀다운 구동제어신호가 접지레벨(GND)과 제2전압레벨(VDDL) 사이에서 스윙하도록 한다. 여기서 제2전압레벨(VDDL)은 상기 외부전원전압레벨(VDDQ)보다 일정레벨의 전압이상 낮은 전압을 말 하며, 상기 외부 전원전압(VDDQ)의 변동에 따라 변화한다.The pull-down driver 200 swings the data signal Data converted by the voltage conversion circuit between the conventional ground level GND and the external power supply voltage level VDDQ to output the pull-down driving control signal. The pull-down driving control signal swings between the ground level GND and the second voltage level VDDL. Here, the second voltage level VDDL refers to a voltage lower than the external power supply voltage level VDDQ by a predetermined level, and changes according to the change of the external power supply voltage VDDQ.

도 4는 상기 도 2의 구현 회로의 예를 나타낸 것이다. 4 illustrates an example of the implementation circuit of FIG. 2.

도 4에 도시된 바와 같이, 상기 제1저항부(110)는 PMOS트랜지스터들(P102,P104)로 구성되는 데, 외부전원전압(VDDQ) 단자에 일단이 연결되는 다이오드 구조의 PMOS 트랜지스터(P102)와 상기 PMOS 트랜지스터(P102)와 풀업 출력단자(DOK) 사이에 연결되고 접지(GND) 단자에 게이트가 연결되는 PMOS 트랜지스터(P104)를 구비한다.As shown in FIG. 4, the first resistor unit 110 is formed of PMOS transistors P102 and P104. The PMOS transistor P102 having a diode structure having one end connected to an external power supply voltage VDDQ terminal. And a PMOS transistor P104 connected between the PMOS transistor P102 and the pull-up output terminal DOK and having a gate connected to the ground GND terminal.

상기 제1스위치부(140)는 상기 외부전원전압(VDDQ) 단자와 상기 풀업 출력단자(DOK) 사이에 연결되고, 제1논리 상태의 데이터 신호(예를 들면, 데이터'0') 가 게이트로 입력될 경우에 턴온되도록 하는 PMOS 트랜지스터(P106)를 구비한다. 상기 PMOS 트랜지스터(P106)는 접지레벨(GND)의 데이터 신호(예를 들면, 데이터 '0')가 입력되면 클로즈 되고 외부전원전압 레벨(VDDQ)을 가지는 데이터 신호(예를 들면, 데이터'1')가 입력될 경우에는 오픈되어 있는 스위칭 역할을 수행한다.The first switch unit 140 is connected between the external power supply voltage VDDQ terminal and the pull-up output terminal DOK, and a data signal (for example, data '0') of a first logic state is connected to a gate. PMOS transistor P106 is turned on when inputted. The PMOS transistor P106 is closed when a data signal of the ground level GND (for example, data '0') is input and has a data signal (for example, data '1' having an external power supply voltage level VDDQ). If) is input, it performs the open switching role.

상기 제2저항부(120)는 통상적인 저항소자(R)로 구성된다.The second resistor unit 120 is composed of a conventional resistance element (R).

상기 제2스위치부(130)는 상기 제2저항부(120)의 타단과 접지(GND)단자 사이에 연결되며 제2논리상태의 데이터 신호(예를 들면, 데이터 '1')가 게이트로 입력될 경우에 턴 온되는 NMOS 트랜지스터(N104)를 구비한다. 상기 NMOS 트랜지스터(N104)는 외부전원전압 레벨(VDDQ)을 가지는 데이터 신호(예를 들면, 데이터'1')가 입력되면 클로즈 되고 접지레벨(GND)의 데이터 신호(예를 들면, 데이터 '0')가 입력되면 오픈되는 스위칭 소자로서 기능한다.The second switch unit 130 is connected between the other end of the second resistor unit 120 and the ground (GND) terminal, and a data signal (eg, data '1') in a second logic state is input to the gate. NMOS transistor N104, which is turned on if desired. The NMOS transistor N104 is closed when a data signal (for example, data '1') having an external power supply voltage level VDDQ is input, and a data signal (for example, data '0') of the ground level GND. It functions as a switching element that opens when a) is input.

상기 도 4에 제시된 풀업구동부의 동작을 살펴보면, 우선 접지레벨(GND)의 데이터 신호(Data, 예를 들어 데이터 '0')가 입력된다고 가정하면, 상기 제1스위치부(140)는 클로즈되고 상기 제2스위치부(130)는 오픈된다. 따라서 상기 풀업출력단자(DOK)에서는 외부전원전압 레벨(VDDQ)의 풀업 구동제어신호가 출력된다.Referring to the operation of the pull-up driver shown in FIG. 4, first, assuming that a data signal Data (eg, data '0') of the ground level GND is input, the first switch unit 140 is closed and the The second switch unit 130 is open. Accordingly, the pull-up output terminal DOK outputs a pull-up driving control signal having an external power supply voltage level VDDQ.

다음으로, 외부전원전압 레벨(VDDQ)의 데이터 신호(Data, 예를들어 데이터'1')가 입력되면, 상기 제1스위치부(140)는 오픈되고 상기 제2스위치부(130)는 클로즈 된다. 이에 따라, 상기 제1저항부(110)와 상기 제2저항부(120)의 전압분배에 의하여 상기 풀업출력단자(DOK)에서는 제1전압레벨(VSSH)의 풀업 구동제어신호가 출력된다.  Next, when the data signal Data (eg, data '1') of the external power supply voltage level VDDQ is input, the first switch unit 140 is opened and the second switch unit 130 is closed. . Accordingly, the pull-up driving control signal of the first voltage level VSSH is output from the pull-up output terminal DOK by the voltage distribution between the first resistor unit 110 and the second resistor unit 120.

여기서, 출력드라이버가 인버터 회로일 경우에는, 상기 풀업 구동부의 풀업 구동 제어신호에 의해서 구동되는 PMOS 트랜지스터는 완전히 턴온 되지 않으며 일정한 값의 딜레이를 가지도록 조절된다.Here, when the output driver is an inverter circuit, the PMOS transistor driven by the pull-up drive control signal of the pull-up driver is not turned on completely and is adjusted to have a constant value of delay.

도 5는 상기 도 3의 구현 회로의 예를 나타낸 것이다. 5 illustrates an example of the implementation circuit of FIG. 3.

도 5에 도시된 바와 같이, 상기 제3저항부는 저항소자(R1)를 구비한다.As shown in FIG. 5, the third resistor unit includes a resistor R1.

상기 제4저항부(220)는 다이오드 구조의 NMOS트랜지스터들(N202,N204)과 저항소자(R2)를 구비하는 데, 접지(GND) 단자에 일단이 연결되는 다이오드 구조의 NMOS 트랜지스터(N202)와 풀다운 출력단자(DOKB)에 일단이 연결된 상기 저항소자(R2)와 상기 NMOS 트랜지스터(N202)의 타단과 상기 저항소자(R2)의 타단 사이에 연결되는 NMOS 트랜지스터(N204)를 구비한다.The fourth resistor unit 220 includes NMOS transistors N202 and N204 and a resistor R2 having a diode structure, and an NMOS transistor N202 having a diode structure having one end connected to a ground (GND) terminal. An NMOS transistor N204 connected between the resistor element R2 and one end of the NMOS transistor N202 and the other end of the resistor R2 is connected to a pull-down output terminal DOKB.

상기 제3스위치부(230)는 상기 외부전원전압(VDDQ) 단자와 상기 풀다운 출력 단자(DOKB) 사이에 연결되고, 제1논리 상태의 데이터 신호(예를 들면, 데이터'0') 가 게이트로 입력될 경우에 턴 온되도록 하는 PMOS 트랜지스터(P202)를 구비한다. 상기 PMOS 트랜지스터(P202)는 접지레벨(GND)의 데이터 신호(예를 들면, 데이터 '0')가 입력되면 클로즈 되고 외부전원전압 레벨(VDDQ)을 가지는 데이터 신호(예를 들면, 데이터'1')가 입력될 경우에는 오픈되어 있는 스위칭 역할을 수행한다.The third switch unit 230 is connected between the external power supply voltage VDDQ terminal and the pull-down output terminal DOKB, and a data signal (eg, data '0') of a first logic state is connected to a gate. PMOS transistor P202 is turned on when inputted. The PMOS transistor P202 is closed when a data signal of the ground level GND (for example, data '0') is input and has a data signal (for example, data '1' having an external power supply voltage level VDDQ). If) is input, it performs the open switching role.

상기 제4스위치부(240)는 제2논리상태의 데이터 신호(예를 들면, 데이터 '1')가 게이트로 입력될 경우에 턴 온되는 NMOS 트랜지스터(N206)를 구비한다. 상기 NMOS 트랜지스터(N206)는 외부전원전압 레벨(VDDQ)을 가지는 데이터 신호(예를 들면, 데이터'1')가 입력되면 클로즈 되고 접지레벨(GND)의 데이터 신호(예를 들면, 데이터 '0')가 입력되면 오픈되는 스위칭 소자로서 기능한다.The fourth switch unit 240 includes an NMOS transistor N206 that is turned on when the data signal of the second logical state (eg, data '1') is input to the gate. The NMOS transistor N206 is closed when a data signal (for example, data '1') having an external power supply voltage level VDDQ is input, and a data signal of a ground level GND (for example, data '0'). It functions as a switching element that opens when a) is input.

상기 도 5에 제시된 풀다운 구동부의 동작을 살펴보면, 우선 접지레벨(GND)의 데이터 신호(Data, 예를 들어 데이터 '0')가 입력된다고 가정하면, 상기 제3스위치부(230)는 클로즈되고 상기 제4스위치부(130)는 오픈된다. 이에 따라, 상기 제3저항부(210)와 상기 제4저항부(220)의 전압분배에 의하여 상기 풀다운 출력단자(DOKB)에서는 제2전압레벨(VDDL)의 풀다운 구동제어신호가 출력된다.Referring to the operation of the pull-down driving unit shown in FIG. 5, assuming that a data signal Data (eg, data '0') of the ground level GND is input, the third switch unit 230 is closed and the The fourth switch unit 130 is open. Accordingly, the pull-down driving control signal of the second voltage level VDDL is output from the pull-down output terminal DOKB by the voltage distribution between the third resistor unit 210 and the fourth resistor unit 220.

다음으로, 외부전원전압 레벨(VDDQ)의 데이터 신호(Data, 예를 들어 데이터'1')가 입력되면, 상기 제3스위치부(230)는 오픈되고 상기 제4스위치부(240)는 클로즈 된다. 이에 따라 상기 풀다운 출력단자(DOKB)에서는 접지레벨(GND)의 풀다운 구동제어신호가 출력된다. Next, when the data signal Data (eg, data '1') of the external power supply voltage level VDDQ is input, the third switch unit 230 is opened and the fourth switch unit 240 is closed. . Accordingly, the pull-down drive control signal of the ground level GND is output from the pull-down output terminal DOKB.

여기서, 출력드라이버가 인버터 회로일 경우에는, 상기 풀다운 구동부의 풀 다운 구동제어신호에 의해서 구동되는 NMOS 트랜지스터는 완전히 턴 온 되지 않으며 일정한 값의 딜레이를 가지도록 조절된다.Here, when the output driver is an inverter circuit, the NMOS transistor driven by the pull-down drive control signal of the pull-down driver is not turned on completely and is adjusted to have a constant value of delay.

도 6은 상기 종래의 출력버퍼회로와 본 발명의 일 실시예인 도 4 및 도 5의 회로를 적용한 출력버퍼회로에서의 클럭신호(CLK)가 인가되고 나서 유효 데이터가 출력되기까지의 외부전원전압(VDDQ) 변화에 따른 딜레이 타임(Tsac)의 변화를 도시한 그래프이다. FIG. 6 is a diagram illustrating an external power supply voltage from a clock signal CLK applied to the conventional output buffer circuit and the output buffer circuit to which the circuits of FIGS. 4 and 5 are applied. VDDQ) is a graph showing the change in delay time (Tsac) according to the change.

도 6에 도시된 바와 같이, 종래의 출력버퍼회로는, 외부전원전압(VDDQ)이 로우 레벨에서 하이 레벨로 변동시의 딜레이 타임의 변화를 나타낸 그래프(340)에서는 외부전원전압(VDDQ)이 1.4 V 에서 3.6V 까지 변화시에 약 451ps의 딜레이 타임(Tsac)의 변화를 보이고, 외부전원전압 레벨(VDDQ)이 하이레벨에서 로우레벨로의 변동시의 딜레이 타임의 변화를 나타낸 그래프(330)에서는 외부전원전압(VDDQ)이 3.6 V 에서 1.4 V 까지 변동시에는 약 223.6ps의 딜레이 타임의 변화를 보임을 알 수 있다. 이에 비하여 본 발명의 일 실시예인 도 4 및 도 5의 회로를 적용한 출력버퍼회로에서는, 외부전원전압(VDDQ)이 로우 레벨에서 하이레벨로 변동시의 딜레이 타임의 변화를 나타낸 그래프(310) 에서는 외부전원전압(VDDQ)이 1.4 V 에서 3.6 V 까지 변화시에 약 119.2ps의 딜레이타임(Tsac)의 변화를 보이고, 외부전원전압 레벨(VDDQ)이 하이레벨에서 로우레벨로의 변동시의 딜레이 타임의 변화를 나타낸 그래프(320)에서는 외부전원전압(VDDQ)이 3.6 V 에서 1.4 V 까지 변동시에는 약 61.4ps의 딜레이 타임의 변화를 보임을 알 수 있다. 따라서, 본 발명의 일 실시예에 따른 출력버퍼회로에서는 딜레이 타임의 변화를 종래의 딜레이 타임의 변화의 1/4배로 더 개선시킬 수 있게 된다. As shown in FIG. 6, in the conventional output buffer circuit, the external power supply voltage VDDQ is 1.4 in a graph 340 showing a change in delay time when the external power supply voltage VDDQ changes from a low level to a high level. In the graph 330 showing a change in delay time Tsac of about 451 ps when changing from V to 3.6 V, and a change in delay time when the external power supply voltage level VDDQ changes from a high level to a low level. When the external power supply voltage (VDDQ) is changed from 3.6 V to 1.4 V, the delay time is about 223.6 ps. On the other hand, in the output buffer circuit to which the circuit of Figs. 4 and 5 is applied, which is an embodiment of the present invention, a graph 310 showing a change in delay time when the external power supply voltage VDDQ changes from a low level to a high level is external. When the power supply voltage VDDQ changes from 1.4 V to 3.6 V, the delay time Tsac changes by about 119.2 ps, and the delay time when the external power supply voltage level VDDQ changes from high level to low level is changed. In the graph 320 showing the change, when the external power supply voltage VDDQ varies from 3.6 V to 1.4 V, a delay time of about 61.4 ps is shown. Therefore, in the output buffer circuit according to an embodiment of the present invention, it is possible to further improve the change of the delay time by 1/4 times the change of the conventional delay time.

도 7 및 도 8은 출력 드라이버 회로를 구동하기 위한 본 발명의 다른 실시예에 따른 풀업 구동부와 풀다운 구동부의 회로도를 나타낸 것으로, 추가 전류 소모를 줄이기 위한 것이다. 이하에서 설명되는 제1데이터 신호(Data1), 제2데이터 신호(Data2), 및 제3데이터 신호(Data3)는 전압레벨의 차이가 있을 뿐 하이 레벨에서 로우 레벨로의 천이나 로우레벨에서 하이레벨로의 천이는 동시에 일어난다.7 and 8 illustrate circuit diagrams of a pull-up driving unit and a pull-down driving unit according to another embodiment of the present invention for driving an output driver circuit to reduce additional current consumption. The first data signal Data1, the second data signal Data2, and the third data signal Data3, which will be described below, have a difference in voltage level, but a transition from a high level to a low level or a low level to a high level. Roh's transition takes place simultaneously.

도 7은 풀업 구동부를 나타낸 회로도이다.7 is a circuit diagram illustrating a pull-up driving unit.

도 7에 도시된 바와 같이, 상기 풀업 구동부(400)는, 제1PMOS 트랜지스터(P402), 2개의 제1 및 제2NMOS 트랜지스터(N402,N404)를 구비한다.As illustrated in FIG. 7, the pull-up driving unit 400 includes a first PMOS transistor P402 and two first and second NMOS transistors N402 and N404.

상기 제1PMOS 트랜지스터(P402)는 외부전원전압(VDDQ) 단자와 풀업 출력단자(DOK) 사이에 연결되어 상기 외부전원전압레벨(VDDQ)과 접지레벨(GND) 사이에서 스윙하는 제1데이터 신호(Data1)에 의해 구동된다.The first PMOS transistor P402 is connected between an external power supply voltage VDDQ terminal and a pull-up output terminal DOK to swing between the external power supply voltage level VDDQ and a ground level GND. Driven by).

상기 제1NMOS 트랜지스터(N402)는 풀업 출력단자(DOK)와 상기 제2NMOS 트랜지스터(N404) 사이에 연결되어 접지레벨(GND)과 상기 제2전압레벨(VDDL) 사이에서 스윙하는 제2데이터 신호(Data2)에 의해 구동된다. 여기서 상기 제2전압레벨(VDDL)은 상기 외부전원전압레벨(VDDQ)의 변동에 따라 변화하는 전압 레벨이 아니라 고정되어 있는 전압레벨이며 상기 외부전원전압레벨(VDDQ)보다 일정레벨의 전압 이상 낮은 전압레벨이다. 예를 들면 내부전원전압의 레벨을 가질 수 있다.The first NMOS transistor N402 is connected between a pull-up output terminal DOK and the second NMOS transistor N404 to swing between a ground level GND and the second voltage level VDDL. Driven by). Here, the second voltage level VDDL is not a voltage level that changes according to the variation of the external power supply voltage level VDDQ, but a fixed voltage level, and is lower than a voltage of a predetermined level or more than the external power supply voltage level VDDQ. Level. For example, it may have a level of an internal power supply voltage.

상기 제2NMOS 트랜지스터(N404)는 상기 접지(GND)단자와 상기 제1NMOS 트랜지스터(N402) 사이에 연결되어 상기 외부전원전압레벨(VDDQ)과 접지레벨(GND) 사이 에서 스윙하는 상기 제1데이터 신호(Data1)에 의해 구동된다.The second NMOS transistor N404 is connected between the ground GND terminal and the first NMOS transistor N402 to swing the first data signal V between the external power supply voltage level VDDQ and the ground level GND. Driven by Data1).

상기 도 7에 제시된 풀업 구동부의 동작을 살펴보면 다음과 같다.Looking at the operation of the pull-up driving unit shown in FIG. 7 as follows.

우선, 제1논리 상태의 데이터 신호(예를 들면, 데이터 '0')가 입력된다고 가정하면, 제1데이터 신호(Data1) 및 제2데이터 신호(Data2)는 접지레벨(GND)을 가진다. 상기 제1데이터 신호(Data1)에 의해서 상기 제1PMOS 트랜지스터(P402)는 턴 온되고 상기 제2NMOS 트랜지스터(N404)는 턴 오프된다. 또한 제2 데이터 신호(Data2)에 의해서 상기 제1NMOS 트랜지스터(N402)가 턴 오프된다. 이에 따라 상기 풀업 출력단자(DOK)에는 외부전원전압 레벨(VDDQ)의 풀업 구동제어신호가 출력된다.First, assuming that a data signal (eg, data '0') of a first logical state is input, the first data signal Data1 and the second data signal Data2 have a ground level GND. The first PMOS transistor P402 is turned on and the second NMOS transistor N404 is turned off by the first data signal Data1. In addition, the first NMOS transistor N402 is turned off by the second data signal Data2. Accordingly, the pull-up driving control signal of the external power supply voltage level VDDQ is output to the pull-up output terminal DOK.

다음으로 제2논리 상태의 데이터 신호(예를 들면, 데이터 '1')가 입력된다고 가정하면, 제1데이터 신호(Data1)는 외부전원전압레벨(VDDQ)을 가지고 제2데이터 신호(Data2)는 고정된 제2전압레벨(VDDL)을 가진다. 상기 제1데이터 신호(Data1)에 의해서 상기 제1PMOS 트랜지스터(P402)는 턴 오프 되고 상기 제2NMOS 트랜지스터(N404)는 턴 온 상태에 이르게 된다. 또한 제2데이터 신호(Data2)에 의해서 상기 제1NMOS 트랜지스터(N402)는 완전히 턴 온 상태에는 이르지 않고 거의 턴 온 상태에 유사한 상태에 이르게 된다. 이에 따라, 상기 풀업 출력단자(DOK)에는 접지레벨(GND)의 전압보다 일정레벨이상 높은 전압인 제1전압 레벨(VSSH)의 풀업 구동제어신호가 출력되게 된다. Next, assuming that a data signal of a second logic state (for example, data '1') is input, the first data signal Data1 has an external power supply voltage level VDDQ and the second data signal Data2 It has a fixed second voltage level VDDL. The first PMOS transistor P402 is turned off and the second NMOS transistor N404 is turned on by the first data signal Data1. In addition, the first NMOS transistor N402 is brought to a state similar to the turn-on state without being completely turned on by the second data signal Data2. Accordingly, the pull-up driving control signal of the first voltage level VSSH, which is a voltage higher than the voltage of the ground level GND by a predetermined level or more, is output to the pull-up output terminal DOK.

여기서, 출력드라이버가 인버터 회로일 경우에는, 상기 풀업 구동부(400)의 풀업 구동제어신호에 의해서 구동되는 PMOS 트랜지스터는 완전히 턴온 되지 않고 일정한 값의 딜레이를 가지도록 조절된다.In this case, when the output driver is an inverter circuit, the PMOS transistor driven by the pull-up driving control signal of the pull-up driving unit 400 is adjusted to have a constant value of delay without being completely turned on.

도 8은 풀다운 구동부를 나타낸 회로도이다.8 is a circuit diagram illustrating a pull-down driver.

도 8에 도시된 바와 같이, 상기 풀다운 구동부(500)는, 제2PMOS 트랜지스터(P502), 제3PMOS 트랜지스터(P504) 및 제3NMOS 트랜지스터(N502)를 구비한다.As illustrated in FIG. 8, the pull-down driver 500 includes a second PMOS transistor P502, a third PMOS transistor P504, and a third NMOS transistor N502.

상기 제2PMOS 트랜지스터(P502)는 외부전원전압(VDDQ) 단자와 상기 제3PMOS 트랜지스터(P504) 사이에 연결되어 상기 외부전원전압레벨(VDDQ)과 접지레벨(GND) 사이에서 스윙하는 제1데이터 신호(Data1)에 의해 구동된다.The second PMOS transistor P502 is connected between an external power supply voltage VDDQ terminal and the third PMOS transistor P504 to swing between the external power supply voltage level VDDQ and the ground level GND. Driven by Data1).

상기 제3PMOS 트랜지스터(P504)는 상기 제2PMOS 트랜지스터(P502)와 풀다운 출력단자(DOKB) 사이에 연결되어 제1전압 레벨(VSSH)과 외부전원전압레벨(VDDQ) 사이에서 스윙하는 제3데이터 신호(Data3)에 의해 구동된다. 여기서 상기 제1전압 레벨(VSSH)은 상기 외부전원전압(VDDQ)의 변동에 따라 변화하는 전압 레벨이 아니라 고정되어 있는 전압레벨이며 상기 접지레벨(GND)보다 일정레벨의 전압 이상 높은 전압레벨이다. The third PMOS transistor P504 is connected between the second PMOS transistor P502 and the pull-down output terminal DOKB and swings between the first voltage level VSSH and the external power supply voltage level VDDQ. Driven by Data3). The first voltage level VSSH is not a voltage level that varies with the change of the external power supply voltage VDDQ, but is a fixed voltage level and is a voltage level higher than a predetermined level above the ground level GND.

상기 제3NMOS 트랜지스터(N502)는 상기 접지(GND)단자와 상기 풀다운 출력단자(DOKB) 사이에 연결되어 상기 외부전원전압레벨(VDDQ)과 접지레벨(GND) 사이에서 스윙하는 상기 제1데이터 신호(Data1)에 의해 구동된다.The third NMOS transistor N502 is connected between the ground GND terminal and the pull-down output terminal DOKB to swing the first data signal V between the external power supply voltage level VDDQ and the ground level GND. Driven by Data1).

상기 도 8에 제시된 풀다운 구동부(500)의 동작을 살펴보면 다음과 같다.Looking at the operation of the pull-down driving unit 500 shown in FIG. 8 as follows.

우선, 제1논리 상태의 데이터 신호(예를 들면, 데이터 '0')가 입력된다고 가정하면, 제1데이터 신호(Data1)는 접지레벨(GND)을 가지고 제3데이터 신호(Data3)는 제1전압레벨(VSSH)을 가진다. 상기 제1데이터 신호(Data1)에 의해서 상기 제2PMOS 트랜지스터(P502)는 턴 온되고 상기 제3NMOS 트랜지스터(N502)는 턴 오프된 다. 또한 제3데이터 신호(Data3)에 의해서 상기 제3PMOS 트랜지스터(N504)는 완전히 턴 오프된 상태가 아닌 거의 턴 오프 상태에 가까운 상태가 된다. 이에 따라 상기 풀다운 출력단자(DOKB)에는 제2전압레벨(VDDL)의 풀다운 구동제어신호가 출력된다.First, assuming that a data signal (eg, data '0') of a first logical state is input, the first data signal Data1 has a ground level GND and the third data signal Data3 has a first value. Has a voltage level VSSH. The second PMOS transistor P502 is turned on by the first data signal Data1 and the third NMOS transistor N502 is turned off. In addition, the third PMOS transistor N504 is in a state close to the turn-off state rather than being completely turned off by the third data signal Data3. Accordingly, the pull-down driving control signal of the second voltage level VDDL is output to the pull-down output terminal DOKB.

다음으로 제2논리 상태의 데이터 신호(예를 들면, 데이터 '1')가 입력된다고 가정하면, 제1데이터 신호(Data1) 및 제3데이터 신호(Data3)는 외부전원전압레벨(VDDQ)을 가진다. 상기 제1데이터 신호(Data1)에 의해서 상기 제2PMOS 트랜지스터(P502)는 턴 오프 되고 상기 제3NMOS 트랜지스터(N502)는 턴 온 상태에 이르게 된다. 또한 제3데이터 신호(Data3)에 의해서 상기 제3PMOS 트랜지스터(P502)는 턴 오프 된다. 이에 따라, 상기 풀다운 출력단자(DOKB)에는 접지레벨(GND)의 풀다운 구동제어신호가 출력되게 된다.Next, assuming that a data signal (eg, data '1') of a second logic state is input, the first data signal Data1 and the third data signal Data3 have an external power supply voltage level VDDQ. . The second PMOS transistor P502 is turned off and the third NMOS transistor N502 is turned on by the first data signal Data1. In addition, the third PMOS transistor P502 is turned off by the third data signal Data3. Accordingly, the pull-down driving control signal of the ground level GND is output to the pull-down output terminal DOKB.

여기서, 출력드라이버가 인버터 회로일 경우에는, 상기 풀다운 구동부(500)의 풀다운 구동제어신호에 의해서 구동되는 NMOS 트랜지스터는 완전히 턴 온 되지 않으며 일정한 값의 딜레이를 가지도록 조절된다.Here, when the output driver is an inverter circuit, the NMOS transistor driven by the pull-down driving control signal of the pull-down driver 500 is not turned on completely and is adjusted to have a constant value of delay.

도 9는 상기 종래의 출력버퍼회로와 본 발명의 다른 실시예인 도 7 및 도 8의 회로를 적용한 출력버퍼회로에서의 클럭신호(CLK)가 인가되고 나서 유효 데이터가 출력되기까지의 외부전원전압(VDDQ) 변화에 따른 딜레이 타임(Tsac)의 변화를 도시한 그래프이다. FIG. 9 is a diagram illustrating an external power supply voltage from a clock signal CLK applied to the conventional output buffer circuit and the output buffer circuit to which the circuits of FIGS. VDDQ) is a graph showing the change in delay time (Tsac) according to the change.

도 9에 도시된 바와 같이, 종래의 출력버퍼회로는, 외부전원전압(VDDQ)이 로우 레벨에서 하이레벨로 변동시의 딜레이 타임의 변화를 나타낸 그래프(640)에서는 외부전원전압(VDDQ)이 1.4 V 에서 3.6V 까지 변화시에 약 451ps의 딜레이 타임(Tsac)의 변화를 보이고, 외부전원전압 레벨(VDDQ)이 하이레벨에서 로우레벨로의 변동시의 딜레이 타임의 변화를 나타낸 그래프(630)에서는 외부전원전압(VDDQ)이 3.6 V 에서 1.4 V 까지 변동시에는 약 223.6ps의 딜레이 타임의 변화를 보임을 알 수 있다. 이에 비하여 본 발명의 다른 실시예인 도 7 및 도 8의 회로를 적용한 출력버퍼회로에서는, 외부전원전압(VDDQ)이 로우 레벨에서 하이레벨로 변동시의 딜레이 타임의 변화를 나타낸 그래프(610)에서는 외부전원전압(VDDQ)이 1.4 V 에서 3.6 V 까지 변화시에 약 254.4ps의 딜레이타임(Tsac)의 변화를 보이고, 외부전원전압 레벨(VDDQ)이 하이레벨에서 로우레벨로의 변동시의 딜레이 타임의 변화를 나타낸 그래프(320)에서는 외부전원전압(VDDQ)이 3.6 V 에서 1.4 V 까지 변동시에는 약 191.2ps의 딜레이 타임의 변화를 보임을 알 수 있다. 따라서, 본 발명의 다른 실시예에 따른 출력버퍼회로에서는 딜레이 타임의 변화를 종래의 딜레이 타임의 변화의 1/2배로 더 개선시킬 수 있게 된다. As shown in FIG. 9, in the conventional output buffer circuit, the external power supply voltage VDDQ is 1.4 in a graph 640 showing a change in delay time when the external power supply voltage VDDQ changes from a low level to a high level. In the graph 630 showing a change in delay time Tsac of about 451 ps when changing from V to 3.6 V, and a change in delay time when the external power supply voltage level VDDQ changes from a high level to a low level. When the external power supply voltage (VDDQ) is changed from 3.6 V to 1.4 V, the delay time is about 223.6 ps. On the other hand, in the output buffer circuit to which the circuit of FIGS. 7 and 8, which is another embodiment of the present invention, is applied, a graph 610 showing a change in delay time when the external power supply voltage VDDQ changes from a low level to a high level is external. When the power supply voltage VDDQ changes from 1.4 V to 3.6 V, the delay time Tsac changes by about 254.4 ps, and when the external power supply voltage level VDDQ changes from high level to low level, In the graph 320 showing the change, it can be seen that when the external power supply voltage VDDQ varies from 3.6 V to 1.4 V, a delay time of about 191.2 ps is shown. Therefore, in the output buffer circuit according to another embodiment of the present invention, it is possible to further improve the change in the delay time by 1/2 times the change in the conventional delay time.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.The description of the above embodiments is merely given by way of example with reference to the drawings for a more thorough understanding of the present invention, and should not be construed as limiting the present invention. In addition, it will be apparent to those skilled in the art that various changes and modifications can be made without departing from the basic principles of the present invention. For example, it is clear that in other cases, the internal configuration of the circuit may be changed or the internal components of the circuit may be replaced with other equivalent elements.

이상 설명한 바와 같이, 본 발명에 따르면 출력드라이버 회로를 구동하는 풀업 및 풀다운 구동제어신호의 전압레벨을 조절함에 의하여 전원전압의 변동에 따른 클럭신호가 인가되고 나서 유효 데이터가 출력되기까지의 딜레이 타임의 변화를 줄일 수 있게 된다.As described above, according to the present invention, by adjusting the voltage levels of the pull-up and pull-down driving control signals for driving the output driver circuit, the delay time from the application of the clock signal according to the change in the power supply voltage to the output of the valid data is determined. Changes can be reduced.

Claims (6)

출력버퍼회로에 있어서:In the output buffer circuit: 내부 데이터 신호를 클럭 신호에 동기시켜 출력하는 동기회로와;A synchronization circuit for outputting the internal data signal in synchronization with a clock signal; 내부전원전압 레벨과 접지레벨 사이를 스윙하는 상기 동기회로의 출력신호를 외부전원전압 레벨과 접지레벨 사이에서 스윙하도록 변환시켜 출력하는 전압변환회로와;A voltage conversion circuit for converting and outputting an output signal of the synchronization circuit swinging between an internal power supply voltage level and a ground level to swing between an external power supply voltage level and a ground level; 상기 전압 변환회로의 출력신호를 변환하여 제1전압레벨과 외부 전원전압 레벨 사이에서 스윙하는 풀업 구동제어신호를 발생시키는 풀업 구동부와, 상기 전압 변환회로의 출력신호를 변환하여 접지레벨과 제2전압레벨 사이에서 스윙하는 풀다운 구동제어신호를 발생시키는 풀다운 구동부를 구비하는 출력 드라이버 구동회로와;A pull-up driver for converting an output signal of the voltage conversion circuit to generate a pull-up driving control signal swinging between a first voltage level and an external power supply voltage level, and converting an output signal of the voltage conversion circuit to a ground level and a second voltage. An output driver driving circuit having a pull-down driving unit for generating a pull-down driving control signal swinging between levels; 상기 풀업 구동제어신호에 응답하여 풀업 출력신호를 출력하고, 상기 풀다운 구동제어신호에 응답하여 풀다운 출력신호를 출력하는 출력 드라이버 회로를 구비함을 특징으로 하는 출력버퍼회로.And an output driver circuit outputting a pull-up output signal in response to the pull-up driving control signal and outputting a pull-down output signal in response to the pull-down driving control signal. 제1항에 있어서,The method of claim 1, 상기 제1전압레벨은 접지레벨보다 일정전압레벨이상 높은 전압레벨이며, 제2전압레벨은 상기 외부전원전압레벨보다 일정전압레벨이상 낮은 전압레벨 임을 특징 으로 하는 출력버퍼회로.And the first voltage level is a voltage level higher than a predetermined voltage level higher than the ground level, and the second voltage level is a voltage level lower than a predetermined voltage level lower than the external power supply voltage level. 제2항에 있어서, 상기 풀업구동부는,The method of claim 2, wherein the pull-up driving unit, 외부전원전압 단자와 풀업 출력단자 사이에 연결되는 제1저항부와,A first resistor connected between the external power supply voltage terminal and the pull-up output terminal; 상기 외부전원전압 단자와 상기 풀업 출력단자 사이에 연결되어 제1논리 상태의 데이터 신호가 입력될 경우에 클로즈되는 제1스위치부와,A first switch unit connected between the external power supply voltage terminal and the pull-up output terminal and closed when a data signal in a first logic state is input; 상기 풀업 출력단자에 일단이 연결되는 제2저항부와,A second resistor unit having one end connected to the pull-up output terminal; 상기 제2저항부의 타단과 접지단자 사이에 연결되어 제2논리상태의 데이터 신호가 입력될 경우에 클로즈 되는 제2스위치부를 구비함을 특징으로 하는 출력버퍼회로. And a second switch unit connected between the other end of the second resistor unit and the ground terminal to be closed when a data signal in a second logical state is input. 제3항에 있어서, 상기 풀다운 구동부는,The method of claim 3, wherein the pull-down driving unit, 외부전원전압 단자에 일단이 연결되어 상기 제1논리상태의 데이터 신호가 입력될 경우에 클로즈되는 제3스위치부와, A third switch unit having one end connected to an external power supply voltage terminal and closed when the data signal of the first logic state is input; 상기 제3스위치부의 타단과 풀다운 출력단자 사이에 연결되는 제3저항부와,A third resistor unit connected between the other end of the third switch unit and the pull-down output terminal; 상기 접지단자와 상기 풀다운 출력단자 사이에 연결되는 제4저항부와,A fourth resistor connected between the ground terminal and the pull-down output terminal; 상기 접지단자와 상기 풀다운 출력단자 사이에 연결되어 상기 제2논리 상태의 데이터 신호가 입력될 경우에 클로즈 되는 제4스위치부를 구비함을 특징으로 하 는 출력버퍼회로.And a fourth switch unit connected between the ground terminal and the pull-down output terminal and closed when the data signal of the second logic state is input. 제2항에 있어서, 상기 풀업 구동부는,The method of claim 2, wherein the pull-up driving unit, 외부전원전압 단자와 풀업 출력단자 사이에 연결되어 상기 외부전원전압레벨과 접지레벨 사이에서 스윙하는 제1데이터 신호에 의해 구동되는 제1PMOS 트랜지스터와,A first PMOS transistor connected between an external power supply voltage terminal and a pull-up output terminal and driven by a first data signal swinging between the external power supply voltage level and a ground level; 상기 풀업 출력단자와 일단이 연결되어 접지레벨과 상기 제2전압레벨 사이에서 스윙하는 제2데이터 신호에 의해 구동되는 제1NMOS 트랜지스터와,A first NMOS transistor connected to one end of the pull-up output terminal and driven by a second data signal swinging between a ground level and the second voltage level; 상기 접지단자와 상기 제1NMOS 사이에 연결되어 상기 외부전원전압레벨과 접지레벨 사이에서 스윙하는 상기 제1데이터 신호에 의해 구동되는 제2NMOS 트랜지스터를 구비함을 특징으로 하는 출력버퍼회로.And a second NMOS transistor connected between the ground terminal and the first NMOS and driven by the first data signal swinging between the external power supply voltage level and the ground level. 제5항에 있어서, 상기 풀다운 구동부는,The method of claim 5, wherein the pull-down driving unit, 외부전원전압 단자에 일단이 연결되고 상기 외부전원전압레벨과 접지레벨 사이에서 스윙하는 상기 제1데이터 신호에 의해 구동되는 제2PMOS 트랜지스터와,A second PMOS transistor having one end connected to an external power supply voltage terminal and driven by the first data signal swinging between the external power supply voltage level and a ground level; 상기 제2PMOS 트랜지스터와 풀다운 출력단자 사이에 연결되고, 제1전압레벨과 외부전원전압레벨 사이에서 스윙하는 제3데이터 신호에 의해 구동되는 제3PMOS 트랜지스터와, A third PMOS transistor connected between the second PMOS transistor and the pull-down output terminal and driven by a third data signal swinging between a first voltage level and an external power supply voltage level; 상기 풀다운 출력단자와 접지단자 사이에 연결되고, 상기 외부전원전압레벨과 접지레벨 사이에서 스윙하는 상기 제1데이터 신호에 의해 구동되는 제3NMOS 트랜지스터를 구비함을 특징으로 하는 출력버퍼회로.And a third NMOS transistor connected between the pull-down output terminal and the ground terminal and driven by the first data signal swinging between the external power supply voltage level and the ground level.
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