KR100568417B1 - Method of forming a inductor in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 인덕터 형성방법에 관한 것으로, 본 발명의 사상은 소정 구조가 형성된 반도체 기판에 절연막을 형성하는 단계, 상기 절연막을 패터닝하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 결과물에 금속층 및 시드층을 순차적으로 형성하는 단계, 상기 결과물의 상기 금속층이 노출될 때까지 평탄화 공정을 수행하여 상기 시드층이 상기 트렌치 내부에만 잔존하도록 하는 단계, 상기 노출된 금속층상에 산화막을 형성하는 단계, 상기 결과물 전면에 전기 도금공정을 수행하여 트렌치 내부에 도금층을 형성하는 단계 및 상기 결과물의 층간 절연막이 노출될 때까지 평탄화 공정을 수행하는 단계를 포함한다. The present invention relates to a method of forming an inductor of a semiconductor device, and the idea of the present invention is to form an insulating film on a semiconductor substrate having a predetermined structure, to form a trench by patterning the insulating film, and to form a metal layer on the resultant trench. Sequentially forming a seed layer, performing a planarization process until the resulting metal layer is exposed, so that the seed layer remains only inside the trench, forming an oxide film on the exposed metal layer, Performing a plating process on the entire surface of the resultant to form a plating layer in the trench and performing a planarization process until the resultant interlayer insulating film is exposed.

인덕터Inductor

Description

반도체 소자의 인덕터 형성방법{Method of forming a inductor in a semiconductor device} Method of forming a inductor in a semiconductor device             

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이고, 1A to 1C are cross-sectional views illustrating a method of forming an inductor of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다. 2A through 2E are cross-sectional views illustrating a method of forming an inductor of a semiconductor device according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

20: 반도체 기판 22: 절연막20: semiconductor substrate 22: insulating film

24: 알루미늄층 26: 시드층24: aluminum layer 26: seed layer

28: Al2O3막 30: 구리층28: Al 2 O 3 film 30: copper layer

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 인덕터 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming an inductor of a semiconductor device.

RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자인 인덕터는 소자의 고집적화에 따라 다마신(damascene) 공정을 적용하여 형성하고 있다. Inductors, which are passive devices in RFCMOS, Bipolor / SiGe, and BiCMOS semiconductor devices, are formed by applying a damascene process according to high integration of devices.

도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of forming an inductor of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 소자를 구성하는 소정의 하부 구조가 형성된 반도체 기판(10) 상부에 제1 절연막(12)을 형성한다. 상기 제1 절연막(12)의 소정 영역에 포토레지스트 패턴(미도시)을 형성하여 상기 반도체 기판이 노출되도록 절연막(12)을 식각하여 인덕터의 금속라인이 형성될 트렌치(a)를 정의한다. Referring to FIG. 1A, a first insulating layer 12 is formed on a semiconductor substrate 10 on which a predetermined substructure constituting a semiconductor element is formed. A photoresist pattern (not shown) is formed in a predetermined region of the first insulating layer 12 to etch the insulating layer 12 to expose the semiconductor substrate, thereby defining a trench a in which a metal line of the inductor is to be formed.

도 1b를 참조하면, 트렌치(a)가 형성된 제 1 절연막(12)의 표면을 따라 확산방지막(14) 및 시드층(seed layer; 16)을 순차적으로 형성한다.Referring to FIG. 1B, a diffusion barrier 14 and a seed layer 16 are sequentially formed along the surface of the first insulating layer 12 on which the trench a is formed.

도 1c를 참조하면, 전기 도금법으로 트렌치(a)가 매립되도록 금속층(18)을 형성한다. 이어서, 상기 결과물 전면에 하부의 제1 절연막(12)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 제1 절연막(12) 상의 도금층(18), 시드층(16) 및 확산 방지막(14)이 제거됨으로써, 인덕터의 금속층(18) 형성공정을 완료한다. Referring to FIG. 1C, the metal layer 18 is formed to fill the trench a by electroplating. Subsequently, the planarization process, such as a CMP process, is performed until the lower first insulating layer 12 is exposed on the entire surface of the resultant to form a plating layer 18, a seed layer 16, and a diffusion barrier 14 on the first insulating layer 12. ) Is completed, thereby completing the process of forming the metal layer 18 of the inductor.

최근 반도체 소자가 고집적화 되어감에 따라 인덕터(18)의 재료로 구리(Cu) 가 널리 사용되고 있고, 구리의 사용을 용이하게 하기 위하여 상기한 바와 같이 다마신 공정이 병행되고 있다. 구리 인덕터(18)의 원하는 특성 요인(quality factor)을 얻기 위해서는 수 ㎛ 두께의 구리 라인(Cu line)을 필요로 하게 되는데, 이러한 구리 인덕터 라인을 다마신 공정으로 구현할 때에는 다음과 같이 각 공정 단계별 어려움이 있게 된다.In recent years, as semiconductor devices have become highly integrated, copper (Cu) is widely used as a material of the inductor 18, and a damascene process is performed in parallel as described above to facilitate the use of copper. In order to obtain a desired quality factor of the copper inductor 18, a Cu line having a thickness of several μm is required. When implementing the copper inductor line in a damascene process, it is difficult for each process step as follows. This will be.

첫째, 통상적인 반도체 공정에서 사용하는 절연막의 두께는 1㎛ 정도의 수준이지만, 인덕터(18)는 2~ 3㎛ 이상의 두께 즉 제 1 절연막(12)을 2~ 3㎛ 이상의 두께로 형성해야 한다. 이와 같이 제 1 절연막(12)을 두껍게 하는 경우는 장비의 처리량(throughput)에도 문제가 있을 뿐만 아니라 파티클(particle) 제어 및 스트레스(stress) 제어 등에도 어려움이 있게 된다. First, although the thickness of the insulating film used in the conventional semiconductor process is about 1㎛ level, the inductor 18 should form a thickness of 2 to 3㎛ or more, that is, the first insulating film 12 to a thickness of 2-3㎛ or more. As such, when the first insulating layer 12 is thickened, there is a problem in throughput of the equipment as well as difficulty in particle control and stress control.

둘째, 트렌치 패턴(a)을 형성하기 위해 2~ 3㎛이상의 두꺼운 제1 절연막(12)을 식각해야 하기 때문에 처리량 뿐만 아니라 식각 시간이 매우 길어서 비용(cost)이 높아진다.Second, since the first insulating film 12 having a thickness of 2 to 3 µm or more must be etched to form the trench pattern a, not only the throughput but also the etching time is very long, resulting in high cost.

셋째, 제 1 절연막(12)의 표면을 따라 확산 방지막(14) 및 시드층(16)이 형성된 상태에서 전기 도금법으로 트렌치(a)를 채워야 하기 때문에 등각 충진(conformal filling)으로 인하여 도 1c에 도시된 바와 같이 인덕터(18)의 라인 폭이 좁은 부분에서 보이드(void)나 심(seam) 등의 결함이 발생되는 등 공정의 안정성을 기하기 어렵게 된다.Third, since the trench a needs to be filled by electroplating in the state where the diffusion barrier 14 and the seed layer 16 are formed along the surface of the first insulating film 12, it is shown in FIG. 1C due to conformal filling. As described above, it is difficult to ensure the stability of the process such as defects such as voids and seams are generated in the narrow line width of the inductor 18.

넷째, 금속층(18)은 매우 큰 단차를 가지며 3 내지 5㎛의 두께 정도로 매우 두껍게 형성되는데, 이러한 금속층(18)을 화학적 기계적 연마 공정으로 연마하는 것이 매우 어렵고, 시간 또한 많이 소요되어 생산성이나 비용적인 측면에 심대한 영향을 미쳐서 제품 단가에 큰 상승을 초래하는 문제가 있다.Fourth, the metal layer 18 has a very large step and is formed very thick with a thickness of 3 to 5 μm. It is very difficult to polish the metal layer 18 by a chemical mechanical polishing process, and it takes a long time, resulting in productivity or cost. There is a problem that has a profound effect on the side, causing a large rise in product prices.

상술한 문제점을 해결하기 위한 본 발명의 목적은 다마신 공정을 이용한 인덕터 형성시의 식각 공정의 어려움을 극복할 수 있고, 전기 도금시의 결함 발생을 방지할 수 있고, CMP 공정시간을 단축할 수 있어 생산 단가를 절감할 수 있는 반도체 소자의 인덕터 제조 방법을 제공함에 있다.
An object of the present invention for solving the above problems can overcome the difficulty of the etching process when forming the inductor using the damascene process, to prevent the occurrence of defects during electroplating, and to shorten the CMP process time Therefore, the present invention provides a method of manufacturing an inductor for a semiconductor device, which can reduce production cost.

상술한 목적을 달성하기 위한 본 발명의 사상은 소정 구조가 형성된 반도체 기판에 절연막을 형성하는 단계, 상기 절연막을 패터닝하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 결과물에 금속층 및 시드층을 순차적으로 형성하는 단계, 상기 결과물의 상기 금속층이 노출될 때까지 평탄화 공정을 수행하여 상기 시드층이 상기 트렌치 내부에만 잔존하도록 하는 단계, 상기 노출된 금속층상에 산화막을 형성하는 단계, 상기 결과물 전면에 전기 도금공정을 수행하여 트렌치 내부에 도금층을 형성하는 단계 및 상기 결과물의 층간 절연막이 노출될 때까지 평탄화 공정을 수행하는 단계를 포함한다. The idea of the present invention for achieving the above object is to form an insulating film on a semiconductor substrate having a predetermined structure, patterning the insulating film to form a trench, sequentially forming a metal layer and a seed layer on the resultant trench formed Performing a planarization process until the metal layer of the resultant is exposed so that the seed layer remains only in the trench; forming an oxide film on the exposed metal layer; and electroplating the entire surface of the resultant. And forming a plating layer in the trench and performing a planarization process until the resulting interlayer insulating film is exposed.

상기 금속층은 알루미늄층으로 형성하는 것이 바람직하다. The metal layer is preferably formed of an aluminum layer.

상기 알루미늄층은 5- 3000Å 정도의 두께로 형성하는 것이 바람직하다. The aluminum layer is preferably formed to a thickness of about 5-3000 kPa.

상기 알루미늄층은 PVD, ALD, CVD 방법, 전기도금방법 및 무전해도금법 중 어느 하나로 형성하는 것이 바람직하다. The aluminum layer is preferably formed by any one of PVD, ALD, CVD, electroplating and electroless plating.

상기 시드층은 5- 3000Å 정도의 두께로 형성하는 것이 바람직하다. The seed layer is preferably formed to a thickness of about 5-3000 kPa.

상기 시드층은 PVD, ALD, CVD 방법, 전기도금방법 및 무전해도금법 중 어느 하나로 형성하는 것이 바람직하다. The seed layer is preferably formed by any one of PVD, ALD, CVD, electroplating and electroless plating.

상기 산화막은 자연산화막 형성법 또는 플라즈마 처리법 중 어느 하나로 형성하는 것이 바람직하다. The oxide film is preferably formed by either a natural oxide film formation method or a plasma treatment method.

상기 자연산화막 형성법은 1초~ 10시간정도의 시간동안 수행하는 것이 바람직하다. The natural oxide film forming method is preferably performed for 1 second to about 10 hours.

상기 플라즈마 처리공정은 50~ 700W 정도의 파워, 10초~ 10분 정도의 시간, 50~ 500sccm 정도의 유량을 갖는 공정조건에서 수행하는 것이 바람직하다. The plasma treatment process is preferably performed under process conditions having a power of about 50 to 700W, a time of about 10 seconds to about 10 minutes, and a flow rate of about 50 to 500 sccm.

상기 플라즈마 처리공정은 O2, O3, NH3+ O2, H2, N2, Ar 및 He 중 어느 하나를 사용가스로 수행하는 것이 바람직하다. In the plasma treatment process, any one of O 2 , O 3 , NH 3 + O 2 , H 2 , N 2 , Ar, and He is preferably used as a used gas.

상기 산화막은 Al2O3막인 것이 바람직하다. The oxide film is preferably an Al 2 O 3 film.

상기 전기 도금공정은 다단계 DC 도금법 또는 펄스 도금법 중 어느 하나로 수행하는 것이 바람직하다. The electroplating process is preferably performed by any one of a multi-step DC plating method or a pulse plating method.

상기 도금층을 형성하는 단계를 수행한 후 열처리 공정을 수행하는 단계를 더 포함하는 것이 바람직하다. It is preferable to further include performing a heat treatment process after performing the step of forming the plating layer.

상기 열처리 공정은 1초~ 3시간 정도의 시간, 25~ 400℃ 정도의 온도에서 수 행하는 것이 바람직하다. It is preferable to perform the said heat processing process at the time of about 1 second-about 3 hours, and the temperature of about 25-400 degreeC.

상기 도금층은 구리층인 것이 바람직하다. It is preferable that the said plating layer is a copper layer.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다. 2A through 2E are cross-sectional views illustrating a method of forming an inductor of a semiconductor device according to the present invention.

도 2a를 참조하면, 소정 구조가 형성된 반도체 기판(20)에 층간 절연막(22)을 형성하고, 이 층간 절연막의 소정 영역에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 층간 절연막을 식각하여, 인덕터의 금속라인이 형성될 트렌치(A)를 정의한다. Referring to FIG. 2A, an interlayer insulating layer 22 is formed on a semiconductor substrate 20 having a predetermined structure, a photoresist pattern is formed on a predetermined region of the interlayer insulating layer, and the interlayer insulating layer is etched using an etching mask, thereby inducting the inductor. Define a trench A in which a metal line of is to be formed.

도 2b를 참조하면, 상기 형성된 트렌치(A)의 벽면에 알루미늄층(24) 및 시드층(26)을 순차적으로 형성한다. Referring to FIG. 2B, the aluminum layer 24 and the seed layer 26 are sequentially formed on the wall surface of the formed trench A. Referring to FIG.

상기 알루미늄층(24)은 5- 3000Å 정도의 두께로 형성하고, PVD, ALD, CVD 방법, 전기도금방법 및 무전해도금법 중 어느 하나로 형성한다. 상기 시드층(26)은 5- 3000Å 정도의 두께로 형성하고, PVD, ALD, CVD 방법, 전기도금방법 및 무전해도금법 중 어느 하나로 형성하고, 구리(Cu)로 형성한다. The aluminum layer 24 is formed to a thickness of about 5-3000 kPa, and is formed by any one of PVD, ALD, CVD, electroplating, and electroless plating. The seed layer 26 is formed to a thickness of about 5-3000 kPa, is formed by any one of PVD, ALD, CVD method, electroplating method and electroless plating method, and is formed of copper (Cu).

도 2c를 참조하면, 상기 형성된 결과물의 트렌치 내부에만 시드층(24)이 잔존하도록 CMP 공정과 같은 평탄화 공정을 수행하여, 트렌치가 형성되지 않은 층간 절연막(22)의 알루미늄층(24)상에 형성된 시드층(26)을 제거한다. 이어서, 상기 시드층(26)이 제거된 영역의 알루미늄층(24)상에 Al2O3막과 같은 산화막(28)을 형성한다. Referring to FIG. 2C, a planarization process such as a CMP process is performed such that the seed layer 24 remains only in the trench of the resultant formed, and is formed on the aluminum layer 24 of the interlayer insulating layer 22 where the trench is not formed. The seed layer 26 is removed. Subsequently, an oxide film 28 such as an Al 2 O 3 film is formed on the aluminum layer 24 in the region where the seed layer 26 is removed.

상기 알루미늄층(24) 상에 형성된 Al2O3막(28)은 후속 도금 공정시 표면에 구리막이 증착되지 않도록 할뿐만 아니라, Al2O3막(28) 하부에 형성되어 있는 알루미늄층(24)을 통하여 충분한 전자 소스(electron source)를 제공하여 도금 공정시 터미널 효과(terminal effect)를 최소화하여 인덕터 영역에만 선택적 도금공정의 수행을 가능하게 한다. The aluminum layer Al 2 O 3 film 28 formed on the 24 subsequent plating as well as to prevent the copper film is deposited on the surface during the process, Al 2 O 3 film 28 is formed on the lower aluminum layer (24 in By providing a sufficient electron source () through to minimize the terminal effect (terminal effect) during the plating process it is possible to perform the selective plating process only in the inductor region.

상기 Al2O3막(28)은 공기 중에 노출(air exposure)되어 자연적으로 성장되는 자연산화막 형성법 또는 플라즈마 처리법 중 어느 하나로 형성할 수 있다. The Al 2 O 3 film 28 may be formed by one of a natural oxide film formation method or a plasma treatment method that is naturally grown by air exposure.

상기 Al2O3막의 형성공정시 적용되는 자연산화막 형성법은 1초~ 10시간정도의 시간동안 수행할 수 있다. The natural oxide film forming method applied in the formation process of the Al 2 O 3 film may be performed for a time of about 1 second to about 10 hours.

또한, Al2O3막의 형성 공정시 적용되는 플라즈마 처리공정은 50~ 700W 정도 의 파워, 10초~ 10분 정도의 시간, 50~ 500sccm 정도의 유량을 갖는 공정조건에서 수행될 수 있고, O2, O3, NH3+ O2, H2, N2 , Ar 및 He 중 어느 하나를 사용가스로 수행될 수 있다. In addition, Al 2 O 3 film forming step plasma treatment process that applies may be performed at processing conditions with a flow rate of about of about 50 ~ 700W power for 10 seconds ~ 10 minutes time, 50 ~ 500sccm, O 2 , O 3 , NH 3 + O 2 , H 2 , N 2 , Ar and He can be carried out as the used gas.

도 2d를 참조하면, 상기 Al2O3막(28)이 형성된 결과물 전면에 전기도금 공정을 수행하여 트렌치(A) 내부에만 구리층(30)이 형성되도록 한다. 상기 전기 도금 공정은 시드층(26)이 형성된 영역에만 구리층(30)이 형성되므로, 선택적 전기도금공정이라 할 수 있다. 이 선택적 전기 도금공정은 상기 형성된 Al2O3막(28)으로 인해 가능하다. 상기 선택적 전기 도금공정은 저항이 높은 확산 방지막을 이용하는 도금법으로 초 미세전류를 이용하는 방법을 적용하고, 초기 단계의 전류는 0.1~ 2A 정도의 전류를 적용하여 증착하며 이후 연속적인 전류증가를 이용한 다단계 DC 도금법을 적용할 수 있다. 또한, 선택적 전기 도금공정은 펄스 도금법을 적용할 수도 있다. Referring to FIG. 2D, the copper layer 30 is formed only in the trench A by performing an electroplating process on the entire surface of the product on which the Al 2 O 3 film 28 is formed. In the electroplating process, since the copper layer 30 is formed only in a region where the seed layer 26 is formed, it may be referred to as a selective electroplating process. This selective electroplating process is possible due to the Al 2 O 3 film 28 formed above. The selective electroplating process is a plating method using a diffusion barrier with a high resistance, using a method using an ultra-fine current, the current in the initial stage is deposited by applying a current of about 0.1 ~ 2A, then multi-step DC using a continuous current increase The plating method can be applied. In addition, the selective electroplating process may be applied to the pulse plating method.

이어서, 상기 형성된 구리층(30)에 열처리 공정을 수행한다. 이 열처리 공정은 1초~ 3시간 정도의 시간, 25~ 400℃ 정도의 온도에서 수행된다. Subsequently, a heat treatment process is performed on the formed copper layer 30. This heat treatment process is carried out at a time of about 1 second to 3 hours, a temperature of about 25 ~ 400 ℃.

도 2e를 참조하면, 상기 형성된 결과물에 층간 절연막(22)이 노출되도록 CMP 공정과 같은 평탄화 공정을 수행한다. 따라서 층간 절연막(22) 상에 형성된 Al2O3막(28), 알루미늄층(24)을 제거하고, 층간 절연막(22)의 두께와 같도록 구리층(30)을 제거하여, 인덕터의 구리층 형성을 완료한다. Referring to FIG. 2E, a planarization process such as a CMP process is performed to expose the interlayer insulating layer 22 to the formed product. Accordingly, the Al 2 O 3 film 28 and the aluminum layer 24 formed on the interlayer insulating film 22 are removed, and the copper layer 30 is removed to be equal to the thickness of the interlayer insulating film 22, thereby to remove the copper layer of the inductor. Complete the formation.

본 발명에 의하면, 트렌치 내부에만 인덕터의 구리층이 형성되도록 하는 선 택적 도금공정을 수행함으로써, 두꺼운 층간 절연막의 형성을 방지할 수 있어 다마신 공정을 이용한 인덕터 형성시의 식각 공정의 어려움을 극복할 수 있고, 전기 도금시의 결함 발생을 방지할 수 있고, CMP 공정시간을 단축할 수 있어 생산 단가를 절감할 수 있다.According to the present invention, by performing a selective plating process so that the copper layer of the inductor is formed only in the trench, it is possible to prevent the formation of a thick interlayer insulating film to overcome the difficulty of the etching process when forming the inductor using the damascene process It is possible to prevent the occurrence of defects during electroplating, and to shorten the CMP process time, thereby reducing the production cost.

이상에서 살펴본 바와 같이 본 발명에 의하면, 트렌치 내부에만 인덕터의 구리층이 형성되도록 하는 선택적 도금공정을 수행함으로써, 두꺼운 층간 절연막의 형성을 방지할 수 있어 다마신 공정을 이용한 인덕터 형성시의 식각 공정의 어려움을 극복할 수 있고, 전기 도금시의 결함 발생을 방지할 수 있고, CMP 공정시간을 단축할 수 있어 생산 단가를 절감할 수 있는 효과가 있다.As described above, according to the present invention, by performing a selective plating process in which the copper layer of the inductor is formed only in the trench, it is possible to prevent the formation of a thick interlayer insulating film, and thus the etching process of forming the inductor using the damascene process Difficulties can be overcome, defects during electroplating can be prevented, and CMP process time can be shortened, thereby reducing production costs.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.

Claims (16)

소정 구조가 형성된 반도체 기판에 절연막을 형성하는 단계;Forming an insulating film on a semiconductor substrate having a predetermined structure; 상기 절연막을 패터닝하여 트렌치를 형성하는 단계;Patterning the insulating film to form a trench; 상기 트렌치가 형성된 결과물에 금속층 및 시드층을 순차적으로 형성하는 단계; Sequentially forming a metal layer and a seed layer on the resultant trench; 상기 결과물의 상기 금속층이 노출될 때까지 평탄화 공정을 수행하여 상기 시드층이 상기 트렌치 내부에만 잔존하도록 하는 단계; Performing a planarization process until the resulting metal layer is exposed such that the seed layer remains only inside the trench; 상기 노출된 금속층상에 산화막을 형성하는 단계;Forming an oxide film on the exposed metal layer; 상기 결과물 전면에 전기 도금공정을 수행하여 상기 트렌치 내부에 도금층을 형성하는 단계; 및 Forming a plating layer inside the trench by performing an electroplating process on the entire surface of the resultant product; And 상기 결과물의 상기 절연막이 노출될 때까지 평탄화 공정을 수행하는 단계를 포함하는 반도체 소자의 인덕터 형성방법. And performing a planarization process until the resulting insulating film is exposed. 제1 항에 있어서, 상기 금속층은 The method of claim 1, wherein the metal layer 알루미늄층으로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. Inductor forming method of a semiconductor device, characterized in that formed of an aluminum layer. 제2 항에 있어서, 상기 알루미늄층은 The method of claim 2, wherein the aluminum layer 5- 3000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. Inductor forming method of a semiconductor device, characterized in that formed to a thickness of about 5-3000Å. 제2 항 또는 제3 항에 있어서, 상기 알루미늄층은 The method of claim 2 or 3, wherein the aluminum layer is PVD, ALD, CVD 방법, 전기도금방법 및 무전해도금법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. An inductor forming method for a semiconductor device, characterized in that formed by any one of PVD, ALD, CVD method, electroplating method and electroless plating method. 제1 항에 있어서, 상기 시드층은 The method of claim 1, wherein the seed layer is 5- 3000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. Inductor forming method of a semiconductor device, characterized in that formed to a thickness of about 5-3000Å. 제1 항에 있어서, 상기 시드층은 The method of claim 1, wherein the seed layer is PVD, ALD, CVD 방법, 전기도금방법 및 무전해도금법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. An inductor forming method for a semiconductor device, characterized in that formed by any one of PVD, ALD, CVD method, electroplating method and electroless plating method. 제1 항에 있어서, 상기 산화막은The method of claim 1, wherein the oxide film 자연산화막 형성법 및 플라즈마 처리법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. An inductor forming method of a semiconductor device, characterized in that formed by any one of a natural oxide film forming method and a plasma treatment method. 제7 항에 있어서, 상기 자연산화막 형성법은 The method of claim 7, wherein the natural oxide film forming method 1초~ 10시간정도의 시간동안 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. Inductor forming method of a semiconductor device, characterized in that performed for about 1 second to 10 hours. 제7 항에 있어서, 상기 플라즈마 처리공정은 The method of claim 7, wherein the plasma processing step 50~ 700W 정도의 파워, 10초~ 10분 정도의 시간, 50~ 500sccm 정도의 유량을 갖는 공정조건에서 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. An inductor forming method of a semiconductor device, characterized in that performed under the process conditions having a power of about 50 ~ 700W, a time of about 10 seconds to 10 minutes, a flow rate of about 50 ~ 500sccm. 제7 항 또는 제9 항에 있어서, 상기 플라즈마 처리공정은 The method of claim 7 or 9, wherein the plasma processing step O2, O3, NH3+ O2, H2, N2, Ar 및 He 중 어느 하나의 사용가스로 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. A method for forming an inductor in a semiconductor device, characterized in that it is performed with any one of O 2 , O 3 , NH 3 + O 2 , H 2 , N 2 , Ar, and He. 제1 항에 있어서, 상기 산화막은The method of claim 1, wherein the oxide film Al2O3막인 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. Inductor forming method of a semiconductor device, characterized in that the Al 2 O 3 film. 제1 항에 있어서, 상기 전기 도금공정은 The method of claim 1, wherein the electroplating process 다단계 DC 도금법 및 펄스 도금법 중 어느 하나로 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. An inductor forming method of a semiconductor device, characterized in that performed by one of a multi-step DC plating method and a pulse plating method. 제1 항에 있어서, 상기 도금층을 형성하는 단계를 수행한 후 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. The method of claim 1, further comprising performing a heat treatment process after performing the forming of the plating layer. 제13 항에 있어서, 상기 열처리 공정은 The method of claim 13, wherein the heat treatment process 1초~ 3시간 정도의 시간, 25~ 400℃ 정도의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. Inductor forming method of a semiconductor device, characterized in that carried out at a temperature of about 1 second ~ 3 hours, a temperature of about 25 ~ 400 ℃. 제1 항에 있어서, 상기 도금층은The method of claim 1, wherein the plating layer 구리층인 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. Inductor forming method of a semiconductor device, characterized in that the copper layer. 제1 항에 있어서, 상기 시드층은 The method of claim 1, wherein the seed layer is 구리(Cu)인 것을 특징으로 하는 반도체 소자의 인덕터 형성방법. Inductor forming method of a semiconductor device, characterized in that the copper (Cu).
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