KR100563658B1

KR100563658B1 - 링크 애그리게이션 장치 및 방법

Info

Publication number: KR100563658B1
Application number: KR1020030082689A
Authority: KR
Inventors: 임성용; 석주명; 박미룡; 이종협; 정해원; 김영선
Original assignee: 한국전자통신연구원
Priority date: 2003-11-20
Filing date: 2003-11-20
Publication date: 2006-03-23
Also published as: KR20050048939A; CN1620068A

Abstract

본 발명은 여러 개의 물리적인 인터페이스 포트 하나의 논리적 링크로 통합하여 사용하기 위한 링크 애그리게이션 장치 및 방법에 관한 것이다.

본 발명에 따른 링크 애그리게이션 장치는, 각각 복수의 물리적 인터페이스 포트를 갖는 복수의 라인카드와 연결된 메인 프로세서 보드에서 상기 복수의 물리적 인터페이스 포트를 논리적 링크로 통합하여 사용하기 위하여, 상기 물리적 인터페이스 포트가 할당되기 위한 복수의 가상 인터페이스를 갖고, 상기 가상 인터페이스에 대한 설정 정보 및 장애 정보를 관리하면서 인터페이스 관리를 수행하는 시스템 관리부와; 상기 복수의 가상 인터페이스 중 적어도 하나에, 각각 상기 복수의 물리적 인터페이스 포트 중 적어도 두 개를 할당하기 위한 매핑 테이블과; 상기 매핑 테이블을 이용하여 상기 라인카드와 상기 메인 프로세서 보드 사이에 IPC 메시지를 전송하는 IPC 메시지 제어부; 및 상기 가상 인터페이스로 전달된 IPC 메시지에 따라 고유의 지정된 기능을 수행하는 어플리케이션을 포함하는 것을 특징으로 한다. 본 발명에 의하면, 링크 애그리게이션을 통해 논리적 인터페이스 포트의 유동성을 가져오게 되고, 인터페이스의 동적 관리의 효과를 얻을 수 있다.

Link Aggregation, IPC, 라우터

Description

링크 애그리게이션 장치 및 방법{LINK-AGGREGATION DEVICE AND METHOD}

도1은 종래의 고용량 통신 장치에서 다수의 물리적인 인터페이스 포트를 관리하기 위한 인터페이스 관리 장치,

도 2는 본 발명의 제1 실시예에 따른 링크 애그리게이션 장치,

도3는 본 발명의 제1 실시예에 따른 가상 인터페이스와 물리적 인터페이스간의 매핑 테이블,

도4는 본 발명의 제2 실시예에 따른 링크 애그리게이션 장치,

도5는 본 발명의 제2 실시예에 따른 논리적 인터페이스와 물리적 인터페이스간의 매핑 테이블.

본 발명은 여러 개의 물리적인 인터페이스 포트를 갖는 라인카드를 통하여 외부 통신 장치와 통신하는 통신 장치에서 상기 물리적인 인터페이스 포트를 관리하기 위한 방법으로서, 특히 상기 물리적 인터페이스 포트를 하나의 논리적 링크로 통합하여 사용하기 위한 링크 애그리게이션(Link-Aggregation) 방법에 관한 것이다.

일반적으로 링크 애그리게이션(Link-Aggregation)이란 낮은 용량을 갖는 여러 개의 물리적 포트를 논리적으로 하나의 포트로 보이도록 하면서, 이러한 논리적으로 하나인 포트의 용량이 여러 개 물리적 포트의 합계가 되도록 하는 기능을 말한다. 이와 같은 링크 애그리게이션 기능은 다음과 같은 측면에서 유용하게 이용될 수 있다. 먼저 통신 장비 사용자의 측면에서는 포트 당 낮은 용량을 갖는 통신 장비들에 대하여 포트 당 가격의 변화 없이 더 큰 용량의 회선을 필요로 하는 경우에, 링크 애그리게이션 기능을 적용함으로써 고용량 회선을 요구하는 소비자에게 재활용 할 수 있는 이점이 있다. 또한 프로토콜의 측면에서도 물리적으로 여러 포트에 대하여 프로토콜 내부 트리를 계산하는 것보다는, 링크 애그리게이션을 이용하여 하나의 논리적 포트에 대한 트리를 계산함으로써 수행 프로세서의 부하를 감소시킬 수 있는 이점이 있다.

도1은 종래의 고용량 통신 장치에서 다수의 물리적인 인터페이스 포트를 관리하기 위한 인터페이스 관리 장치이다. 도1을 참조하면, 상기 고용량 통신 장치는 메인 프로세스 보드(100)와 라인카드(10, 20)가 구분된다. 상기 라인카드(10, 20)는 복수개로 구성되며, 각각의 라인카드(10, 20)는 다수의 물리적 인터페이스 포트(11 내지 14, 21 내지 24) 내부에 프로세서(도시되지 않음)를 포함한다.

상기 통신 장치의 메인 프로세스 보드(100)는 상기 라인카드(10, 20)를 통하여 외부 통신 장치(도시되지 않음)와 IPC(Inter-Processor Communication) 메시지 를 교환한다. 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)는 상기 메인 프로세스 보드(100) 내부의 IPC 메시지 제어부(110)와 연결된다. 상기 IPC 메시지 제어부(110)는 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)와 상기 메인 프로세스 보드(100) 사이에 패킷이 전송되도록 한다. 그리고 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)는 상기 IPC 메시지 제어부(100)를 경유하여 네트워크 디바이스 영역(Network Device Layer)에 구성되는 가상 인터페이스(121 내지 129)에 1:1로 연결된다. 그리고 이와 같이 가상 인터페이스(121 내지 129)에 전송된 패킷을 이용하여 상기 메인 프로세스 보드(100) 내부의 어플리케이션 계층(Application Layer)에 구성되는 어플리케이션(131 내지 133) 프로그램이 지정된 기능을 수행하게 된다.

이와 같은 종래의 인터페이스 구조에서는 위에서 설명한 바와 같이 각각의 물리적 인터페이스 포트(11 내지 14, 21 내지 24)마다 서로 다른 가상 인터페이스(121 내지 129)가 고정적으로 하나씩 할당된다. 이러한 구조의 인터페이스를 관리하기 위하여 상기 메인 프로세서 보드(100) 내부에는 간단한 시스템 관리부(120)가 구성될 수 있다. 즉 상기 시스템 관리부(120)는 모든 물리적 인터페이스 포트(11 내지 14, 21 내지 24)에 저장되어 있는 설정 정보 및 장애 정보를 그대로 상기 통신 장치의 메인 프로세서 보드(100)에 복사하여 두고, 이후에 상기 설정 정보 및 장애 정보에 변화되는 부분을 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)에 반영하면서 관리할 수 있도록 구성될 수 있다.

그러나 이와 같이 물리적 인터페이스 포트(11 내지 14, 21 내지 24)를 1:1로 관리하는 방법은 상기 라인카드(10, 20)의 수가 증가하거나, 또는 상기 각각의 라인 카드 내부(10, 20)의 물리적 인터페이스 포트(11 내지 14, 21 내지 24)가 증가하여 상기 통신 장치의 용량을 초과하게 되면 더 이상 사용할 수 없는 문제가 있다. 또한 상기 통신 장치가 처리해야 하는 물리적 인터페이스 포트(11 내지 14, 21 내지 24)가 증가하게 되면 상기 통신 장치가 다수의 물리적 인터페이스 포트(11 내지 14, 21 내지 24)에 대하여 프로토콜 내부 트리를 계산해야 하므로, 상기 통신 장치의 수행 프로세서에 부하를 증가시키는 문제가 있다. 또한 이러한 통신 장치에 상술한 링크 애그리게이션 기능을 적용하려면, 상당히 복잡한 관리체계를 갖는 시스템 관리 소프트웨어가 있어야만 하는 문제가 있다. 또한 상기 통신 장치에 링크 애그리게이션을 기능을 적용하더라도, 이에 따라 발생하는 논리적 인터페이스, 즉 가상 인터페이스(121 내지 129)를 통하여 전달되는 메시지들이 실제 물리적 인터페이스 포트(11 내지 14, 21 내지 24)를 통하여 적절히 전달될 수 있도록 메시지가 분배되어야 하는 문제가 남게 된다.

한편, 대한민국 특허출원 제2001-84196호(명칭: 피엔엔아이에서 링크 정보 축약방법)에는 피엔엔아이에서의 하위 계층의 축약되는 아웃사이드 링크에 대한 링크 정보를 상위 계층의 호리존털 링크에서 축약 구현하는 방법이 개시되어 있다. 그러나 상기 특허출원은 피엔엔아이 다계층 라우팅 운영에 있어서 시그니피컨트 체인지 알고리즘을 사용함으로써 라우팅의 부하를 최소화하여 동적인 정보 교환을 수행하는 방안을 제시하고 있다.

또한, 대한민국 특허출원 제1999-64891호(명칭: 다중 가입자 링크 정합용 에 이티엠 셀 다중화 장치)에는 에이티엠 셀 처리 단계에서의 하드웨어적인 포트를 묶는 방안을 제시하고 있다. 그러나 상기 특허출원은 하나의 포트가 다수의 포트를 처리하지만 에이티엠 장비와 피에스티엔 망을 그 대상으로 하고 있다.

나아가, 대한민국 특허출원 제1999-35254호(명칭: 트렁크 인터페이스 카드에서 아이피씨 링크 상태 감시 제어장치)에는 전자 교환 시스템의 트렁크 인터페이스 카드간의 모니터링 버스를 통해 소정의 전송속도와 분할된 타임 슬롯으로 아이피씨 링크를 감시 및 제어하는 장치를 제공하고 있다. 상기 선행특허의 트렁크 인터페이스 카드와 링크 애그리게이션 기능의 개념은 유사하지만 선행특허의 경우 감시회로 설계를 그 목적으로 하고 있다.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 복수의 물리적 링크를 하나의 논리적 링크로 통합하여 관리하는 장치 및 방법을 제공함에 있다.

또한 본 발명의 다른 목적은 고용량 통신 장치에 링크 애그리게이션 기능을 적용하여 인터페이스를 효율적으로 관리하기 위한 장치 및 방법을 제공함에 있다.

또한 본 발명의 또 다른 목적은 고용량 통신 장치에서 링크 애그리게이션 기능 적용시 논리적 인터페이스를 통하여 전달되는 메시지들이 실제 물리적 인터페이스 포트를 통하여 효율적으로 전달될 수 있도록 하는 장치 및 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 링크 애그리게이션 장치는, 각각 복수의 물리적 인터페이스 포트를 갖는 복수의 라인카드와 연결된 메인 프로세서 보드에서 상기 복수의 물리적 인터페이스 포트를 논리적 링크로 통합하여 사용하기 위하여, 상기 물리적 인터페이스 포트가 할당되기 위한 복수의 가상 인터페이스를 갖고, 상기 가상 인터페이스에 대한 설정 정보 및 장애 정보를 관리하면서 인터페이스 관리를 수행하는 시스템 관리부와; 상기 복수의 가상 인터페이스 중 적어도 하나에, 각각 상기 복수의 물리적 인터페이스 포트 중 적어도 두 개를 할당하기 위한 매핑 테이블과; 상기 매핑 테이블을 이용하여 상기 라인카드와 상기 메인 프로세서 보드 사이에 IPC 메시지를 전송하는 IPC 메시지 제어부; 및 상기 가상 인터페이스로 전달된 IPC 메시지에 따라 고유의 지정된 기능을 수행하는 어플리케이션을 포함하는 것을 특징으로 한다.

또한 상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 링크 애그리게이션 방법은, 상기 복수의 가상 인터페이스 중 적어도 하나에, 각각 상기 복수의 물리적 인터페이스 포트 중 적어도 두 개를 할당하여 매핑 테이블에 저장하는 인터페이스 할당단계와; 상기 복수의 물리적 인터페이스 포트로부터 상기 메인 프로세서 보드로 전달되는 IPC 메시지를 수신하는 IPC 메시지 수신단계와; 상기 수신된 IPC 메시지를 상기 매핑 테이블의 할당정보에 따라 상기 메인 프로세서 보드의 해당 가상 인터페이스로 전달하는 IPC 메시지 전달단계; 및 상기 가상 인터페이스로 전달된 IPC 메시지에 따른 어플리케이션을 수행하는 어플리케이션 수행단계를 포함 하는 것을 특징으로 한다.

또한 상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 링크 애그리게이션 장치는, 상기 물리적 인터페이스 포트가 할당되기 위한 복수의 가상 인터페이스와 링크 애그리게이션을 위한 적어도 하나의 링크 인터페이스를 갖고, 상기 가상 인터페이스에 대한 설정 정보 및 장애 정보를 관리하면서 인터페이스 관리를 수행하는 시스템 관리부와; 상기 가상 인터페이스와 상기 물리적 인터페이스 포트를 일대일로 할당하고, 동시에 상기 가상 인터페이스 중 적어도 두개를 상기 링크인터페이스에 할당하기 위한 매핑 테이블과; 상기 매핑 테이블을 이용하여 상기 라인카드와 상기 메인 프로세서 보드 사이에 IPC 메시지를 전송하는 IPC 메시지 제어부; 및 상기 가상 인터페이스로 전달된 IPC 메시지에 따라 고유의 지정된 기능을 수행하는 어플리케이을 포함하는 것을 특징으로 한다.

또한 상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 링크 애그리게이션 방법은, 상기 가상 인터페이스와 상기 물리적 인터페이스 포트를 일대일로 할당하고, 동시에 상기 가상 인터페이스 중 적어도 두개를 별도의 링크인터페이스에 할당하여 매핑 테이블에 저장하는 인터페이스 할당단계와; 상기 복수의 물리적 인터페이스 포트로부터 상기 메인 프로세서 보드로 전달되는 IPC 메시지를 수신하는 IPC 메시지 수신단계와; 상기 수신된 IPC 메시지를 상기 매핑 테이블의 할당정보에 따라 상기 메인 프로세서 보드의 해당 가상 인터페이스로 전달하는 IPC 메시지 전달단계; 및 상기 가상 인터페이스로 전달된 IPC 메시지에 따른 어플리케이션을 수행하는 어플리케이션 수행단계를 포함하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

도 2는 본 발명의 제1 실시예에 따른 링크 애그리게이션 장치이다.

도2를 참조하면, 본 발명의 제1 실시예에 따른 링크 애그리게이션 장치(200)는 IPC 메시지 제어부(210)와, 복수의 가상인터페이스(221 내지 229)를 갖는 시스템 관리부(220)와, 어플리케이션 영역에 구성되는 복수의 어플리케이션(프로토콜)(231 내지 233)을 포함한다. 그리고 상기 링크 애그리게이션 장치(200)는 상기 IPC 메시지 제어부(210)를 통하여 복수의 라인카드(10, 20)에 연결된다. 이 때 상기 각각의 라인카드(10, 20)는 역시 복수의 물리적 인터페이스 포트(11 내지 14, 21 내지 24)를 갖고, 내부에는 로컬 프로세서(도시되지 않음)가 포함된다. 그리고 상기 링크 애그리게이션 장치(200)는 이를 수용하는 통신 장치의 메인 프로세스 보드에 구성될 수 있다.

이하에서는 도2를 참조하여, 상기 본 발명의 제1 실시예에 따른 링크 애그리게이션 장치(200) 기능 및 이에 따른 링크 애그리게이션 방법을 상세히 설명한다.

상기 라인카드(10, 20)는 물리적 인터페이스 포트(11 내지 14, 21 내지 24) 의 집합으로 구성되어 있으며 오직 패킷의 전달 기능만을 수행한다. 그리고 상기 라인카드(10, 20)와 상기 링크 애그리게이션 장치(200)는 프로세서간 통신을 위하여 IPC 채널을 보유하며, 상기 IPC 채널을 통하여 IPC 메시지를 교환한다.

상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)는 상기 링크 애그리게이션 장치(200) 내부의 IPC 메시지 관리부(210)와 연결된다. 상기 IPC 메시지 제어부(210)는 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)와 상기 링크 애그리게이션 장치(200) 사이에 패킷 또는 IPC 메지시가 전송되도록 한다.

그리고 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)는 상기 IPC 메시지 제어부(210)를 경유하여 소정의 매핑 테이블에 따라 상기 가상 인터페이스(221 내지 229)에 동적으로 할당된다. 즉, 본 발명의 제1 실시예에서는 상기 가상 인터페이스(221 내지 229) 중 적어도 하나에 상기 복수의 물리적 인터페이스 포트(11 내지 14, 21 내지 24) 중 적어도 두개를 할당할 수 있는 정보를 갖는 소정의 매핑 테이블을 이용하여, 상기 가상 인터페이스(221 내지 229)와 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24) 사이에 동적 할당이 이루어진다. 예를 들어, 도2의 참조번호 201에 의하여 표시된 바와 같이, 라인카드1(10)의 물리적 인터페이스 포트1(11)과 물리적 인터페이스 포트2(12)는 하나의 가상 인터페이스2(222)에 묶여질 수 있다. 또한 참조번호 202에 의하여 표시된 바와 같이 라인카드1(10)의 물리적 인터페이스 포트3(13)과, 라인카드2(20)의 물리적 인터페이스 포트1(21) 및 물리적 인터페이스 포트2(22)가 다른 가상 인터페이스5(225)에 묶여질 수 있다.

그 외 참조 번호 203, 204, 205는 위에서 설명한 바와 같이 링크 애그리게이션을 위하여 이미 동적으로 할당된 가상 인터페이스(222, 225)가 아닌 다른 가상 인터페이스(224, 227, 228)에, 나머지 물리적 인터페이스 포트(14, 23, 24)가 하나씩 연결되는 것을 나타내고 있다. 이와 같은 가상 인터페이스(221 내지 229)는 논리적 포트 관리 측면에서 이용되는 것이며, 물리적 인터페이스를 대신하여 시스템 사용자와 프로토콜(231 내지 233)이 사용하는 논리적 인터페이스 역할을 한다. 이러한 가상 인터페이스(221 내지 229)는 네트워크 디바이스 영역(Network Device Layer)에 형성될 수 있으며, 상기 시스템 관리부(220)의 내부에 구성될 수 있다.

상기 어플리케이션(프로토콜)(231 내지 233)은 이와 같이 동적으로 할당된 가상 인터페이스(222 224, 225, 227, 228)로 전송되는 패킷을 이용하여 상기 어플리케이션(프로토콜)(231 내지 233)에 지정된 고유의 기능을 수행하게 된다.

그리고 논리적 포트 관리 측면에서 상기 시스템 관리부(220)는 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)와 관련하여 형상관리, 구성관리, 그리고 장애관리 등의 기능을 수행한다. 여기서 형상관리란 통신 시스템을 구성하는 물리적인 인터페이스 포트가 실제로 장착되어 있는지 여부에 대한 정보를 관리하는 기능이다. 그리고 구성관리는 실제 인터페이스 포트를 사용하여 각종 프로토콜이 논리적인 정보를 주고받을 수 있는 상태 및 인터페이스에 대한 파라미터를 관리하는 기능이다. 마지막으로 장애 관리는 인터페이스 포트에 발생할 수 있는 장애들을 수집하고 그 결과를 필요한 시스템 관리 소프트웨어 구성 요소들에 전달하는 기능이다.

위에서 설명한 바와 같이 본 발명의 제1 실시예에 따른 시스템 관리부(220)는 상기 물리적 인터페이스트 포트(11 내지 14, 21 내지 24)의 리스트(list)를 관리한다. 또한 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)의 상태, 포트의 파라미터 설정 및 삭제를 할 수 있다. 또한 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)에 발생한 장애정보를 감지하여 포트의 링크 상태를 파악하고, 이를 어플리케이션 영역의 모든 프로토콜(231 내지 233)에 각각의 포트(11 내지 14, 21 내지 24)의 설정 정보 및 장애 정보를 전달할 수 있다.

도3는 본 발명의 제1 실시예에 따른 가상 인터페이스와 물리적 인터페이스간의 매핑 테이블을 도시하고 있다.

도2 및 도3를 참조하면, 상기 매핑 테이블은 가상 인터페이스2(221)는 실제로 라인카드 보드1(슬롯1)(10)의 물리적 인터페이스1(11)과 물리적 인터페이스2(12)로 연결되어 있음을 표현하는 정보(310)를 갖고 있다. 그리고 가상 인터페이스5(225)는 실제로 라인카드 보드1(슬롯1)(10)의 물리적 인터페이스3(13)과, 라인카드 보드2(슬롯2)의 물리적 인터페이스1(21) 및 물리적 인터페이스3(23)으로 연결되어 있음을 표현하는 정보(320)를 갖고 있다. 또한 상기 매핑 테이블에는 위에서 설명한 바와 같이 나머지 물리적 인터페이스(14, 24, 23)가 가상 인터페이스(224, 227, 228)에 하나씩 할당되어 연결된 정보가 포함된다. 이러한 매핑 테이블은 본 발명의 제1 실시예에 따라 여러 개의 물리적 인터페이스 포트(11 내지 14, 21 내지 24)를 하나 이상의 가상 인터페이스(221 내지 229)에 동적으로 할당함으로써 링크 애그리게이션을 수행하기 위한 하나의 예에 불과하며, 이 외에도 다양 한 구조의 매핑 테이블을 구성할 수 있다. 그리고 상기 매핑 테이블은 상기 시스템 관리부(210) 내부에 구성될 수 있다.

이와 같은 매핑 테이블을 이용하여 상기 시스템 관리부(220)는 가상 인터페이스(221 내지 229)가 실제로 어느 물리적 인터페이스 포트(11 내지 14, 21 내지 24)와 직접적으로 연결되어 있는지 알고 있으며, 이러한 매핑 테이블의 정보를 상기 IPC 메지시 제어부(210)에 전달(206)한다. 그러면 상기 IPC 메시지 제어부(210)는 상기 매핑 테이블을 참조하여 상기 링크 애그리게이션 장치(200)와 상기 라인카드 보드(10, 20) 사이에 패킷을 분배할 수 있다. 예를 들어, 상기 도2 및 도3과 같은 구조에서, 라인카드 보드1(10)의 물리적 인터페이스 포트3(13)에서 상기 IPC 메시지 제어부(210)로 패킷이 입력되면, 상기 IPC 메시지 제어부(210)는 상기 매핑 테이블을 참조하여 네트워크 디바이스 영역의 가상 인터페이스2(222)를 통하여 상위 어플리케이션(231 내지 233)에 전달한다. 그러면 상기 상위 어플리케이션(231 내지 233)은 전달 받은 패킷이 상기 가상 인터페이스2(222)에서 입력된 것으로 인식하게 된다. 이와 반대로 상기 어플리케이션(231 내지 233)에서 상기 가상 인터페이스5(225)로 출력하는 패킷은 상기 IPC 메시지 제어부(210)에서 미리 정해진 부하 분산 정보를 이용하여 라인카드 보드1(10)의 물리적 인터페이스 포트3(13)이나, 라인카드 보드2(20)의 물리적 인터페이스 포트1(21) 또는 물리적 인터페이스 포트2(22)를 통해서 외부 통신 장치로 출력될 수 있다.

도4는 본 발명의 제2 실시예에 따른 링크 애그리게이션 장치이다.

도4를 참조하면, 본 발명의 제2 실시예에 따른 링크 애그리게이션 장치(400)는 IPC 메시지 제어부(410)와, 복수의 가상인터페이스(421 내지 428)를 갖는 시스템 관리부(420)와, 어플리케이션 영역에 구성되는 복수의 어플리케이션(프로토콜)(431 내지 433)을 포함한다. 그리고 상기 링크 애그리게이션 장치(400)는 상기 IPC 메시지 제어부(410)를 통하여 복수의 라인카드(10, 20)에 연결된다. 그리고 상기 링크 애그리게이션 장치(400)는 상기 시스템 관리부(420) 내부에 링크 인터페이스(441, 442)가 포함되며, 이에 따라 상기 IPC 메시지 제어부(410)와, 상기 가상인터페이스(421 내지 428)의 기능에 있어서 상기 본 발명의 제1 실시예에 따른 링크 애그리게이션 장치(200)와 다른 특징이 있다. 그리고 이 때 상기 각각의 라인카드(10, 20)는 역시 복수의 물리적 인터페이스 포트(11 내지 14, 21 내지 24)를 갖고, 내부에는 로컬 프로세서(도시되지 않음)가 포함된다. 그리고 상기 링크 애그리게이션 장치(400)는 이를 수용하는 통신 장치의 메인 프로세스 보드에 구성될 수 있다.

이하에서는 도4를 참조하여 본 발명의 제1 실시예에 따른 링크 애그리게이션 장치(200)와의 구별되는 특징을 중심으로, 상기 본 발명의 제2 실시예에 따른 링크 애그리게이션 장치(400) 기능 및 이에 따른 링크 애그리게이션 방법을 상세히 설명한다.

먼저 상기 라인카드(10, 20)는 물리적 인터페이스 포트(11 내지 14, 21 내지 24)의 집합으로 구성되어 있으며 오직 패킷의 전달 기능만을 수행한다. 그리고 상기 라인카드(10, 20)와 상기 링크 애그리게이션 장치(400)는 프로세서간 통신을 위 하여 IPC 채널을 보유하며, 상기 IPC 채널을 통하여 IPC 메시지를 교환한다.

상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)는 상기 링크 애그리게이션 장치(400) 내부의 IPC 메시지 관리부(410)와 연결된다. 상기 IPC 메시지 관리부(410)는 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)와 상기 링크 애그리게이션 장치(400) 사이에 패킷이 전송되도록 한다.

그리고 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)는 상기 IPC 메시지 관리부(410)를 경유하여 소정의 매핑 테이블에 따라 다음과 같이 상기 가상 인터페이스(421 내지 428)에 할당된다. 먼저 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)는 상기 IPC 메시지 제어부(410)를 경유하여 상기 가상 인터페이스(421 내지 428)에 일대일(1:1)로 연결된다. 그리고 상기 시스템 관리부(420) 내부에는 링크 애그리게이션을 위하여 별도의 링크 인터페이스(441, 442)가 구성된다. 이와 같은 구조에서 상기 각각의 물리적 인터페이스 포트(11 내지 14, 21 내지 24)는 종래의 방법과 유사하게 상기 가상 인터페이스(421 내지 428)에 1:1로 연결된다. 즉 각각의 물리적 인터페이스 포트(11 내지 14, 21 내지 24)마다 서로 다른 가상 인터페이스(421 내지 428)가 고정적으로 하나씩 할당된다. 그리고 상기 링크 인터페이스(441, 442)는 링크 애그리게이션 기능이 적용될 때에만 이용된다.

예를 들어 상기 도4에 도시된 바와 같이, 기본적으로 상기 라인카드1(10)의 물리적 인터페이스1(11)은 가상 인터페이스1(421)에 연결되고, 물리적 인터페이스2(12)은 가상 인터페이스2(422)에 연결되며, 물리적 인터페이스3(13)은 가상 인터페이스3(423)에 연결되며, 물리적 인터페이스m(14)은 가상 인터페이스4(424)에 연결된다. 그리고 상기 라인카드2(20)의 물리적 인터페이스1 내지 n(21 내지 24)는 각각 차례대로 가상 인터페이스5 내지 8(425 내지 428)에 하나씩 연결될 수 있다.

여기서 상기 라인카드1(10)의 물리적 인터페이스1(11)과 물리적 인터페이스2(12)는 본 발명의 제2 실시예에 따른 링크 애그리게이션의 결과로 인하여 동시에 링크 인터페이스1(441)에 할당될 수 있다(401). 이와 유사하게, 상기 라인카드1(10)의 물리적 인터페이스3(13)과, 라인카드2(20)의 물리적 인터페이스1(21) 및 물리적 인터페이스2(22)는 링크 애그리게이션의 결과로 인하여 동시에 링크 인터페이스2(442)에 할당될 수 있다(402). 그 외 참조 번호 403, 404, 405는 위에서 설명한 바와 같이 링크 애그리게이션을 위하여 상기 링크 인터페이스(441, 442)에 할당된 물리적 인터페이스(11, 12, 13, 21, 22)를 제외한 나머지 물리적 인터페이스 포트(14, 23, 24)가 각각 차례대로 상기 가상 인터페이스4, 7, 8(424, 427, 428)에 할당되는 것을 나타낸다. 이와 같은 인터페이스 할당 정보는 소정의 같은 매핑 테이블로 나타낼 수 있다.

이와 같은 가상 인터페이스(421 내지 428) 및 링크 인터페이스(441, 442)는 논리적 포트 관리 측면에서 이용되는 것이며, 상기 물리적 인터페이스를 대신하여 시스템 사용자와 프로토콜(431 내지 433)이 사용하는 논리적 인터페이스 역할을 한다. 이러한 가상 인터페이스(421 내지 428) 및 링크 인터페이스(441, 442)는 네트워크 디바이스 영역(Network Device Layer)에 형성될 수 있으며, 또한 상기 시스템 관리부(420)의 내부에 구성된다.

상기 어플리케이션(프로토콜)(431 내지 433)은 이와 같이 할당된 가상 인터페이스(421 내지 428) 및 링크 인터페이스(441, 442)로 전송되는 패킷을 이용하여 상기 어플리케이션(프로토콜)(431 내지 433)에 지정된 고유의 기능을 수행하게 된다.

위에서 설명한 바와 같이 본 발명의 제2 실시예에 따른 시스템 관리부(420)는 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)의 리스트(list)를 관리한다. 또한 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)의 상태, 포트의 파라미터 설정 및 삭제를 할 수 있다. 또한 상기 물리적 인터페이스 포트(11 내지 14, 21 내지 24)에 발생한 장애정보를 감지하여 포트의 링크 상태를 파악하고, 이를 어플리케이션 영역의 모든 프로토콜(431 내지 433)에 각각의 포트(11 내지 14, 21 내지 24)의 설정 정보 및 장애 정보를 전달할 수 있다.

도5는 본 발명의 제2 실시예에 따른 논리적 인터페이스와 물리적 인터페이스간의 매핑 테이블을 도시하고 있다.

도4 및 도5를 참조하면, 상기 매핑 테이블은 본 발명의 제2 실시예에 따라 가상 인터페이스(421 내지 428) 및 링크 인터페이스(441, 442)와, 물리적 인터페이스 포트(11 내지 14, 21 내지 24) 사이에 할당 정보를 포함한다.

상기 매핑 테이블은 가상 인터페이스1(421)은 실제로 라인카드 보드1(슬롯1)(10)의 물리적 인터페이스1(11)과 연결되고, 동시에 링크 인터페이스1(441)에 연결되어 있음을 표현하는 정보(510)를 갖고 있다. 이와 유사 하게 상기 매핑 테이블은 가상 인터페이스6(426)이 라인카드 보드2(슬롯2)(20)의 물리적 인터페이스2(22)와 링크 인터페이스2(442)에 동시에 할당되어 있음을 나타내는 정보(530)를 갖고 있다. 그리고 상기 매핑테이블은 가상 인터페이스4(424)가 라인카드 보드1(슬롯1)(10)의 물리적 인터페이스m(14)에 연결된 정보를 추가로 갖고 있다. 이와 같은 할당 정보를 이용하여 링크 인터페이스 측면에서 매핑 테이블을 구성할 수 있다. 즉, 링크 인터페이스1(441)이 라인카드 보드1(10)의 물리적 인터페이스1과 2(11, 12)에 연결된 정보(540), 및 링크 인터페이스2(442)가 라인카드 보드1(10)의 물리적 인터페이스3(13)과 라인카드 보드2(20)의 물리적 인터페이스1,2(21, 22)에 연결된 정보(550)를 갖도록 상기 매핑 테이블을 구성할 수도 있다. 이러한 매핑 테이블은 본 발명의 제2 실시예에 따라 여러 개의 물리적 인터페이스 포트(11 내지 14, 21 내지 24)를 링크 인터페이스(441, 442)를 이용하여 링크 애그리게이션을 수행하기 위한 하나의 예에 불과하며, 이 외에도 다양한 구조의 매핑 테이블을 구성할 수 있다. 또한 상기 링크 인터페이스(441, 442)도 역시 하나, 또는 두개 이상의 복수로 구성될 수도 있다.

이와 같은 매핑 테이블을 이용하여 상기 시스템 관리부(420)는 상기 가상 인터페이스(421 내지 428)가 실제로 어느 물리적 인터페이스 포트(11 내지 14, 21 내지 24) 및 링크 인터페이스(441, 442)와 연결되어 있는지 알고 있으며, 이러한 매핑 테이블의 정보를 상기 IPC 메지시 제어부(410)에 전달(406)한다. 그러면 상기 IPC 메시지 제어부(410)는 상기 매핑 테이블을 참조하여 상기 링크 애그리게이션 장치(400)와 상기 라인카드 보드(10, 20) 사이에 패킷을 분배할 수 있다. 예를 들 어, 도4 및 도5와 같은 할당 정보를 갖는 매핑 구조에서 링크 애그리게이션이 적용되는 경우에는, 상기 가상 인터페이스1,2,3,5,6(421, 422, 423, 425, 426)들은 다른 어플리케이션 프로토콜에서 활용하지 못하도록 비활성화(down) 시켜놓으면서, 링크 인터페이스1,2(441, 442)를 활성화(up) 시켜서 어플리케이션 프로토콜이 활용할 수 있도록 한다. 이와 반대로 링크 애그리게이션을 적용하지 않는 경우에는 상기 링크 인터페이스1,2(441, 442)를 불활성화(down) 시키면서, 동시에 상기 가상 인터페이스1,2,3,5,6(421, 422, 423, 425, 426)들을 활성화 상태로 변환시킨다.

그리고 외부 통신 장치와 메시지를 송수신 하는 경우에 있어서, 예를 들어 어플리케이션(431 내지 433)이 가상 인터페이스4(424)를 통해서 IPC 메시지를 출력하면, 상기 IPC 메시지 제어부(410)는 상기 시스템 관리부(420)로부터 전달받은 도5의 매핑 테이블을 참조하여 상기 IPC 메시지를 라인카드 보드1(10)의 물리적 인터페이스m(14)로 전달한다. 그리고 링크 인터페이스1(441)을 통하여 IPC 메시지를 출력하는 경우에는, 상기 IPC 메시지 제어부(410)는 미리 정해진 부하 분산 정보를 이용하여 상기 IPC 메시지를 상기 라인카드 보드1(10)의 물리적 인터페이스 1 또는 2(11 또는 12)에 전달한다. 이와 반대로 외부 통신 장치로부터 상기 라인카드 보드2(20)의 물리적 인터페이스2(22)를 통하여 IPC 메시지가 들어오는 경우에는 상기 IPC 메시지 제어부(410)는 상기 도5의 매핑 테이블을 참조하여 상기 링크 인터페이스2(442)에 전달하고, 이후에 어플리케이션(431 내지 433)은 상기 링크 인터페이스2(442)를 통하여 상기 IPC 메시지를 전달 받게 된다. 그러면 상기 어플리케이션(431 내지 433)은 상기 IPC 메시지(또는 패킷)이 상기 링크 인터페이스(441)를 통하여 전달된 것으로 인식하고 지정된 고유의 기능을 수행하게 된다. 이와 같은 과정에 의하여 상기 링크 애그리게이션 장치(400)가 구동될 수 있다.

이상에서 설명한 링크 애그리게이션 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현할 수 있다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등이 있으며, 또한 인터넷을 통한 전송과 같이 캐리어 웨이브의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

본 발명에 따르면, 동적인 가상 인터페이스 방안을 통해 시스템 사용자와 어플리케이션 프로토콜의 관점에서 인터페이스의 동적 관리를 얻을 수 있으며, 인터 페이스 할당 테이블을 통해서 물리적 인터페이스를 통한 외부 통신 장비와의 메시지 교환이 가능하다.

또한, 본 발명에 따르면, 기존의 물리 인터페이스 및 가상 인터페이스는 그대로 유지하면서 링크 인터페이스를 새로이 추가하여 상기 링크 인터페이스와의 연결을 통해 외부 통신 장비와의 메시지 교환이 가능하여 위와 동일한 효과를 얻을 수 있다.

Claims

각각 복수의 물리적 인터페이스 포트를 갖는 복수의 라인카드와 연결된 메인 프로세서 보드에서, 상기 복수의 물리적 인터페이스 포트를 논리적 링크로 통합하여 사용하기 위한 링크 애그리게이션 장치에 있어서,

상기 물리적 인터페이스 포트가 할당되기 위한 복수의 가상 인터페이스를 갖고, 상기 가상 인터페이스에 대한 설정 정보 및 장애 정보를 관리하면서 인터페이스 관리를 수행하는 시스템 관리부;

상기 복수의 가상 인터페이스 중 적어도 하나에, 각각 상기 복수의 물리적 인터페이스 포트 중 적어도 두 개를 할당하기 위한 매핑 테이블;

상기 매핑 테이블을 이용하여 상기 라인카드와 상기 메인 프로세서 보드 사이에 IPC 메시지를 전송하는 IPC 메시지 제어부; 및

상기 가상 인터페이스로 전달된 IPC 메시지에 따라 고유의 지정된 기능을 수행하는 어플리케이션을 포함하고,

상기 IPC 메시지 제어부는, 소정의 부하 분산 정보를 이용하여 상기 어플리케이션으로부터 상기 가상 인터페이스로 출력되는 IPC 메시지를 상기 물리적 인터페이스 포트로 출력하는 것을 특징으로 하는 링크 애그리게이션 장치.
제1항에 있어서, 상기 매핑 테이블은, 상기 가상 인터페이스 중 하나에 상기 물리적 인터페이스 포트 중 하나가 할당되는 정보를 더 포함하는 것을 특징으로 하는 링크 애그리게이션 장치.
제 1항에 있어서, 상기 시스템 관리부는, 상기 매핑 테이블을 상기 IPC 메시 지 제어부로 전달하는 것을 특징으로 하는 링크 애그리게이션 장치.
제 1항에 있어서, 상기 시스템 관리부는, 상기 가상 인터페이스의 설정정보 또는 장애정보의 변화시 상기 어플리케이션 및 라인카드에 상기 변화를 통보하는 것을 특징으로 하는 링크 애그리게이션 장치.
제 1항에 있어서, 상기 어플리케이션은, 상기 물리적 인터페이스 포트를 통하여 수신되는 IPC 메시지가 상기 매핑 테이블에 따라서 할당되는 가상 인터페이스로부터 입력되는 것으로 인식하는 것을 특징으로 하는 링크 애그리게이션 장치.
삭제
각각 복수의 물리적 인터페이스 포트를 갖는 복수의 라인카드와 연결된 메인 프로세서 보드에서, 상기 복수의 물리적 인터페이스 포트를 논리적 링크로 통합하여 사용하기 위한 링크 애그리게이션 장치에 있어서,

상기 물리적 인터페이스 포트가 할당되기 위한 복수의 가상 인터페이스와 링크 애그리게이션을 위한 적어도 하나의 링크 인터페이스를 갖고, 상기 가상 인터페이스에 대한 설정 정보 및 장애 정보를 관리하면서 인터페이스 관리를 수행하는 시스템 관리부;

상기 가상 인터페이스와 상기 물리적 인터페이스 포트를 일대일로 할당하고, 동시에 상기 가상 인터페이스 중 적어도 두개를 상기 링크인터페이스에 할당하기 위한 매핑 테이블;

상기 매핑 테이블을 이용하여 상기 라인카드와 상기 메인 프로세서 보드 사이에 IPC 메시지를 전송하는 IPC 메시지 제어부; 및

상기 가상 인터페이스로 전달된 IPC 메시지에 따라 고유의 지정된 기능을 수행하는 어플리케이션을 포함하고,

상기 IPC 메시지 제어부는, 소정의 부하 분산 정보를 이용하여 상기 어플리케이션으로부터 상기 가상 인터페이스로 출력되는 IPC 메시지를 상기 물리적 인터페이스 포트로 출력하는 것을 특징으로 하는 링크 애그리게이션 장치.
제7항에 있어서, 상기 시스템 관리부는, 상기 매핑 테이블을 상기 IPC 메시지 제어부로 전달하는 것을 특징으로 하는 링크 애그리게이션 장치.
제7항에 있어서, 상기 시스템 관리부는, 상기 가상 인터페이스의 설정정보 또는 장애정보의 변화시 상기 어플리케이션 수행부 및 라인카드에 상기 변화를 통보하는 것을 특징으로 하는 링크 애그리게이션 장치.
제7항에 있어서, 상기 시스템 관리부는, 상기 물리적 인터페이스 포트와 일대일로 할당된 가상 인터페이스는 비활성화하고 상기 물리적 인터페이스 포트와 할당된 상기 링크 인터페이스를 활성화하여, 상기 물리적 인터페이스 포트로부터 상 기 링크 인터페이스로 IPC 메시지가 전달되도록 하는 것을 특징으로 하는 링크 애그리게이션 장치.
제7항에 있어서, 상기 시스템 관리부는, 상기 물리적 인터페이스 포트에 할당된 상기 링크 인터페이스를 비활성화하고 상기 물리적 인터페이스 포트와 일대일로 할당된 가상 인터페이스는 활성화하여, 상기 물리적 인터페이스 포트로부터 상기 가상 인터페이스로 IPC 메시지가 전달되도록 하는 것을 특징으로 하는 링크 애그리게이션 장치.
제7항에 있어서, 상기 어플리케이션은, 상기 물리적 인터페이스 포트를 통하여 수신되는 IPC 메시지가 상기 매핑 테이블에 따라서 할당되는 링크 인터페이스 또는 가상 인터페이스로부터 입력되는 것으로 인식하는 것을 특징으로 하는 링크 애그리게이션 장치.
삭제
제1항 또는 제7항에 있어서, 상기 메인 프로세서 보드 및 라인카드 보드는 각각 프로세서간 통신을 위한 IPC 채널을 갖는 것을 특징으로 하는 링크 애그리게이션 장치.
각각 복수의 물리적 인터페이스 포트를 갖는 복수의 라인카드와 연결된 메인 프로세서 보드에서, 상기 복수의 물리적 인터페이스 포트를 논리적 링크로 통합하여 사용하기 위한 링크 애그리게이션 방법에 있어서,

상기 복수의 가상 인터페이스 중 적어도 하나에, 각각 상기 복수의 물리적 인터페이스 포트 중 적어도 두 개를 할당하여 매핑 테이블에 저장하는 인터페이스 할당단계;

상기 복수의 물리적 인터페이스 포트로부터 상기 메인 프로세서 보드로 전달되는 IPC 메시지를 수신하는 IPC 메시지 수신단계;

상기 수신된 IPC 메시지를 상기 매핑 테이블의 할당정보에 따라 상기 메인 프로세서 보드의 해당 가상 인터페이스로 전달하는 IPC 메시지 전달단계;

상기 가상 인터페이스로 전달된 IPC 메시지에 따른 어플리케이션을 수행하는 어플리케이션 수행단계;및

상기 가상 인터페이스의 설정정보 또는 장애정보의 변화시, 상기 어플리케이션 및 라인카드에 상기 변화를 통보하는 단계를 포함하는 것을 특징으로 하는 링크 애그리게이션 방법.
제15항에 있어서, 상기 가상 인터페이스 중 하나에 상기 물리적 인터페이스 포트 중 하나를 할당하여 상기 매핑 테이블에 저장하는 단계를 더 포함하는 것을 특징으로 하는 링크 애그리게이션 방법.
제15항에 있어서,

상기 메인 프로세서 보드에서 상기 가상 인터페이스를 통해 상기 물리적 인터페이스 포트로 IPC 메시지를 전달하는 단계; 및

소정의 부하 분산 정보를 이용하여 상기 가상 인터페이스에 할당된 물리적 인터페이스 포트로 상기 IPC 메시지를 전달하는 단계를 추가로 포함하는 것을 특징으로 하는 링크 애그리게이션 방법.
각각 복수의 물리적 인터페이스 포트를 갖는 복수의 라인카드와 연결된 메인 프로세서 보드에서, 상기 복수의 물리적 인터페이스 포트를 논리적 링크로 통합하여 사용하기 위한 링크 애그리게이션 방법에 있어서,

상기 가상 인터페이스와 상기 물리적 인터페이스 포트를 일대일로 할당하고, 동시에 상기 가상 인터페이스 중 적어도 두개를 별도의 링크인터페이스에 할당하여 매핑 테이블에 저장하는 인터페이스 할당단계;

상기 복수의 물리적 인터페이스 포트로부터 상기 메인 프로세서 보드로 전달되는 IPC 메시지를 수신하는 IPC 메시지 수신단계;

상기 수신된 IPC 메시지를 상기 매핑 테이블의 할당정보에 따라 상기 메인 프로세서 보드의 해당 가상 인터페이스로 전달하는 IPC 메시지 전달단계;

상기 가상 인터페이스로 전달된 IPC 메시지에 따른 어플리케이션을 수행하는 어플리케이션 수행단계; 및

상기 가상 인터페이스의 설정정보 또는 장애정보의 변화시, 상기 어플리케이션 및 라인카드에 상기 변화를 통보하는 단계를 포함하는 것을 특징으로 하는 링크 애그리게이션 방법.
제18항에 있어서,

상기 메인 프로세서 보드에서 상기 가상 인터페이스 또는 상기 링크 인터페이스를 통해 상기 물리적 인터페이스 포트로 IPC 메시지를 전달하는 단계; 및

소정의 부하 분산 정보를 이용하여 상기 가상 인터페이스 또는 상기 링크 인터페이스에 할당된 물리적 인터페이스 포트로 상기 IPC 메시지를 전달하는 단계를 추가로 포함하는 것을 특징으로 하는 링크 애그리게이션 방법.
제18항에 있어서, 상기 물리적 인터페이스 포트와 일대일로 할당된 가상 인터페이스는 비활성화하고 상기 물리적 인터페이스와 할당된 상기 링크 인터페이스를 활성화하여, 상기 물리적 인터페이스로부터 상기 링크 인터페이스로 IPC 메시지가 전달되도록 하는 것을 특징으로 하는 링크 애그리게이션 방법.
제18항에 있어서, 상기 물리적 인터페이스 포트에 할당된 상기 링크 인터페이스를 비활성화하고 상기 물리적 인터페이스 포트와 일대일로 할당된 가상 인터페이스는 활성화하여, 상기 물리적 인터페이스 포트로부터 상기 가상 인터페이스로 IPC 메시지가 전달되도록 하는 것을 특징으로 하는 링크 애그리게이션 방법.
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