KR100557583B1 - A method for planarization of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 평탄화 절연막을 하부구조의 상부에 증착한 후, 웨이퍼에 수평한 방향의 운동성을 갖는 전하를 띤 입자를 사용하여 고압에서 식각함에 의해 웨이퍼의 수직방향으로의 식각 속도보다 웨이퍼의 수평 방향의 식각 속도를 더 크게 하여 단차의 각도를 줄이는 본 발명의 평탄화 방법은 종래의 CMP 공정을 대신 할 수 있으며, 이로 인해 원가 절감을 기대할 수 있고, CMP 공정을 적용할 경우 발생되는 메탈 오염이나 파티클에 의한 수율 저하 문제를 개선시킬 수 있다. 아울러, CMP 공정에 의한 두께의 비균일도 문제를 개선 시켜 후속 공정을 보다 용이하게 함으로써 공정을 단순화 하고, 메탈 콘택 산화막 식각 공정 시와 같이, 콘택홀 산화막의 두께가 깊은 경우의 공정을 용이하게 하여 반도체 소자의 제조 공정 수율 향상을 기대할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planarization method of a semiconductor device, wherein a planarization insulating film is deposited on top of a lower structure, and then etched at high pressure using charged particles having mobility in a direction horizontal to the wafer. The planarization method of the present invention, which reduces the angle of the step by making the etching speed in the horizontal direction of the wafer larger than the etching speed of, may be substituted for the conventional CMP process, and thus, cost reduction may be expected, and the CMP process may be applied. It is possible to improve the yield reduction problem caused by metal contamination or particles generated in the case. In addition, by improving the problem of non-uniformity of thickness caused by the CMP process, the subsequent process is made easier, and the process is simplified, and when the contact hole oxide film is thick, such as during the metal contact oxide etching process, the process is facilitated by the semiconductor. The improvement of the manufacturing process yield of an element can be anticipated.
Description
도 1 과 도 2 는 본 발명에 따른 층간 절연막의 평탄화 방법의 공정의 일예를 도시한 단면도1 and 2 are cross-sectional views showing one example of the process of the planarization method of the interlayer insulating film according to the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
1 : 실리콘 기판 3 : 게이트 산화막 1
5 : 워드라인 7 : 워드라인 스페이서5: word line 7: word line spacer
9 : 층간 절연막9: interlayer insulating film
본 발명은 반도체 소자의 평탄화방법에 관한 것으로, 특히 건식 식각 장비에서 웨이퍼에 전압을 인가하지 않고 플라즈마를 전기적으로 웨이퍼의 수평방향으로 회전시켜 플라즈마내의 이온들로 하여금 웨이퍼의 수평방향으로 운동하게 함으로써 셀 지역과 주변회로 지역의 경계부분에서의 단차를 줄일 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.BACKGROUND OF THE
반도체 소자의 제조공정에 있어서, 하층부 형성 후 발생하는 단차는 후속 리 소그라피(lithography) 공정과 전기적 배선의 식각공정을 어렵게 하여 층간 절연막 증착 후 평탄화 공정을 요구하게 된다.In the manufacturing process of the semiconductor device, a step generated after forming the lower layer makes the subsequent lithography process and the etching process of the electrical wiring difficult to require the planarization process after the deposition of the interlayer insulating film.
상기의 문제는 반도체 소자의 디자인 룰이 비교적 큰 0.30㎛ 이상의 소자 제조시에는 감광막 마스크가 I-라인 또는 G-라인의 그 두께가 두꺼운 감광막 마스크를 사용하여 리소그라피 공정에서나 식각 공정 시 공정여유가 문제되지 않았다.The above problem is that when fabricating a device having a design rule of more than 0.30㎛, the photoresist mask does not have a problem in the lithography process or the etching process using a photoresist mask having a thick I-line or G-line. Did.
그러나 0.25㎛ 이하의 디자인 룰이 작아지고 감광막으로 원 자외선(Deep-UV)을 사용하는 소자의 제조시에는 그 문제가 소자의 제조 여부를 결정지을 만큼 중요하게 대두 되었다. However, the design rule of 0.25 μm or less has become smaller, and the problem has become important enough to determine whether the device is manufactured when the device using deep ultraviolet (Deep-UV) as a photosensitive film.
따라서 이를 해결하기 위하여 층간 절연막의 평탄화 공정으로 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하 'CMP'라 함) 기술을 사용하고 있다. 상기 CMP 기술은 층간 절연막의 평탄화가 국부적으로 거의 완벽히 이루어짐에도 불구하고 다음과 같은 치명적인 문제점을 내포하고 있다.Therefore, in order to solve this problem, chemical mechanical polishing (hereinafter referred to as 'CMP') technology is used as a planarization process of the interlayer insulating film. The CMP technique has the following fatal problems despite the fact that the planarization of the interlayer insulating film is almost completely performed.
첫째, CMP 기술은 화학적 그리고 기계적 연마 기법을 사용하는 기술로 그 사용시간이 지남에 따라 CMP PAD 가 마모됨으로써 공정 결과가 다르게 되어 재현성이 떨어지는 문제점이 있어 소자 제조에 적용하기 위해서는 그 시간에 따른 CMP 결과를 예측할 수 있도록 많은 시간과 실험을 투자해야 하므로 이에 따른 많은 비용이 소요되는 문제점이 있다. First, CMP technology uses chemical and mechanical polishing techniques. As the use time of the CMP PAD is worn out, the process results are different and thus the reproducibility is poor. Since it requires a lot of time and experiment to predict the problem, there is a problem that costs a lot.
둘째, CMP 공정은 소자의 하부층의 구조, 예컨데 패턴 사이즈, 다이 크기, 패턴의 밀도 및 높이 등에 따라, 그리고 공정순서에 따라 항시 그 공정 조건을 새로이 설정해야 하는 점이다.Second, the CMP process requires that the process conditions be newly set according to the structure of the lower layer of the device, for example, pattern size, die size, density and height of the pattern, and according to the process sequence.
셋째, CMP 공정은 웨이퍼와 기계적 접촉을 하고 있어 건식 식각공정이나 여타의 증착공정에 비하여 웨이퍼내에서 또는 웨이퍼 대 웨이퍼에서의 기균일도가 크게 나타난다. 상기 비 균일도는 후속 콘택홀 형성공정, 특히 메탈 콘택 홀 형성공정에서 식각타켓이 웨이퍼 위치에 따라 그리고 웨이퍼에 따라 다르게 되어 콘택홀의 CD(Critical Dimension)와 실리콘 기판 손상 정도의 차이를 야기하므로 소자 특성의 비균일도를 일으키게 된다.Third, the CMP process is in mechanical contact with the wafer, resulting in greater uniformity in wafers or wafer-to-wafer than in dry etching or other deposition processes. The non-uniformity of the device characteristics in the subsequent contact hole forming process, especially metal contact hole forming process, the etching target is different depending on the wafer position and wafer, causing a difference in the CD (critical dimension) of the contact hole and the degree of damage to the silicon substrate It causes non-uniformity.
또한 상기 CMP 공정은 슬러리(Slurry)를 사용하고 있는데, 상기 슬러리는 웨이퍼 표면에 증착되어 있는 필름과 기계적으로 접촉하여 마모됨으로써 웨이퍼 표면에 파티클(particle)을 유발한다. 상기 파티클은 금속성으로 후속 공정에서 브릿지(전기적 숏트)를 야기하거나 패턴 형성시 패턴 불량을 야기하여 소자의 특성 및 수율 악화를 초래하는 문제를 내포하고 있다.In addition, the CMP process uses a slurry, and the slurry induces particles on the wafer surface by abrasion by mechanical contact with a film deposited on the wafer surface. The particles are metallic and present a problem of causing bridges (electrical shorts) in subsequent processes or pattern defects in pattern formation resulting in deterioration of device characteristics and yield.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 건식 식각 장비에서 웨이퍼에 전압을 인가하지 않고 플라즈마를 전기적으로 웨이퍼의 수평방향으로 회전시켜 플라즈마내의 이온들로 하여금 웨이퍼의 수평방향으로 운동하게 함으로써 셀 지역과 주변회로 지역의 경계부분에서의 단차의 각도와 높이를 감소시켜 단차를 줄일 수 있는 반도체 소자의 평탄화 방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention is to solve the above-mentioned conventional problems, the present invention is to dry the plasma in the plasma without applying a voltage to the wafer in the horizontal direction of the wafer by causing the ions in the plasma in the horizontal direction of the wafer It is an object of the present invention to provide a planarization method of a semiconductor device that can reduce the step height by reducing the angle and height of the step at the boundary between the cell area and the peripheral circuit area.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 평탄화 방법은,The planarization method of the semiconductor device of the present invention for achieving the above object,
평탄화 절연막을 하부구조의 상부에 증착한 후, 플라즈마를 이용하여 상기 층간 절연막을 식각하되, 상기 플라즈마에 회전하는 전장이나 회전하는 자장을 인가하여 플라즈마를 회전시켜 웨이퍼에 수평한 방향의 운동성을 갖는 전하를 띤 입자를 사용하여 식각함에 의해 절연막의 단차를 줄이는 것을 특징으로 한다.After depositing a planarization insulating film on top of the underlying structure, the interlayer insulating film is etched using a plasma, and the plasma is rotated by applying a rotating electric field or a rotating magnetic field to the plasma to rotate the plasma so as to have mobility in a horizontal direction on the wafer. It is characterized by reducing the step of the insulating film by etching using the particles having.
또한, 본 발명은 상기의 목적을 달성하기 위해 In addition, the present invention to achieve the above object
평탄화를 위한 층간 절연막을 하부구조의 상부에 형성하고, 상기 층간 절연막을 식각하되, 습식식각 장치에서 웨이퍼를 회전시켜 웨이퍼의 수평방향으로의 식각 속도를 수직 방향으로의 식각 속도보다 크게 하여 평탄화시키는 공정을 포함하는 것을 특징으로 한다.Forming an interlayer insulating film on top of the underlying structure and etching the interlayer insulating film, and rotating the wafer in a wet etching apparatus to make the wafer etch rate in the horizontal direction greater than the etching rate in the vertical direction Characterized in that it comprises a.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 과 도 2 는 본 발명의 방법에 따른 반도체 소자의 평탄화 공정의 일예를 도시한 단면도이다.1 and 2 are cross-sectional views showing an example of the planarization process of the semiconductor device according to the method of the present invention.
상기 도면에 도시된 바와 같이, 실리콘 기판(1)의 상부에 게이트 산화막(3)을 성장시킨 후, 워드라인(5) 및 워드라인 스페이서(7)을 형성한다.As shown in the figure, after the
다음 전체구조 상부에 층간 절연막(9)을 형성한다.Next, an
그 후 웨이퍼에 수평한 방향의 운동성을 갖는 전하를 띤 입자를 사용하여 고압에서 식각함에 의해 웨이퍼의 수직방향으로의 식각 속도보다 웨이퍼의 수평 방향의 식각 속도를 더 크게 하여 단차의 각도를 줄이고 높이를 줄여 평탄화 한다.Thereafter, the wafer is etched at a high pressure by using charged particles having kinetic motion in a horizontal direction, so that the etching speed in the horizontal direction of the wafer is larger than the etching speed in the vertical direction of the wafer, thereby reducing the angle of the step and increasing the height. Reduce and flatten.
한편, 상기에서 회전하는 전장을 형성시키기 위하여 플라즈마 챔버의 반응실 주위에 직류의 서로 다른 극성을 갖는 전극을 다수개 형성한 후 회전시킨다.Meanwhile, in order to form the electric field rotating in the above, a plurality of electrodes having different polarities of direct current are formed around the reaction chamber of the plasma chamber and then rotated.
또한, 상기 회전하는 전장을 형성시키기 위하여 플라즈마 챔버의 반응실 주위에 교류의 전장을 발생시킬 수 있는 다수의 전극을 형성하여 일정한 주기를 갖도록 교류를 인가함에 의해 달성할 수도 있다.In addition, in order to form the rotating electric field, a plurality of electrodes capable of generating an electric field of an alternating current may be formed around the reaction chamber of the plasma chamber to apply the alternating current to have a constant period.
그리고, 상기 회전하는 자장을 발생시키기 위하여는 반응실 주위에 영구 자석을 극성을 달리하여 다수개 형성한 후 반응실 주위의 영구자석을 회전시키는 것에 의해 달성할 수 있으며, 또한 플라즈마 챔버의 반응실 주위에 교류의 자장을 발생시킬 수 있는 다수의 코일을 형성하여 일정한 주기를 갖도록 교류를 인가함에 의해 회전하는 자장을 발생시킬 수 있다.And, in order to generate the rotating magnetic field can be achieved by forming a plurality of permanent magnets around the reaction chamber with different polarities and then rotating the permanent magnet around the reaction chamber, and also around the reaction chamber of the plasma chamber It is possible to generate a rotating magnetic field by forming a plurality of coils capable of generating an alternating magnetic field in and applying an alternating current to have a constant cycle.
한편, 상기 본 발명에서의 층간 절연막은 워드라인 형성후 증착되는 제1 층간 절연막, 비트라인 형성 후 증착되는 제2 층간 절연막, 저장전극 형성후 증착되는 제3 층간 절연막 중 임의의 어느 하나가 될 수 있다.The interlayer insulating film may be any one of a first interlayer insulating film deposited after forming a word line, a second interlayer insulating film deposited after forming a bit line, and a third interlayer insulating film deposited after forming a storage electrode. have.
그리고 상기 본 발명의 기술은 비트라인 콘택이나 저장전극 콘택을 위한 패드 폴리 형성공정에 적용할 경우, 패드 폴리 식각 시 단차 부위에 남는 잔유물(Residue)을 제거할 수 있도록 폴리 표면에 존재하는 산화막을 제거할 수 있고, 폴리를 측면 방향으로 식각함에 의해 패드 폴리 식각 시 식각시간을 줄일 수 있는 장점이 있다.In addition, when the technique of the present invention is applied to a pad poly forming process for a bit line contact or a storage electrode contact, an oxide film existing on a surface of a poly may be removed to remove residues remaining on a stepped portion when the pad poly is etched. The etching time of the pad poly may be reduced by etching the poly in a lateral direction.
또한, 상기 층간 절연막의 주 식각 가스로 CxFy 계열의 가스, CxHyFz 계열의 가스, NF3, SF6 중 임의의 어느 하나를 사용할 수 있고, 상기 주 식각 가스에 폴리 또는 질화막 등에 대한 선택비를 조절하고 균일도 향상을 위해 산소 또는 질소 를 첨가할 수 있다.In addition, any one of a CxFy-based gas, a CxHyFz-based gas, NF 3 and SF 6 may be used as the main etching gas of the interlayer insulating layer, and the selectivity ratio of poly or nitride film may be adjusted to the main etching gas. Oxygen or nitrogen can be added to improve uniformity.
이때 상기 CxFy 계열의 가스로는 CF4, C2F6 등이 있고, 상기 CxHyFz 계열의 가스로는 CHF3, CH2F2 등이 있다.In this case, the CxFy-based gas includes CF 4 , C 2 F 6, and the like, and the CxHyFz-based gas includes CHF 3 , CH 2 F 2, and the like.
또한, 상기 층간 절연막의 주 식각 가스에 플라즈마 또는 래디칼의 발생을 효과적으로 하고 식각 균일도를 높이기 위하여 불활성 가스를 첨가할 수 있다.In addition, an inert gas may be added to the main etching gas of the interlayer insulating layer in order to effectively generate plasma or radicals and to increase etching uniformity.
한편, 본 발명의 다른 실시예로서, 층간 절연막을 다음과 같은 방법으로 식각할 수도 있다.Meanwhile, as another embodiment of the present invention, the interlayer insulating film may be etched by the following method.
즉, 평탄화 절연막을 하부구조의 상부에 증착한 후, 습식식각 장치에서 웨이퍼를 회전시켜 웨이퍼의 수평방향으로의 식각 속도를 수직 방향으로의 식각 속도보다 크게 하여 단차부위를 평탄화하는 방법이다.That is, after the planarization insulating film is deposited on the upper portion of the lower structure, the wafer is rotated in the wet etching apparatus to planarize the stepped portion by making the etching speed in the horizontal direction greater than the etching speed in the vertical direction.
상기한 방법에 있어서, 상기 층간 절연막은 워드라인 형성후 증착되는 제1 층간 절연막, 비트라인 형성 후 증착되는 제2 층간 절연막, 저장전극 형성후 증착되는 제3 층간 절연막 중 임의의 어느 하나일 수 있으며, 이때 상기 층간 절연막의 식각 용액으로 HF : DI 또는 HF : NH4F : DI 등의 혼합 용액을 사용한다.In the above method, the interlayer insulating film may be any one of a first interlayer insulating film deposited after forming a word line, a second interlayer insulating film deposited after forming a bit line, and a third interlayer insulating film deposited after forming a storage electrode. In this case, a mixed solution such as HF: DI or HF: NH 4 F: DI is used as an etching solution of the interlayer insulating film.
그리고, 특히 폴리실리콘을 습식식각으로 식각 할 경우, 습식 용액으로 H3PO4 용액이나 HNO3 : DII : CH3COOH : HF 혼합용액을 사용한다.In particular, when the polysilicon is etched by wet etching, H 3 PO 4 solution or HNO 3 : DII: CH 3 COOH: HF mixed solution is used as the wet solution.
이상에서 상술한 바와 같이, 평탄화 절연막을 하부구조의 상부에 증착한 후, 웨이퍼에 수평한 방향의 운동성을 갖는 전하를 띤 입자를 사용하여 고압에서 식각함에 의해 웨이퍼의 수직방향으로의 식각 속도보다 웨이퍼의 수평 방향의 식각 속도를 더 크게 하여 단차의 각도를 줄이는 본 발명의 평탄화 방법은 종래의 CMP 공정을 대신 할 수 있으며, 이로 인해 원가 절감을 기대할 수 있고, CMP 공정을 적용할 경우 발생되는 메탈 오염이나 파티클에 의한 수율 저하 문제를 개선시킬 수 있다.As described above, after the planarization insulating film is deposited on top of the underlying structure, the wafer is etched at a high pressure by using charged particles having motility in a direction horizontal to the wafer, so that the wafer is subjected to etching speed in the vertical direction. The planarization method of the present invention which reduces the angle of the step by increasing the etch speed in the horizontal direction of the can be substituted for the conventional CMP process, which can be expected to reduce the cost, metal contamination generated when applying the CMP process In addition, the problem of yield reduction due to particles can be improved.
아울러, CMP 공정에 의한 두께의 비균일도 문제를 개선 시켜 후속 공정을 보다 용이하게 함으로써 공정을 단순화 하고, 메탈 콘택 산화막 식각 공정 시와 같이, 콘택홀 산화막의 두께가 깊은 경우의 공정을 용이하게 하여 반도체 소자의 제조 공정 수율 향상을 기대할 수 있다.In addition, by improving the problem of non-uniformity of thickness caused by the CMP process, the subsequent process is made easier, and the process is simplified, and when the contact hole oxide film is thick, such as during the metal contact oxide etching process, the process is facilitated by the semiconductor. The improvement of the manufacturing process yield of an element can be anticipated.
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