KR100557573B1 - Semiconductor memory device - Google Patents

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KR100557573B1 KR1020030076768A KR20030076768A KR100557573B1 KR 100557573 B1 KR100557573 B1 KR 100557573B1 KR 1020030076768 A KR1020030076768 A KR 1020030076768A KR 20030076768 A KR20030076768 A KR 20030076768A KR 100557573 B1 KR100557573 B1 KR 100557573B1
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로써, 보다 상세하게는 외부클럭신호의 발진 이상을 감지하여, 발진 이상 시에 외부클럭신호 대신에 내부클럭신호를 생성하여 시스템 클럭신호로 사용함으로써, 시스템에 안정적인 클럭을 제공함으로써 오동작을 방지하는 기술이다. 이를 위해 본 발명은 외부 클럭신호의 정상 발진 여부를 체크하여 에지감지신호 및 클럭교체신호를 출력하는 발진이상 검출부와, 상기 에지감지신호와 상기 클럭교체신호를 논리연산한 신호에 의해 제어되어 내부클럭신호를 출력하는 내부발진부와, 상기 외부클럭신호와 상기 내부클럭신호를 수신하여, 상기 클럭교체신호에 의해 외부클럭신호와 내부클럭신호 중 어느 하나를 내부 시스템으로 출력하는 클럭교체부를 구비하여, 내부 시스템으로 안정적인 클럭을 제공함으로써 오동작을 방지한다.The present invention relates to a semiconductor memory device, and more particularly, to detect an oscillation abnormality of an external clock signal, to generate an internal clock signal instead of an external clock signal when an oscillation abnormality is generated, and to use the system clock signal. It is a technology to prevent malfunction by providing a clock. To this end, the present invention is the internal clock is controlled by the oscillation abnormality detection unit for checking the normal oscillation of the external clock signal and outputs the edge detection signal and the clock replacement signal, and the logic operation of the edge detection signal and the clock replacement signal And an internal oscillator for outputting a signal, and a clock replacer configured to receive the external clock signal and the internal clock signal and output one of an external clock signal and an internal clock signal to the internal system by the clock replacement signal. Providing a stable clock to the system prevents malfunctions.

Description

반도체 메모리 장치{Semiconductor memory device}Semiconductor memory device

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도.1 is a configuration diagram of a semiconductor memory device according to an embodiment of the present invention.

도 2는 도 1의 발진이상 검출부의 세부 구성도. FIG. 2 is a detailed configuration diagram of the oscillation abnormality detecting unit of FIG. 1. FIG.

도 3은 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도.3 is an operation timing diagram of a semiconductor memory device according to the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로써, 보다 상세하게는 외부클럭신호의 발진 이상을 감지하여, 발진 이상 시에 외부클럭신호 대신에 내부클럭신호를 생성하여 시스템 클럭신호로 사용함으로써, 시스템에 안정적인 클럭을 제공함으로써 오동작을 방지하는 기술이다.The present invention relates to a semiconductor memory device, and more particularly, to detect an oscillation abnormality of an external clock signal, to generate an internal clock signal instead of an external clock signal when an oscillation abnormality is generated, and to use the system clock signal. It is a technology to prevent malfunction by providing a clock.

점차 대용량화하는 반도체 메모리장치의 동작속도를 더욱 고속화하기 위해, 메모리 제어기(Memory Controller)로부터 공급되는 시스템 클럭에 동기하여 동작하는 동기식(synchronous) 반도체 메모리 장치가 제안되었다.In order to further speed up the operation speed of a gradually increasing semiconductor memory device, a synchronous semiconductor memory device which operates in synchronization with a system clock supplied from a memory controller has been proposed.

비동기식 반도체 메모리 장치의 경우 시스템 클럭의 입력이 필요없이 로우 어드레스 스트로브 및 컬럼 어드레스 스트로브에 따라 내부 회로들의 동작이 인에이블되어 리드/라이트 동작을 수행하게 된다. 그에 반해, 동기식 반도체 메모리 장 치는 시스템 클럭에 의해 동기되어 내부 회로들이 동작된다. 특히, 동기식 메모리 장치가 비동기식 메모리 장치보다 고속 동작에 적합한 구조를 가지고 있어, 동기식 메모리 장치를 많이 사용하는 추세이다.In the case of the asynchronous semiconductor memory device, the operation of the internal circuits is enabled according to the row address strobe and the column address strobe without the input of the system clock to perform the read / write operation. In contrast, a synchronous semiconductor memory device is synchronized with a system clock to operate internal circuits. In particular, since a synchronous memory device has a structure suitable for high-speed operation than an asynchronous memory device, a synchronous memory device is used more frequently.

그러나, 동기식 반도체 메모리 장치는 외부클럭에 의해 제공되는 시스템 클럭에 의해 동기된다. 이때, 외부 클럭은 온도나 전압 등의 주위 환경변화에 따라 발진이 순간 정지되거나 정지상태가 유지되는 등 불안정해지기 쉬우며, 이와같이 불안정한 외부 클럭을 그대로 시스템 클럭으로 사용하는 경우, 시스템의 오동작을 초래하는 문제점이 발생할 수도 있다.However, the synchronous semiconductor memory device is synchronized by a system clock provided by an external clock. At this time, the external clock tends to be unstable such as the oscillation stops momentarily or the stop state is maintained according to the change of the surrounding environment such as temperature or voltage, and if the unstable external clock is used as the system clock as it is, the system malfunctions. Problems may arise.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 발진 이상 대체회로를 구비하여 외부클럭 발진에 이상이 발생하는 경우 이를 감지하여, 반도체 메모리 장치 내에 안정적인 클럭을 제공함으로써 반도체 메모리 장치의 오동작을 방지하도록 하는데 있다.An object of the present invention for solving the above problems is to provide a stable clock in the semiconductor memory device by detecting when an error occurs in the external clock oscillation by providing an oscillation error replacement circuit to prevent the malfunction of the semiconductor memory device To do that.

또한, 본 발명의 또 다른 목적은 사용자가 임의로 외부클럭과 내부클럭을 변환할 수 있도록 하는데 있다.Still another object of the present invention is to allow a user to arbitrarily convert an external clock and an internal clock.

상기 과제를 달성하기 위한 본 발명은 외부 클럭신호가 정상적으로 발진되는 지 여부를 검출하여 에지감지신호 및 클럭교체신호를 출력하는 발진이상 검출부와, 상기 에지감지신호와 상기 클럭교체신호를 논리연산한 신호에 의해 제어되어 내부클럭신호를 출력하는 내부발진부와, 상기 외부클럭신호와 상기 내부클럭신호를 수신하여, 상기 클럭교체신호에 의해 외부클럭신호와 내부클럭신호 중 어느 하나를 내부 시스템으로 출력하는 클럭교체부를 구비함을 특징으로 한다.The present invention for achieving the above object is an oscillation abnormality detection unit for detecting whether the external clock signal is oscillated normally and outputs the edge detection signal and the clock replacement signal, and the signal obtained by performing a logical operation of the edge detection signal and the clock replacement signal An internal oscillator which is controlled by the controller and outputs an internal clock signal, a clock which receives the external clock signal and the internal clock signal, and outputs any one of an external clock signal and an internal clock signal to the internal system by the clock replacement signal; Characterized in that the replacement portion.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.1 is a configuration diagram of a semiconductor memory device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 메모리 장치는 발진이상 검출부(10), 오아게이트 OR1, 내부 발진부(20), 및 클럭교체부(30) 등으로 구성된다.The semiconductor memory device according to the embodiment of the present invention includes an oscillation abnormality detecting unit 10, an OR gate OR1, an internal oscillating unit 20, a clock replacing unit 30, and the like.

발진이상 검출부(10)는 소정의 설정시간 t1 동안 외부클럭신호 ECLK가 입력되지 않는지를 검출하여, 소정의 설정시간 t1 동안 외부클럭신호 ECLK의 입력이 없는 경우 외부 클럭신호 ECLK의 발진이 정상적이지 않은 것으로 판단하고, 내부 발진부(20)를 구동시키는 내부발진 구동신호 ICKENB와 클럭교체부(30)를 구동시키는 클럭교체신호 CLK_CHG를 출력한다.The oscillation abnormality detecting unit 10 detects that the external clock signal ECLK is not input for a predetermined time t1. If there is no input of the external clock signal ECLK for a predetermined time t1, the oscillation of the external clock signal ECLK is not normal. The internal oscillation drive signal ICKENB for driving the internal oscillator 20 and the clock change signal CLK_CHG for driving the clock replacer 30 are output.

그리고, 클럭교체신호 CLK_CHG에 의해 내부클럭신호 ICLK을 시스템 클럭신호 SCLK로 사용하는 중에 외부클럭신호 ECLK가 다시 정상발진하는 지를 소정시간 t2동안 검출하여, 소정시간 t2 동안 외부클럭신호 ECLK가 정상발진하면 다시 내부클럭신호 ICLK를 외부클럭신호 ECLK로 대체하는 클럭교체신호 CLK_CHG를 출력한다. 여기서, 소정의 시간 t1 및 t2는 뒤에 도 2 및 도 3을 통해 구체적으로 설명하기로 한다.When the internal clock signal ICLK is used as the system clock signal SCLK by the clock replacement signal CLK_CHG, it is detected whether the external clock signal ECLK starts to oscillate normally for a predetermined time t2, and when the external clock signal ECLK oscillates normally for the predetermined time t2. The clock replacement signal CLK_CHG which replaces the internal clock signal ICLK with the external clock signal ECLK is output again. Here, the predetermined times t1 and t2 will be described in detail later with reference to FIGS. 2 and 3.

오아게이트 OR1는 에지감지신호 ICKENB와 클럭교체신호 CLK_CHG를 오아연산하여 그 결과를 내부발진부(20)로 출력한다. 이때, 오아게이트 OR1의 출력신호 ICKEN는 에지감지신호 ICKENB를 반전시킨 신호와 같다.The OR gate OR1 performs a miscalculation of the edge detection signal ICKENB and the clock replacement signal CLK_CHG and outputs the result to the internal oscillator 20. At this time, the output signal ICKEN of the OR gate OR1 is the same as the signal inverting the edge detection signal ICKENB.

내부발진부(20)는 오아게이트 OR1의 출력신호 ICKEN를 수신하여 외부 클럭신호 ECLK 이상 시 교체를 위한 내부클럭신호 ICLK를 발진이상 검출부(10)와 클럭교체부(30)로 출력된다. 즉, 내부발진부(20)는 에지감지신호 ICKENB가 하이레벨이면 내부클럭신호 ICLK를 출력하고, 에지감지신호 ICKENB가 로우레벨이면 발진동작이 정지하고 고정된 값(하이레벨 또는 로우레벨)을 출력한다.The internal oscillator 20 receives the output signal ICKEN of the OR gate OR1 and outputs the internal clock signal ICLK for replacement when the external clock signal ECLK is abnormal to the oscillation abnormality detection unit 10 and the clock replacement unit 30. That is, the internal oscillator 20 outputs the internal clock signal ICLK when the edge detection signal ICKENB is high level, and stops the oscillation operation when the edge detection signal ICKENB is low level and outputs a fixed value (high level or low level). .

클럭교체부(30)는 외부클럭신호 ECLK와 내부클럭신호 ICLK를 수신하고, 발진이상 검출부(10)로부터 출력된 클럭 교체신호 CLK_CHG의 상태에 따라, 외부클럭신호 ECLK, 내부클럭신호 ICLK 중에서 하나를 출력한다. 이렇게 결정된 클럭신호를 시스템 클럭신호 SCLK로 출력한다. The clock replacement unit 30 receives the external clock signal ECLK and the internal clock signal ICLK, and selects one of the external clock signal ECLK and the internal clock signal ICLK according to the state of the clock replacement signal CLK_CHG output from the oscillation abnormality detection unit 10. Output The clock signal thus determined is output as the system clock signal SCLK.

즉, 클럭교체부(30)는 클럭교체신호 CLK_CHG가 하이레벨이면 내부클럭신호 ICLK를 시스템 클럭신호 SCLK로서 사용하고, 클럭교체신호 CLK_CHG가 로우레벨이면 외부클럭신호 ECLK를 시스템 클럭신호 SCLK로서 사용한다.That is, the clock replacement unit 30 uses the internal clock signal ICLK as the system clock signal SCLK when the clock replacement signal CLK_CHG is high level, and uses the external clock signal ECLK as the system clock signal SCLK when the clock replacement signal CLK_CHG is low level. .

도 2는 도 1의 발진이상 검출부의 세부 구성도이다.FIG. 2 is a detailed configuration diagram of the oscillation abnormality detecting unit of FIG. 1.

발진이상 검출부(10)는 에지디텍터(11), 카운터(12, 13), 앤드게이트 AND, 오아게이트 OR2, 및 교체신호 발생부(14) 등으로 구성된다.The oscillation abnormality detection section 10 is composed of an edge detector 11, counters 12 and 13, an AND gate AND, an oragate OR2, a replacement signal generator 14, and the like.

에지디텍터(11)는 외부클럭신호 ECLK를 수신하고, 외부클럭신호 ECLK의 라이징 에지와 폴링 에지를 감지하여, 라이징 에지와 폴링 에지때마다 5~ 10ns 정도의 에지감지신호 ICKENB를 출력한다.The edge detector 11 receives the external clock signal ECLK, senses the rising edge and the falling edge of the external clock signal ECLK, and outputs an edge detection signal ICKENB of about 5 to 10ns for each rising edge and the falling edge.

카운터(12)는 에지감지신호 ICKENB에 의해 리셋되고, 내부클럭신호 ICLK에 따라 에지감지신호 ICKENB의 라이징 에지부터 다음 라이징 에지까지의 시간을 카운팅한다. 즉, 에지감지신호 ICKENB가 하이레벨이면 카운터(12)는 "0"이 되고, 에지감지신호 ICKENB가 로우레벨이면 카운터(12)는 내부클럭신호 ICLK을 수신하여 카운팅한다. 그 결과, 소정시간 t1을 초과하면 하이레벨의 오버플로우신호 OF1를 출력한다. The counter 12 is reset by the edge detection signal ICKENB and counts the time from the rising edge of the edge detection signal ICKENB to the next rising edge in accordance with the internal clock signal ICLK. That is, when the edge detection signal ICKENB is high level, the counter 12 becomes "0". When the edge detection signal ICKENB is low level, the counter 12 receives and counts the internal clock signal ICLK. As a result, when the predetermined time t1 is exceeded, a high level overflow signal OF1 is output.

여기서, 소정시간 t1은 외부클럭신호 ECLK의 라이징 에지와 폴링에지 사이의 시간으로서, 외부클럭신호 ECLK의 입력이 없는 동안의 시간 즉, 디바이스내로 시스템 클럭 신호 SCLK이 입력되지 않는 시간이다. 따라서, 소정시간 t1은 디바이스가 시스템클럭신호 SCLK의 입력없이 오동작하지 않는 범위내의 시간으로 설정하여야 하므로, 정상적인 외부클럭신호 ECLK 주기의 1/2보다 충분히 크도록 설정하는 것이 바람직하다. Here, the predetermined time t1 is a time between the rising edge of the external clock signal ECLK and the falling edge, and is a time during which there is no input of the external clock signal ECLK, that is, a time when the system clock signal SCLK is not input into the device. Therefore, the predetermined time t1 should be set to a time within a range in which the device does not malfunction without input of the system clock signal SCLK. Therefore, it is preferable to set the predetermined time t1 to be larger than half of the normal external clock signal ECLK period.

오아게이트 OR2는 오버플로우신호 OF1와 클럭교체 인에이블신호 CLK_CHG_EN을 수신하여 오아연산을 한다. 앤드게이트 AND는 오버플로우신호 OF1, 클럭교체 인에이블신호 CLK_CHG_EN, 클럭교체신호 CLK_CHG를 수신하여 논리연산을 수행한다.The OR gate OR2 receives the overflow signal OF1 and the clock replace enable signal CLK_CHG_EN to perform an error calculation. The AND gate AND performs the logic operation by receiving the overflow signal OF1, the clock replace enable signal CLK_CHG_EN, and the clock replace signal CLK_CHG.

여기서, 클럭교체 인에이블신호 CLK_CHG_EN는 사용자의 프로그램에 의한 레지스터 출력이거나, 사용자의 선택에 따라 디바이스 내부 하드웨어 상태에서 고정시킬 수 있는 신호로서, 사용자가 제어할 수 있는 신호이다.Here, the clock replace enable signal CLK_CHG_EN is a register output by a user program or a signal that can be fixed in a device internal hardware state according to a user's selection, and is a signal that can be controlled by a user.

클럭교체 인에이블신호 CLK_CHG_EN가 하이레벨이면 카운터(13)는 항상 리셋 되고, 교체신호발생부(14)는 항상 하이레벨의 클럭교체신호 CLK_CHG를 출력하여, 내부발진부(20)는 계속 발진한다. 즉, 클럭교체 인에이블신호 CLK_CHG_EN는 외부클럭신호 ECLK 및 카운터(12)의 오버플로우신호 OF1의 상태와 무관하게 사용자가 원하는 상태로 설정될 수 있다.When the clock replacement enable signal CLK_CHG_EN is at the high level, the counter 13 is always reset, and the replacement signal generator 14 always outputs the clock replacement signal CLK_CHG at the high level, and the internal oscillator 20 continues to oscillate. That is, the clock replacement enable signal CLK_CHG_EN may be set to a desired state regardless of the state of the external clock signal ECLK and the overflow signal OF1 of the counter 12.

카운터(13)는 앤드게이트 AND의 출력에 의해 리셋되고, 시스템 클럭신호 SCLK의 주파수를 2M 으로 나눈값(SCLK 주파수/ 2M)을 클럭으로 사용한다. 카운터(13)는 카운팅 결과가 소정시간 t2를 초과하면 하이레벨의 오버플로우신호 OF2를 출력한다. 여기서, 소정시간 t2는 카운터(13)가 리셋되고 오버플로우 되기까지의 시간이며, 카운터(12, 13)는 N 비트 카운터로 구비하는 것이 바람직하다.The counter 13 is reset by the output of the AND gate AND, and uses the value obtained by dividing the frequency of the system clock signal SCLK by 2 M (SCLK frequency / 2 M ) as the clock. The counter 13 outputs a high level overflow signal OF2 when the counting result exceeds the predetermined time t2. The predetermined time t2 is a time until the counter 13 is reset and overflows, and the counters 12 and 13 are preferably provided as N bit counters.

교체신호 발생부(14)는 오버플로우신호 OF1가 하이레벨이면 하이레벨의 클럭교체신호 CLK_CHG를 출력하고, 오버플로우신호 OF2가 하이레벨이면 리셋되어 로우레벨의 클럭교체신호 CLK_CHG를 출력한다.The replacement signal generator 14 outputs a high level clock replacement signal CLK_CHG when the overflow signal OF1 is high level, and resets when the overflow signal OF2 is high level, and outputs a low level clock replacement signal CLK_CHG.

카운터(13)는 카운팅수가 t2보다 길어지면 하이레벨의 오버플로우신호 OF2를 출력한다. 이때, 카운터(12, 13)는 N 비트 카운터로 구비하는 것이 바람직하다.The counter 13 outputs a high level overflow signal OF2 when the counting number becomes longer than t2. At this time, the counters 12 and 13 are preferably provided as N bit counters.

교체신호 발생부(14)는 오버플로우신호 OF1가 하이레벨이면 하이레벨의 클럭교체신호 CLK_CHG를 출력하고, 오버플로우신호 OF2가 하이레벨이면 리셋되어 로우레벨의 클럭교체신호 CLK_CHG를 출력한다.The replacement signal generator 14 outputs a high level clock replacement signal CLK_CHG when the overflow signal OF1 is high level, and resets when the overflow signal OF2 is high level, and outputs a low level clock replacement signal CLK_CHG.

이하, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 및 작용을 도 3의 타이밍도를 참조하여 설명하기로 한다. Hereinafter, the operation and operation of the semiconductor memory device according to the exemplary embodiment of the present invention will be described with reference to the timing diagram of FIG. 3.

발진이상 검출부(10)가 외부클럭신호 ECLK의 발진이상을 감지하여 이상이 검출되면 하이레벨의 에지감지신호 ICKENB를 내부발진부(20)로 출력하고, 하이레벨의 클럭교체신호 CLK_CHG를 클럭교체부(30)로 출력한다. 그에따라, 에지감지신호 ICKENB를 수신한 내부발진부(20)는 내부클럭신호 ICLK를 클럭교체부(30)로 출력하고, 클럭교체부(30)는 외부클럭신호 ECLK 대신에 내부클럭신호 ICLK를 시스템 클럭신호 SCLK로서 출력한다.When the oscillation abnormality detection unit 10 detects an oscillation abnormality of the external clock signal ECLK and detects an abnormality, the high level edge detection signal ICKENB is outputted to the internal oscillation unit 20, and the clock replacement unit CLK_CHG of the high level is replaced. 30). Accordingly, the internal oscillator 20 receiving the edge detection signal ICKENB outputs the internal clock signal ICLK to the clock replacement unit 30, and the clock replacement unit 30 processes the internal clock signal ICLK instead of the external clock signal ECLK. Output as clock signal SCLK.

한편, 내부클럭신호 ICLK를 시스템 클럭신호 SCLK로서 출력하는 동안, 발진이상 검출부(10)를 통해 외부클럭신호 ECLK를 계속 감지하여 외부클럭신호 ECLK가 정상발진으로 판단되면 로우레벨의 클럭교체신호 CLK_CHG를 클럭교체부(30)로 출력한다. 그에따라, 클럭교체부(30)는 내부클럭신호 ICLK 대신에 외부클럭신호 ECLK를 시스템 클럭신호 SCLK로서 출력한다.On the other hand, while outputting the internal clock signal ICLK as the system clock signal SCLK, if the external clock signal ECLK is continuously detected by the oscillation abnormality detection unit 10 and the external clock signal ECLK is determined to be a normal oscillation, the low level clock replacement signal CLK_CHG is received. Output to the clock replacement unit 30. Accordingly, the clock replacing unit 30 outputs the external clock signal ECLK as the system clock signal SCLK instead of the internal clock signal ICLK.

이하, 발진이상 검출부(10)의 동작을 좀 더 구체적으로 설명하기로 한다. Hereinafter, the operation of the oscillation abnormality detection unit 10 will be described in more detail.

에지 디텍터(11)는 외부클럭신호 ECLK의 라이징 에지(rising edge) 및 폴링 에지(falling edge)를 감지하여, 발진 이상여부에 따라 에지감지신호 ICKENB를 출력한다. 이 에지감지신호 ICKENB에 의해 카운터(12)가 리셋되고, 내부클럭신호 ICLK에 따라 소정시간 t1동안 카운팅한다. 이때, 소정시간 t1을 초과하는 경우, 즉 외부클럭신호 ECLK가 비정상적으로 입력되는 경우, 카운터는 하이레벨의 오버플로우신호 OF1를 출력한다. 이 하이레벨의 오버플로우신호 OF1는 오아게이트 OR2를 통해 오아연산되어 교체신호 발생부(14)로 전송되어, 교체신호 발생부(14)는 하이레벨의 클럭교체신호 CLK_CHG를 클럭교체부(30)로 출력한다.  The edge detector 11 detects a rising edge and a falling edge of the external clock signal ECLK, and outputs the edge detection signal ICKENB according to the oscillation abnormality. The counter 12 is reset by this edge detection signal ICKENB, and counts for a predetermined time t1 in accordance with the internal clock signal ICLK. At this time, when the predetermined time t1 is exceeded, that is, when the external clock signal ECLK is abnormally input, the counter outputs the overflow signal OF1 of the high level. The high level overflow signal OF1 is orally calculated through the OR gate OR2 and transmitted to the replacement signal generator 14, and the replacement signal generator 14 transmits the clock replacement signal CLK_CHG of the high level to the clock replacement unit 30. Will output

한편, 에지 디텍터(11)는 외부클럭신호 ECLK의 폴링에지 및 라이징 에지를 계속 감지하여 외부클럭신호 ECLK가 에지감지신호 ICKENB를 출력하고, 카운터(11)는 소정시간 t1을 초과하지 않는 경우 로우레벨의 오버플로우신호 OF1를 출력하고, 오버플로우신호 OF1는 오아게이트 OR2를 통해 오아연산되어 교체신호 발생부(14)로 전송된다. 이때, 카운터(13)는 앤드게이트 AND의 출력에 의해 리셋되고, 시스템 클럭신호 SCLK의 주파수를 2M 으로 나눈값(SCLK 주파수/ 2M)에 따라 소정시간 t2동안 카운팅을 하고, 소정시간 t2를 초과하면 하이레벨의 오버플로우신호 OF2를 출력한다. 이 하이레벨의 오버플로우신호 OF2에 의해 교체신호 발생부(14)는 로우레벨의 클럭교체신호 CLK_CHG를 출력한다.On the other hand, the edge detector 11 continuously detects the falling edge and rising edge of the external clock signal ECLK, and the external clock signal ECLK outputs the edge detection signal ICKENB, and the counter 11 has a low level when the counter does not exceed a predetermined time t1. The overflow signal OF1 is outputted, and the overflow signal OF1 is orally calculated through the OR gate OR2 and transmitted to the replacement signal generator 14. At this time, the counter 13 is reset by the output of the AND gate AND, and counts for a predetermined time t2 according to the value of the system clock signal SCLK divided by 2 M (SCLK frequency / 2 M ), and the predetermined time t2 is counted. If exceeded, a high level overflow signal OF2 is output. In response to the high level overflow signal OF2, the replacement signal generator 14 outputs the low level clock replacement signal CLK_CHG.

이처럼 외부클럭신호 ECLK의 발진상태를 감지하여 발진이상이 발생하면 외부클럭신호 ECLK 대신에 내부클럭신호 ICLK를 생성하여 시스템 클럭신호 SCLK로 사용하고, 외부클럭신호 ECLK의 발진상태가 정상으로 되면 다시 내부클럭신호 ICLK 대신에 외부클럭신호 ECLK를 시스템 클럭신호 SCLK로 사용한다.In this way, if oscillation abnormality occurs by detecting oscillation state of external clock signal ECLK, internal clock signal ICLK is generated instead of external clock signal ECLK and used as system clock signal SCLK, and when oscillation state of external clock signal ECLK becomes normal, Instead of the clock signal ICLK, the external clock signal ECLK is used as the system clock signal SCLK.

또한, 발진이상 검출부(10)는 사용자가 외부에서 임의로 클럭교체인에이블신호 CLK_CHG_EN을 이용해 제어할 수 있다.In addition, the oscillation abnormality detection unit 10 may be controlled by the user using an external clock enable signal CLK_CHG_EN.

이상에서 살펴본 바와 같이, 본 발명은 외부클럭신호의 발진이 비정상인 경우 외부클럭신호 대신 내부에서 자체적으로 발생시킨 내부클럭신호 를 시스템 클럭신호로 이용함으로써, 안정적으로 시스템을 구동시킬 수 있어 비용을 절감할 수 있 는 효과가 있다.As described above, when the external clock signal oscillation is abnormal, by using the internal clock signal generated internally instead of the external clock signal as a system clock signal, the system can be stably driven, thereby reducing the cost. This can be done.

또한, 사용자가 외부클럭신와 내부클럭신호의 교체를 임의로 조절할 수 있어, 내부발진부의 특성을 저주파로 구성하여 디바이스의 서브 클럭 용도 및 기능으로 사용 가능 한 효과가 있다. In addition, the user can arbitrarily adjust the replacement of the external clock signal and the internal clock signal, it is possible to configure the characteristics of the internal oscillator to a low frequency can be used as a sub-clock applications and functions of the device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (6)

외부 클럭신호가 정상적으로 발진되는 지 여부를 검출하여 에지감지신호 및 클럭교체신호를 출력하는 발진이상 검출부;An oscillation abnormality detection unit for detecting whether the external clock signal is oscillated normally and outputting an edge detection signal and a clock replacement signal; 상기 에지감지신호와 상기 클럭교체신호를 논리연산한 신호에 의해 제어되어 내부클럭신호를 출력하는 내부발진부; 및An internal oscillation unit controlled by a signal obtained by performing a logic operation on the edge detection signal and the clock replacement signal to output an internal clock signal; And 상기 외부클럭신호와 상기 내부클럭신호를 수신하여, 상기 클럭교체신호에 의해 외부클럭신호와 내부클럭신호 중 어느 하나를 내부 시스템으로 출력하는 클럭교체부;A clock replacement unit which receives the external clock signal and the internal clock signal and outputs any one of an external clock signal and an internal clock signal to an internal system by the clock replacement signal; 를 포함하는 반도체 메모리 장치.Semiconductor memory device comprising a. 제 1항에 있어서, 상기 에지감지신호와 상기 클럭교체신호를 논리연산하는 오아게이트를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, further comprising an orifice configured to logically operate the edge detection signal and the clock replacement signal. 제 1항에 있어서, 상기 발진이상 검출부는 According to claim 1, wherein the oscillation abnormality detection unit 상기 외부클럭신호의 폴링에지와 라이징 에지를 검출하여 상기 내부 발진부의 내부클럭신호 출력동작을 제어하는 상기 에지감지신호를 출력하는 에지 디텍터; An edge detector for detecting a falling edge and a rising edge of the external clock signal and outputting the edge detection signal for controlling an internal clock signal output operation of the internal oscillator; 상기 에지감지신호에 의해 리셋되고, 상기 내부클럭신호에 따라 상기 외부클럭신호의 라이징에지에서 다음 라이징에지까지의 시간을 카운팅하여, 소정시간 T1을 초과하면 제 1 오버플로우신호를 출력하는 제 1 카운터;A first counter reset by the edge detection signal and counting a time from the rising edge of the external clock signal to the next rising edge according to the internal clock signal, and outputting a first overflow signal when a predetermined time T1 is exceeded. ; 상기 에지감지신호, 상기 제 1 오버플로우신호, 및 상기 클럭교체신호를 수신하여 논리연산하는 앤드게이트;An AND gate configured to receive and logically operate the edge detection signal, the first overflow signal, and the clock replacement signal; 상기 앤드게이트의 출력에 의해 리셋되고, 상기 외부클럭신호 주파수를 2M으로 나눈 클럭신호에 따라 카운팅하여 소정시간 T2를 초과하면 제 2 오버플로우신호를 출력하는 제 2 카운터; 및A second counter that is reset by the output of the AND gate and counts according to a clock signal obtained by dividing the external clock signal frequency by 2 M and outputs a second overflow signal when a predetermined time T2 is exceeded; And 상기 제 1 오버플로우신호를 수신하면 하이레벨의 상기 클럭교체신호를 출력하고, 상기 제 2 오버플로우신호를 수신하면 리셋되어 로우레벨의 상기 클럭교체신호를 출력하는 교체신호발생부;A replacement signal generator for outputting the clock replacement signal having a high level when the first overflow signal is received and being reset when the second overflow signal is received and outputting the clock replacement signal having a low level; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising a. 제 1 항에 있어서, 상기 발진이상 검출부는 클럭교체 인에이블신호에 의해 사용자가 상기 외부클럭신호와 상기 내부클럭신호를 교체하는 동작을 임의로 조절가능 하도록 함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the oscillation abnormality detection unit is configured to arbitrarily adjust an operation of the user to replace the external clock signal and the internal clock signal by a clock replacement enable signal. 제 3항에 있어서, 상기 소정시간 T1은 상기 외부클럭신호 주기의 1/2보다 크게 설정함을 특징으로하는 반도체 메모리 장치.4. The semiconductor memory device according to claim 3, wherein the predetermined time T1 is set to be larger than 1/2 of the external clock signal period. 제 3항에 있어서, 상기 소정시간 T2은 상기 소정시간 T1보다 크게 설정함을 특징으로하는 반도체 메모리 장치.4. The semiconductor memory device according to claim 3, wherein the predetermined time T2 is set larger than the predetermined time T1.
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