KR100555494B1 - Method of manufacturing a capacitor of a semiconductor device using o3 anneal process - Google Patents
Method of manufacturing a capacitor of a semiconductor device using o3 anneal process Download PDFInfo
- Publication number
- KR100555494B1 KR100555494B1 KR1020000008186A KR20000008186A KR100555494B1 KR 100555494 B1 KR100555494 B1 KR 100555494B1 KR 1020000008186 A KR1020000008186 A KR 1020000008186A KR 20000008186 A KR20000008186 A KR 20000008186A KR 100555494 B1 KR100555494 B1 KR 100555494B1
- Authority
- KR
- South Korea
- Prior art keywords
- ozone
- annealing
- temperature
- dielectric film
- film
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Abstract
오존 어닐링 공정을 이용한 반도체 장치의 커패시터 제조방법에 관하여 개시한다. 여기서, 본 발명은 하부전극 상에 구성 원자로 산소 원자를 구비하는 유전막을 형성한 후 상기 유전막을 어닐링하기 전에 질소가 없는 분위기의 진공 상태에서 온도를 상기 어닐링 온도로 안정화시키거나 질소가 없는 산소 또는 오존 분위기하에서 온도 및 압력을 상기 어닐링 온도 및 압력으로 안정화시키는 단계와 진공 상태에서 온도가 안정화된 경우 오존을 공급하면서 어닐링 압력에 이르게 하여 상기 유전막을 자외선-오존 어닐링 또는 오존 어닐링하거나, 산소 또는 오존 분위기하에서 온도 및 압력이 안정화된 경우 오존을 공급하여 자외선-오존 어닐링 또는 오존 어닐링하는 단계를 특징으로 하는 반도체 장치의 커패시터 제조방법을 개시하고 있다. A method of manufacturing a capacitor of a semiconductor device using an ozone annealing process is disclosed. Herein, the present invention stabilizes the temperature to the annealing temperature or forms nitrogen-free oxygen or ozone in a vacuum in a nitrogen-free atmosphere after forming a dielectric film having oxygen atoms as a constituent atom on the lower electrode, before annealing the dielectric film. Stabilizing the temperature and pressure in the atmosphere to the annealing temperature and pressure, and when the temperature is stabilized in a vacuum state, the dielectric film is subjected to an annealing pressure while supplying ozone to ultraviolet-ozone annealing or ozone annealing, or under an oxygen or ozone atmosphere. Disclosed is a method of manufacturing a capacitor of a semiconductor device, characterized in that when the temperature and pressure are stabilized, supplying ozone to ultraviolet-ozone annealing or ozone annealing.
Description
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 커패시터 제조방법을 공정 순서에 따라 도시한 단면도들이다.1 to 4 are cross-sectional views showing a capacitor manufacturing method according to a preferred embodiment of the present invention in the order of processes.
도 5는 어닐링시 초기 안정화 단계를 질소 가스로 진행했을 때와 진공상태에서 진행했을 때의 누설전류 특성을 나타낸 그래프이다.5 is a graph showing the leakage current characteristics when the initial stabilization step in the annealing is carried out with nitrogen gas and in a vacuum state.
도 6은 어닐링시 초기 안정화 단계를 질소 가스로 진행했을 때와 진공상태에서 진행했을 때의 TDDB(Time Dependent Dielectric Breakdown) 특성을 나타낸 그래프이다.FIG. 6 is a graph showing TDDB (Time Dependent Dielectric Breakdown) characteristics when an annealing is performed in an initial stabilization step using nitrogen gas and in a vacuum state.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판, 102 : 소자분리막100: semiconductor substrate, 102: device isolation film
104 : 소스영역, 106 : 게이트영역104: source region, 106: gate region
108 : 게이트 절연막, 110 : 측벽스페이스 108: gate insulating film, 110: sidewall space
112 : 층간 절연막, 116 : 콘택 플러그 112: interlayer insulating film, 116: contact plug
118 : 하부전극, 120 : 전처리막 118: lower electrode, 120: pretreatment film
122 : 유전막, 124 : 상부전극122: dielectric film, 124: upper electrode
본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 오존 어닐링 공정을 이용한 커패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor using an ozone annealing process.
반도체 장치가 고집적화 및 미세화됨에 따라, 제한된 셀면적 내에서 축적되는 전하량을 증가시키기 위하여 커패시터의 유효 면적을 증가시키는 방법, 유전막의 두께를 감소시키는 방법, 및 고유전체로 유전막을 형성하는 방법 등이 이용되고 있다. As semiconductor devices become more integrated and miniaturized, a method of increasing the effective area of a capacitor, a method of reducing the thickness of a dielectric film, and a method of forming a dielectric film with a high dielectric material is used to increase the amount of charge accumulated in a limited cell area. It is becoming.
특히, 누설전류가 적고, 파괴전압이 크며, 큰 유전상수를 지니는 고유전체일수록 물리적 두께에 비하여 등가산화막의 두께를 얇게 할 수 있으며, 메모리 셀의 크기를 작게 하고, 커패시턴스를 증가시킬 수 있으므로 고유전체 사용의 필요성은 증가하고 있다.In particular, high dielectric materials with low leakage current, large breakdown voltage, and large dielectric constants can reduce the thickness of the equivalent oxide film compared to the physical thickness, can reduce the size of the memory cell, and increase capacitance. The need for use is increasing.
대표적인 고유전체로는 탄탈륨 산화막(Ta2O5), Al2O3, STO(SrTiO 3), BST((Ba,Sr)TiO3), PZT((Pb,Zr)TiO3), PLT((Pb,La)TiO3) 또는 PLZT((Pb,La,Zr)TiO 3)등이 있다.Representative high dielectric materials include tantalum oxide (Ta 2 O 5 ), Al 2 O 3 , STO (SrTiO 3 ), BST ((Ba, Sr) TiO 3 ), PZT ((Pb, Zr) TiO 3 ), PLT (( Pb, La) TiO 3 ) or PLZT ((Pb, La, Zr) TiO 3 ).
여기서, 탄탈륨 산화막(Ta2O5)은 실리콘 산화막(SiO2)과 비교할 때 유전상수가 6배인 24정도이며 현재로서는 고유전체 중에서 고집적화된 소자의 고유전막의 가장 실현 가능한 재료로 예상되고 있으나, 박막상태에서 누설전류가 크다는 문제점이 있다.Here, the tantalum oxide film (Ta 2 O 5 ) is about 24 times the dielectric constant is 6 times compared to the silicon oxide film (SiO 2 ) and is currently expected to be the most feasible material of the high dielectric film of the highly integrated device among the high dielectric materials. There is a problem that the leakage current is large in the state.
탄탈륨 산화막(Ta2O5) 유전막내의 산소 공공(Oxygen Vacancy)이 누설 전류를 크게 하는 주된 요인중의 하나이다. 따라서 산소를 보충하여 누설 전류를 감소시키기 위한 방법으로 자외선-오존 어닐링(UltraViolet-O3 Anneal,이하 UV-O3 Anneal) 또는 오존 어닐링(O3 Anneal) 방법 등이 사용되어 왔다.Tantalum Oxide (Ta 2 O 5 ) Oxygen Vacancy in the dielectric film is one of the main factors for increasing leakage current. Therefore, as a way to supplement the oxygen to reduce leakage current ultraviolet-ozone it has been annealed (UltraViolet-O 3 Anneal, less UV-O 3 Anneal) or ozone anneal (O 3 Anneal) method or the like is used.
종래의 자외선-오존 어닐링(UV-O3 Anneal) 방법은 어닐링 전 온도 및 압력 안정화 단계에서 질소(N2) 가스(gas)를 사용하여 웨이퍼(wafer)의 온도와 반응기의 압력을 안정화시키고, 그 다음 질소 가스의 공급을 차단하고 오존을 반응기내로 주입하여 자외선-오존 어닐링(UV-O3 Anneal)을 진행한다. 그 후 챔버 퍼지 스텝(chamber purge step)에서 챔버(chamber)와 오존 라인(line)의 잔류 오존을 제거하는 것으로 자외선-오존 어닐링 공정이 완료된다. 이 중 온도 및 압력 안정화 단계에서 질소 가스를 사용함에 따라 그 다음의 어닐링 단계가 시작될 때 반응기내 질소 분위기로 인하여 자외선-오존 어닐링 효과가 떨어진다는 문제점이 있다.The conventional UV-O 3 annealing method uses nitrogen (N 2 ) gas in the temperature and pressure stabilization step before annealing to stabilize the wafer temperature and the reactor pressure. Next, the supply of nitrogen gas is shut off and ozone is injected into the reactor to perform UV-O 3 annealing. The ultraviolet-ozone annealing process is then completed by removing residual ozone from the chamber and the ozone line in a chamber purge step. The use of nitrogen gas in the temperature and pressure stabilization step, there is a problem that the UV- ozone annealing effect is lowered due to the nitrogen atmosphere in the reactor when the next annealing step is started.
본 발명이 이루고자 하는 기술적 과제는 유전막의 어닐링 방법을 개선하여 상기 유전막의 전기적 특성을 개선하고 이를 통해 셀 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 장치의 커패시터 제조 방법을 제공함에 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a capacitor of a semiconductor device, which may improve an electrical property of the dielectric film by improving an annealing method of the dielectric film and thereby improve an electrical property of the cell capacitor.
상기 기술적 과제를 달성하기 위해, 본 발명은 반도체 기판 상에 하부전극을 형성하는 단계와 상기 하부전극 상에 구성 원자로 산소 원자를 구비하는 유전막을 형성하는 단계와 상기 유전막을 어닐링하기 전에 질소가 없는 분위기의 진공 상태에서 온도를 상기 어닐링 온도로 안정화시키거나 질소가 없는 산소 또는 오존 분위기하에서 온도 및 압력을 상기 어닐링 온도 및 압력으로 안정화시키는 단계와 진공 상태에서 온도가 안정화된 경우 오존을 공급하면서 어닐링 압력에 이르게 하여 상기 유전막을 자외선-오존 어닐링 또는 오존 어닐링하거나, 산소 또는 오존 분위기하에서 온도 및 압력이 안정화된 경우 오존을 공급하여 자외선-오존 어닐링 또는 오존 어닐링하는 단계와 상기 오존 어닐링된 유전막을 산소 분위기에서 열처리하는 단계 및 상기 산소 분위기에서 어닐링된 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.In order to achieve the above technical problem, the present invention provides a step of forming a lower electrode on a semiconductor substrate, forming a dielectric film having a constituent oxygen atom on the lower electrode and an atmosphere free of nitrogen before annealing the dielectric film. Stabilizing the temperature to the annealing temperature in a vacuum state or stabilizing the temperature and pressure to the annealing temperature and pressure in an oxygen or ozone atmosphere without nitrogen, and supplying ozone to the annealing pressure while supplying ozone if the temperature is stabilized in a vacuum state. Thus, the dielectric film is UV-ozone annealed or ozone annealed, or when the temperature and pressure are stabilized under oxygen or ozone atmosphere, supplying ozone to UV-ozone annealed or ozone annealed and heat treating the ozone annealed dielectric film in an oxygen atmosphere Steps and said Provide a capacitor of a semiconductor device manufacturing method comprising the step of forming the upper electrode on the annealed dielectric layer in predetermined atmosphere.
상기 구성 원자로 산소 원자를 구비하는 유전막은 Ta2O5, Al2O3, BST, PZT, PLT 또는 PLZT로 형성된다. The dielectric film having oxygen atoms as the constituent atoms is formed of Ta 2 O 5 , Al 2 O 3 , BST, PZT, PLT or PLZT.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 커패시터 제조방법을 공정 순서에 따라 도시한 단면도들이다. 1 to 4 are cross-sectional views showing a capacitor manufacturing method according to a preferred embodiment of the present invention in the order of processes.
도 1은 반도체 기판(100) 상에 하부전극(118)을 형성하는 단계를 도시한 단면도이다. 도 1을 참조하면, 반도체 기판(100) 상에 소자분리막(102)을 형성하여 활성영역을 정의한 후, 활성영역 상에 트랜지스터를 형성한다. 상기 트랜지스터는 게이트 절연막(108)이 게재된 게이트 전극(106), 드레인 영역(도시되지 않음) 및 소스 영역(104)을 구비한 전계효과 트랜지스터일 수 있다. 상기 트랜지스터 및 소자 분리막 상에 층간 절연막(112)을 형성한 후 사진 식각 공정을 이용하여 소스 영역과 연결되는 콘택홀을 형성하고 콘택홀 내부를 도전성 물질로 매립하여 콘택 플러그(116)를 형성한다. 상기 콘택 플러그(116)가 형성된 결과물을 에치백(etchback) 또는 화학 기계적 연마방법을 이용하여 평탄화한 후 층간 절연막(112) 및 콘택 플러그(116) 상에 하부전극(118)을 형성한다. 상기 하부전극(118)은 도핑된 폴리실리콘을 사용하는 것이 적합하며, 전도성이 있는 금속, 금속 산화막, 금속 질화막, 금속 산화 질화막 중에 선택된 하나의 물질을 사용할 수 있다. 하부전극의 유효면적을 증가시키기 위하여 3차원 구조로 하부전극을 형성시키는 데 그 형태로서는 스택(stack), 트렌치(trench), 실린더(cylinder), 반구형 그레인(HSG) 또는 이들의 복합형을 사용하는 것이 바람직하다.1 is a cross-sectional view illustrating a step of forming a
도 2는 상기 하부전극(118)을 폴리실리콘으로 형성하였을 경우 하부전극(118)의 표면에 급속 열처리(Rapid Thermal Processing, 이하 RTP) 또는 화학 기상 증착(Chemical Vapor Deposition, 이하 CVD) 방법으로 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 중 어느 하나로 형성되는 전처리막(120)을 형성하는 단계를 도시한 단면도이다. 상기 하부전극(118)과 후속 공정에서 형성되는 유전막사이의 반응 또는 확산을 방지하기 위한 상기 전처리막(120)을 형성하는 단계는 일반적으로 RTP(Rapid Thermal Processing)방식, 예컨대 급속 질화 처리(Rapid Thermal Nitridation, 이하 RTN) 또는 급속 산화 처리(Rapid Thermal Oxidation, 이하 RTO)방식을 이용하며, 이 두 방법을 조합하여 사용할 수도 있다. 그리고 화학 기상 증착(CVD)방법을 이용하여 상기 전처리막(120)을 형성시킬 수도 있다. 이러한 전처리막(120)은 하부전극과 유전막사이의 반응 또는 확산 방지 역할을 하여 유전막의 열화를 억제하여 준다. 또한 이러한 전처리막(120)은 소자동작시 유전막에 직접 인가되는 전계를 분산시켜 누설전류(Leakage Current)를 감소시키는 역할을 하기도 한다.FIG. 2 illustrates that when the
도 3은 상기 전처리막(120) 상에 유전막(122)을 형성하는 단계를 도시한 단면도이다. 상기 유전막(120)은 탄탈륨 산화막(Ta2O5), Al2O3, STO(SrTiO3), BST((Ba,Sr)TiO3), PZT((Pb,Zr)TiO3), PLT((Pb,La)TiO3), PLZT((Pb,La,Zr)TiO
3) 중에 선택된 하나의 물질을 사용하며, 기존 공정과의 적합성, 안정한 장치 제작 가능성, 양산성, 경제성, 소자 동작의 안정성 등을 종합적으로 고려할 때 탄탈륨 산화막(Ta2O5)을 사용하는 것이 바람직하다. 상기 유전막(122)은 CVD방식으로 형성하는 것이 바람직하다. 상기 유전막(122)으로 탄탈륨 산화막을 사용할 때, 그 전구체로 Ta(OC2H5)5와 같은 금속 알콕사이드(metal alkoxide)나 금속 베타-디케토네이트(metal beta-decatonate)와 같은 유기 금속물질을 사용하거나 TaCl5와 같은 금속 할로겐 화합물(metal halide)을 사용한다. 상기 전구체를 기체 상태로 만든 후, 운반가스를 이용하여 반응기내 또는 반응기 입구에서 산소와 반응시켜 상기 전처리막(120) 상에 탄탈륨 산화막(122)을 형성한다.3 is a cross-sectional view illustrating a step of forming a
상기 유전막(120)이 탄탈륨 산화막으로 형성되는 경우 산소 공공(oxygen vacancy)으로 인해 누설전류가 큰 문제가 있다. 따라서 탄탈륨 산화막의 산소 공공 을 큐어링(curing)하기 위해 자외선-오존 어닐링 또는 오존 어닐링을 진행한다. 이때, 어닐링 전에 질소가 없는 분위기의 진공 상태에서 온도를 상기 어닐링 온도인 350∼800℃로 안정화시키거나 질소가 없는 산소 또는 오존 분위기하에서 온도 및 압력을 상기 어닐링 온도인 350∼800℃ 그리고 어닐링 압력인 10∼760 torr로 안정화시킨다. 이어서 진공 상태에서 온도가 안정화된 경우에는 산소 유량은 1∼30 slm으로 하여 발생시킨 오존을 공급하면서 어닐링 압력에 이르게 하여 상기 유전막(122)을 자외선-오존 어닐링 또는 오존 어닐링을 1∼30분간 실시하고, 산소 또는 오존 분위기하에서 온도 및 압력이 안정화된 경우에는 오존을 앞의 방법과 동일하게 공급하여 자외선-오존 어닐링 또는 오존 어닐링을 1∼30분간 진행한다. 이때 자외선-오존 어닐링의 큐어링 메카니즘(curing mechanism)은 오조나이저(Ozonizer)에서 발생된 오존(O3)이 파장 320nm이하의 자외선 빛(Ultraviolet Light)에 의해 산소분자(O2)와 산소(oxygen) 단원자로 분해되어 Ta2O5막내의 산소 공공(Oxygen vacancy)을 차지하여 격자 산소(lattice oxygen)로 되는 것으로 이루어지며, Ta2O5막의 누설전류를 개선시키는 효과가 있다. 초기 온도 및 압력 안정화 단계에서 질소 가스를 넣지 않고 진공(vacuum)상태에서 진행하게 되면 종래 방법대비 산화력이 2Å가량 증가한다. 웨이퍼내 산화력 균일성(uniformity)은 온도에 민감하게 변화하므로 압력 안정화 단계 생략에 따른 균일성의 감소는 없다. 이 증가된 산화력에 의해 탄탈륨 산화막 커패시터의 누설전류 특성은 동일 공정조건에서 종래 방법보다 더 개선되게 되며, 공정 마진(margin) 관점에서 일정한 수준의 산화력만 확보하는 것을 고려한다면 어닐링 시간을 줄여 장비의 양산성(throughput)을 올릴 수 있는 장점이 있다. 상기 어닐링 단계에 대하여는 다음에 좀더 상세히 설명하기로 한다. When the
상기 어닐링 단계를 진행한 후에는 상기 유전막(122)이 형성된 결과물을 산소분위기에서 열처리하는 단계가 진행된다. 상기 열처리 단계는 증착된 상태의 비결정질 Ta2O5(amorphous Ta2O5)를 결정화시키고 탄소(carbon)와 같은 불순물을 제거하기 위하여 실시한다. 바람직하기로는 하부전극과 Ta2O5막 사이에 계면 산화막을 형성시키기 위하여 산소 분위기에서 진행하는 것이 바람직하다. 산소 열처리시 형성된 계면 산화막은 탄탈륨 산화막 커패시터의 누설전류 특성을 개선시켜 준다. 열처리 에너지원으로는 열, 오존(O3), 플라즈마-산소(PLASMA-O2), 자외선-오존(UV-O3)등을 이용하여 Ta2O5 결정화온도 이상에서 산소(O2), 오존(O3), N2O 등이 포함된 분위기에서 진행한다.After the annealing step is performed, the resultant of the
도 4는 상기 유전막(122) 상에 상부전극(124)을 형성하는 단계를 도시한 단면도이다. 상기 상부전극(124)은 도핑된 폴리실리콘, 전도성이 있는 금속, 금속 산화막, 금속 질화막, 금속 산화 질화막 중에 선택된 하나의 물질을 사용할 수 있다. 상기 유전막으로 탄탈륨 산화막을 사용한 경우, 탄탈륨 산화막과의 반응을 억제하기 위하여 질화 타이타늄막(TiNx)을 전극으로 사용하는 것이 바람직하며, 질화 타이타늄막은 탄탈륨 산화막과의 반응이 적어 유전막의 열화를 억제시켜주는 역할을 한다.4 is a cross-sectional view illustrating a process of forming an
상기 유전막을 형성하는 단계와 자외선-오존 어닐링 또는 오존 어닐링을 하는 단계 및 산소분위기에서 열처리를 하는 단계를 2회 이상 반복하는 단계를 더 포함할 수 있다.The method may further include repeating the forming of the dielectric layer, performing UV-ozone annealing or ozone annealing, and performing heat treatment in an oxygen atmosphere two or more times.
본 발명은 하기의 실험예를 참고로 더욱 상세히 설명되며, 이 실험예가 본 발명을 제한하려는 것은 아니다.The present invention is described in more detail with reference to the following experimental examples, which are not intended to limit the present invention.
<실험예 1>Experimental Example 1
종래와 같이 질소 분위기에서 온도 및 압력을 안정화시킨 후 오존 어닐링을 진행한 경우, 본 발명과 같이 질소가 없는 분위기의 진공 상태에서 온도를 안정화한 후 오존 어닐링을 직접 실시한 경우의 누설전류 특성을 다음과 같이 측정하였다. When ozone annealing is performed after stabilizing temperature and pressure in a nitrogen atmosphere as in the prior art, leakage current characteristics when ozone annealing is directly performed after stabilizing the temperature in a vacuum without nitrogen as in the present invention are as follows. Measured together.
웨이퍼 상에 3000Å 두께의 폴리실리콘 하부전극 상에 유전막인 탄탈륨 산화막을 100Å 뚜께로 형성한 2개의 시료를 준비하였다. 제1 시료는 UV-O3 어닐링 장비의 챔버 내부를 질소 분위기로 하여 웨이퍼의 온도 및 압력을 안정화시킨 후, 오존 발생기에서 발생시킨 오존을 챔버 내부로 공급하여 자외선-오존 어닐링을 실시하였다. 제2 시료는 UV-O3 어닐링 장비의 챔버 내부를 질소가 없는 분위기의 진공 상태로 하여 웨이퍼의 온도를 안정화시킨 후, 제1 시료와 동일하게 발생시킨 오존을 챔버 내부로 공급하여 챔버 내부의 압력을 공정 압력에 이르게 함과 동시에 오존 어닐링을 동일한 시간 동안 실시하였다. 어닐링이 완료된 제1 및 제2 시료의 탄탈륨 산화막 상에 티타늄 질화막 및 폴리실리콘의 2층으로 구성된 상부 전극을 형성하여 커패시터를 완성하였다. 커패시터가 완성된 제1 및 제2 시료에 대하여 5V까지의 전압을 인가하면서 누설전류를 측정하였다. 그 결과가 도 5에 도시되어 있다. (a)그래프는 종래의 방법으로 안정화시킨 후 어닐링 한 경우를, (b)그래프는 본 발명의 방법으로 안정화시킨 후 어닐링한 경우를 각각 나타낸다. 본 발명에 따른 경우(b)가 종래의 경우(a)에 비해 누설전류가 감소하였음을 알 수 있다.On the wafer, two samples having a tantalum oxide film, which is a dielectric film, on a polysilicon lower electrode having a thickness of 3000 Å and a thickness of 100 Å were prepared. The first sample was a nitrogen atmosphere in the chamber of the UV-O 3 annealing equipment to stabilize the temperature and pressure of the wafer, and the ozone generated by the ozone generator was supplied into the chamber to perform ultraviolet-ozone annealing. After the second sample stabilizes the temperature of the wafer by placing the inside of the chamber of the UV-O 3 annealing equipment in a nitrogen-free vacuum state, the second sample is supplied with ozone generated in the same manner as the first sample to supply the inside pressure of the chamber. Ozone annealing was carried out for the same time while the process pressure was reached. A capacitor was completed by forming an upper electrode composed of a titanium nitride film and two layers of polysilicon on the tantalum oxide films of the first and second samples after the annealing was completed. Leakage current was measured while applying a voltage of up to 5V to the first and second samples the capacitor is completed. The result is shown in FIG. (a) The graph shows the case where it annealed after stabilizing by the conventional method, and (b) The graph shows the case where it annealed after stabilizing by the method of this invention. In the case of (b) according to the present invention, it can be seen that the leakage current is reduced compared to the case of the conventional case (a).
<실험예 2>Experimental Example 2
시료 준비는 실험예 1과 동일하게 실시한 후, 완성된 탄탈륨 산화막 커패시터에 5.0V의 스트레스를 가하여 TDDB(Time Dependent Dielectric Breakdown)를 측정하였다. 그 결과가 도 6에 도시되어 있다. (c)그래프는 종래의 방법으로 안정화시킨 후 어닐링을 한 경우를, (d)그래프는 본 발명의 방법으로 안정화시킨 후 어닐링한 경우를 각각 나타낸다. 페일이 일어나는 평균 시간은 종래의 방법으로 안정화된 경우(c)에는 139초인 반면, 본 발명의 방법으로 안정화된 경우(d)에는 526초로 종래 방법 대비 3.8배 정도 개선되었음을 알 수 있다. 또한 산포 또한 양호함을 알 수 있다. 따라서 초기 온도 및 압력 안정화 단계를 진공상태에서 진행한 것이 종래 방법의 문제점인 질소 분위기에 의한 자외선-오존 어닐링 효과 저하를 막아주어 탄탈륨 산화막 커패시터의 TDDB특성을 개선시킬 수 있다. Sample preparation was performed in the same manner as in Experimental Example 1, and a stress of 5.0 V was applied to the completed tantalum oxide capacitor to measure TDDB (Time Dependent Dielectric Breakdown). The result is shown in FIG. (c) The graph shows the case where the annealing was carried out after stabilization by the conventional method, and (d) The graph shows the case where the annealing was performed after stabilization by the method of the present invention. It can be seen that the average time that the failure occurs is 139 seconds when stabilized by the conventional method (c), while 3.8 seconds is improved by 526 seconds when stabilized by the method of the present invention (d). It can also be seen that the dispersion is also good. Therefore, it is possible to improve the TDDB characteristics of the tantalum oxide capacitor by preventing the degradation of the ultraviolet-ozone annealing effect caused by the nitrogen atmosphere, which is a problem of the conventional method.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and many modifications can be made by those skilled in the art within the technical idea of the present invention. Is obvious.
본 발명에 의한 오존 어닐링 공정을 이용한 반도체 장치의 커패시터 제조방법에 의하면, 어닐링 단계에서 초기 안정화 단계를 진공(vacuum) 또는 O2, O3분위기에서 진행함으로써 유전막을 갖는 커패시터의 누설전류(Leakage Current) 및 기타 전기적 특성을 개선할 수 있다. According to the method of manufacturing a capacitor of a semiconductor device using the ozone annealing process according to the present invention, the initial stabilization step in the annealing step in a vacuum (vacuum) or O 2 , O 3 atmosphere by the leakage current (leakage current) of the capacitor having a dielectric film And other electrical properties can be improved.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000008186A KR100555494B1 (en) | 2000-02-21 | 2000-02-21 | Method of manufacturing a capacitor of a semiconductor device using o3 anneal process |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000008186A KR100555494B1 (en) | 2000-02-21 | 2000-02-21 | Method of manufacturing a capacitor of a semiconductor device using o3 anneal process |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010083698A KR20010083698A (en) | 2001-09-01 |
KR100555494B1 true KR100555494B1 (en) | 2006-03-03 |
Family
ID=19648286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000008186A KR100555494B1 (en) | 2000-02-21 | 2000-02-21 | Method of manufacturing a capacitor of a semiconductor device using o3 anneal process |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100555494B1 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100450685B1 (en) * | 2002-11-30 | 2004-10-01 | 삼성전자주식회사 | Method for manufacturing capacitor of semiconductor device by simple step of forming dielectric layer and apparatus therefor |
KR100842953B1 (en) | 2006-09-29 | 2008-07-01 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
CN116041059B (en) * | 2023-02-08 | 2024-04-02 | 西北工业大学 | Preparation method of strontium titanate-based giant dielectric ceramic |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900012368A (en) * | 1989-01-26 | 1990-08-04 | 세이꼬 엡슨 가부시끼가이샤 | Method for manufacturing a semiconductor device |
JPH05167008A (en) * | 1991-12-12 | 1993-07-02 | Oki Electric Ind Co Ltd | Manufacturing method of semiconductor element |
KR980012524A (en) * | 1996-07-29 | 1998-04-30 | 김광호 | Capacitor manufacturing method |
KR19980070914A (en) * | 1997-01-31 | 1998-10-26 | 윌리엄비.켐플러 | Method of manufacturing integrated circuit structure |
KR19980070915A (en) * | 1997-01-31 | 1998-10-26 | 윌리엄비.켐플러 | Integrated circuit structure manufacturing method |
JPH11233723A (en) * | 1998-02-13 | 1999-08-27 | Sony Corp | Electronic element and its manufacture, and dielectric capacitor and its manufacture, and optical element and its manufacture |
-
2000
- 2000-02-21 KR KR1020000008186A patent/KR100555494B1/en not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900012368A (en) * | 1989-01-26 | 1990-08-04 | 세이꼬 엡슨 가부시끼가이샤 | Method for manufacturing a semiconductor device |
JPH05167008A (en) * | 1991-12-12 | 1993-07-02 | Oki Electric Ind Co Ltd | Manufacturing method of semiconductor element |
KR980012524A (en) * | 1996-07-29 | 1998-04-30 | 김광호 | Capacitor manufacturing method |
KR19980070914A (en) * | 1997-01-31 | 1998-10-26 | 윌리엄비.켐플러 | Method of manufacturing integrated circuit structure |
KR19980070915A (en) * | 1997-01-31 | 1998-10-26 | 윌리엄비.켐플러 | Integrated circuit structure manufacturing method |
JPH11233723A (en) * | 1998-02-13 | 1999-08-27 | Sony Corp | Electronic element and its manufacture, and dielectric capacitor and its manufacture, and optical element and its manufacture |
Also Published As
Publication number | Publication date |
---|---|
KR20010083698A (en) | 2001-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6204203B1 (en) | Post deposition treatment of dielectric films for interface control | |
US6387761B1 (en) | Anneal for enhancing the electrical characteristic of semiconductor devices | |
KR100415538B1 (en) | Capacitor with double dielectric layer and method for fabricating the same | |
US7323422B2 (en) | Dielectric layers and methods of forming the same | |
US6355519B1 (en) | Method for fabricating capacitor of semiconductor device | |
US6673668B2 (en) | Method of forming capacitor of a semiconductor memory device | |
KR100507860B1 (en) | Capacitor having oxidation barrier and method for fabricating the same | |
KR100589040B1 (en) | Method for forming a layer and method for manufacturing a capacitor of a semiconductor device using the same | |
US7531422B2 (en) | Method for fabricating capacitor in semiconductor device using hafnium terbium oxide dielectric layer | |
US6787414B2 (en) | Capacitor for semiconductor memory device and method of manufacturing the same | |
US6656788B2 (en) | Method for manufacturing a capacitor for semiconductor devices | |
US20040011279A1 (en) | Method of manufacturing semiconductor device | |
KR20030083442A (en) | Capacitor of semiconductor device having dual dielectric layer structure and method for fabricating the same | |
KR100371143B1 (en) | Method of forming high efficiency capacitor in semiconductor device | |
JP2001057414A (en) | Capacitor for semiconductor memory element and its manufacture | |
KR100555494B1 (en) | Method of manufacturing a capacitor of a semiconductor device using o3 anneal process | |
KR20030023969A (en) | Semiconductor with High-k dielectric layer and Method for fabricating the same | |
JP4063570B2 (en) | Capacitor forming method for semiconductor device | |
US6372667B1 (en) | Method of manufacturing a capacitor for semiconductor memory devices | |
KR20000042429A (en) | Method for manufacturing ferroelectric capacitor of semiconductor device | |
KR100882090B1 (en) | Method for fabricating capacitor of semiconductor device | |
KR100557961B1 (en) | Method for forming capacitor of semiconductor device | |
KR100611386B1 (en) | Method For Treating The High Temperature Of Tantalium Oxide Capacitor | |
KR100536597B1 (en) | Methods of forming semiconductor device having capacitors | |
KR100395903B1 (en) | Method for forming the capacitor line bottom plug of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100216 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |